KR101947808B1 - 박막트랜지스터 어레이 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 채널을 포함하는 액티브층, 상기 액티브층 상에 위치하는 오믹콘택층 및 상기 오믹콘택층을 통해 상기 액티브층의 양측에 접속하는 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 절연막은 상기 액티브층과 인접하게 형성된 인 도핑층을 더 포함할 수 있다.

Description

박막트랜지스터 어레이 기판 및 그 제조방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD FOR MANUFACTURING OF THE SAME}
본 발명은 박막트랜지스터에 관한 것으로, 보다 자세하게는 오프 전류를 저감하여 특성이 우수한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
최근, 표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal Display : LCD), 전계방출표시장치(Field Emission Display: FED), 유기전계발광표시장치(Organic Light Emitting Diode; OLED) 등과 같은 여러 가지의 디스플레이가 실용화되고 있다.
이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 유기전계발광표시장치는 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 표시장치로 주목받고 있다.
액정표시장치는 박막트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식으로, 박막트랜지스터를 화소 전극에 연결하고 박막트랜지스터의 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다. 액정표시장치를 구동하기 위한 박막트랜지스터는 이동도(mobility), 누설전류(leakage current) 등과 같은 기본적인 박막트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다.
박막트랜지스터는 게이트 전극, 액티브층 및 소스/드레인 전극으로 구성되고, 박막트랜지스터의 액티브층은 비정질 실리콘 또는 다결정 실리콘으로 형성된다. 액티브층으로 주로 이용되는 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 비정질 실리콘의 재료 특성 상, 페르미 준위(fermi level)가 에너지 갭(energy gap)의 가운데 존재하여 전자와 홀의 거동이 자유롭다. 이로 인해, 오프(Off) 영역에서 홀(hole) 커런트(current)에 의한 누설전류(leakage current)가 증가하여, 화상에 크로스토크가 발생하고, 얼룩 등의 화상품질이 저하되는 문제점이 있다.
본 발명은 누설전류를 저감하여 화상 품질을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하며, 채널을 포함하는 액티브층, 상기 액티브층 상에 위치하는 오믹콘택층 및 상기 오믹콘택층을 통해 상기 액티브층의 양측에 접속하는 소스 전극 및 드레인 전극을 포함하며, 상기 게이트 절연막은 상기 액티브층과 인접하게 형성된 인 도핑층을 더 포함할 수 있다.
상기 인 도핑층은 상기 게이트 절연막의 표면으로부터 300Å 이하의 두께로 이루어질 수 있다.
상기 인 도핑층의 인 도핑 농도는 1017 내지 1021/㎤일 수 있다.
상기 인 도핑층은 상기 액티브층의 면적과 동일한 면적으로 이루어지며, 상기 액티브층과 서로 접할 수 있다.
상기 인 도핑층은 상기 액티브층의 채널의 면적과 동일한 면적으로 이루어지며, 상기 액티브층의 채널과 서로 접할 수 있다.
상기 인 도핑층은 상기 게이트 절연막의 전면에 위치할 수 있다.
상기 소스 전극 및 드레인 전극 중 어느 하나에 연결된 화소 전극을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막에 인을 도핑하여 인 도핑층을 형성하는 단계, 상기 게이트 절연막 상에 액티브층과 오믹콘택층을 형성하는 단계 및 상기 오믹콘택층을 통해 상기 액티브층의 양측에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 인 도핑층은 상기 게이트 절연막의 표면으로부터 300Å 이하의 두께로 형성할 수 있다.
상기 인 도핑층의 인 농도는 1017 내지 1021/㎤일 수 있다.
상기 액티브층과 상기 오믹콘택층은 하프톤 마스크를 이용하여 형성할 수 있다.
상기 인 도핑층은 상기 액티브층의 면적과 동일한 면적으로 이루어지며, 상기 액티브층과 서로 접할 수 있다.
상기 인 도핑층은 상기 액티브층의 채널의 면적과 동일한 면적으로 이루어지며, 상기 액티브층의 채널과 서로 접할 수 있다.
상기 인 도핑층은 상기 게이트 절연막의 전면에 위치할 수 있다.
상기 소스 전극 및 드레인 전극 중 어느 하나에 연결된 화소 전극을 더 형성할 수 있다.
본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 액티브층과 게이트 절연막 사이에 인 도핑층을 형성함으로써, 박막트랜지스터의 오프 전류를 저감할 수 있는 이점이 있다. 따라서, 박막트랜지스터의 누설 전류를 저감하여 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도.
도 2는 도 1의 A 영역을 나타낸 확대도.
도 3a는 인 도핑 농도에 따른 문턱전압을 측정한 그래프이고, 도 3b는 인 도핑 농도에 따른 온 전류를 측정한 그래프.
도 4는 액티브층과 게이트 절연막 내에 포함된 인 원소의 농도를 측정한 그래프.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 인 도핑층의 구조를 나타낸 도면.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도.
도 7은 본 발명의 실험예와 비교예에 따라 제조된 박막트랜지스터의 온/오프 특성을 측정하여 나타낸 그래프.
이하, 첨부한 도면들을 참조하여 본 발명의 실시 예들을 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판을 나타낸 단면도이고, 도 2는 도 1의 A 영역을 나타낸 확대도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판은 기판(100), 상기 기판(100) 상에 위치하는 게이트 전극(110), 상기 게이트 전극(110)을 절연시키는 게이트 절연막(120), 상기 게이트 절연막(120) 상에 위치하는 액티브층(130), 상기 액티브층(130) 상에 위치하는 오믹콘택층(135), 상기 오믹콘택층(135)을 통해 상기 액티브층(130)의 양측에 접속하는 소스 전극(140a) 및 드레인 전극(140b)을 포함한다.
보다 자세하게, 상기 기판(100)은 투명한 유리, 플라스틱 또는 금속으로 이루어지고, 기판(100) 상에 게이트 전극(110)이 위치한다.
그리고, 게이트 전극(110) 상에 게이트 전극(110)을 절연시키는 게이트 절연막(120)이 위치한다. 게이트 절연막(120)은 절연층(121)과 인 도핑층(122)을 포함하는데, 절연층(121)은 실리콘 질화막 또는 실리콘 산화막으로 이루어진 층이고, 인 도핑층(122)은 실리콘 질화막 또는 실리콘 산화막에 인(phosphorus)이 도핑된 층이다. 인 도핑층(122)은 게이트 절연막(120)의 표면에 접하여 형성되고, 절연층(121)은 인 도핑층(122) 하부에 형성되어 게이트 절연막(120)을 구성한다.
상기 게이트 절연막(120) 상에 액티브층(130)이 위치하고, 액티브층(130) 상에 오믹콘택층(135)이 위치한다. 액티브층(130)은 채널(channel)이 형성되는 반도체층으로 비정질 실리콘으로 이루어진다. 오믹콘택층(135)은 액티브층(130)과 소스/드레인 전극(140a, 140b)과의 콘택 저항을 감소시키는 것으로 n+ 비정질 실리콘으로 이루어진다.
오믹콘택층(135)을 통해 액티브층(130)과 접속되는 소스 전극(140a) 및 드레인 전극(140b)이 위치한다. 소스 전극(140a) 및 드레인 전극(140b)은 도면에 도시된 바와 같이 액티브층(130)의 양측 단부를 덮으며 형성될 수 있고, 이와는 달리, 오믹콘택층(135)에만 접촉될 수도 있다. 소스 전극(140a) 및 드레인 전극(140b)의 구조는 특별히 한정되지 않는다.
게이트 전극(110), 액티브층(130), 소스 전극(140a) 및 드레인 전극(140b) 등을 포함하는 박막트랜지스터(TFT)를 덮는 패시베이션막(150)이 위치한다. 그리고, 패시베이션막(150)을 관통하여 소스 전극(140a) 및 드레인 전극(140b) 중 어느 하나에 접속된 화소 전극(160)이 위치한다.
도 2를 참조하면, 전술한 바와 같이, 본 발명은 게이트 절연막(120)에 인 도핑층(122)을 포함한다. 인 도핑층(122)은 인(P) 원소가 도핑된 층으로, 게이트 절연막(130)의 표면에 인 원소가 일정 농도로 분포된다. 특히, 인 도핑층(122)은 액티브층(130)과 접하도록 형성되어, 액티브층(130)의 정공 흐름(hole current)에 영향을 준다.
일반적으로, 게이트 절연막(120)과 액티브층(130) 사이의 계면(interface)은 재료의 특성에 따라 캐리어(carrier)의 생성과 흐름이 결정되게 된다. 본 발명에서는 액티브층(130) 내의 정공 흐름을 줄이기 위해, 게이트 절연막(120)과 액티브층(130)의 계면 즉, 게이트 절연막(120)의 표면에 인 원소를 도핑함으로써, 인 도핑층(122)을 형성한다. 이러한 인 도핑층(122)은 전자(electron)의 흐름은 방해하지 않고 정공(hole)의 생성을 방해함으로써, 오프 전류(off current)의 저감이 가능하고, 온/오프 비(on/off ratio)를 극대화할 수 있는 이점이 있다.
도 3a는 인 도핑 농도에 따른 문턱전압을 측정한 그래프이고, 도 3b는 인 도핑 농도에 따른 온 전류를 측정한 그래프이며, 도 4는 액티브층과 게이트 절연막 내에 포함된 인 원소의 농도를 측정한 그래프이다.
인 도핑층(122)의 인 도핑 농도는 박막트랜지스터의 전기적 특성을 좌우하는데 크게 작용한다. 도 3a에 나타나는 바와 같이, 인 도핑 농도가 증가됨에 따라 문턱전압이 감소되고, 도 3b에 나타나는 바와 같이, 인 도핑 농도가 증감됨에 따라 온 전류가 증가된다.
따라서, 본 발명에서 인 도핑층(122)의 인 도핑 농도는 1017 내지 1021/㎤일 수 있다. 여기서, 인 도핑 농도가 1021/㎤ 이하이면, 온 전류(on current)의 감소와 문턱전압 이하에서의 기울기(subthreshould slop)가 늘어져 특성이 악화되는 것을 방지할 수 있다. 또한, 인 도핑 농도가 1017 이상이면, 오프 전류(off current)를 줄일 수 있는 이점이 있다.
또한, 도 4를 참조하면, 인 도핑층(122)은 게이트 절연막(120)의 표면으로부터 300Å 이하의 두께로 이루어진다. 인 도핑층(122)은 플라즈마 처리를 통해 이루어지는 것으로, 게이트 절연막(120)의 표면으로부터 깊게 인 원소를 도핑시키기에는 시간과 비용이 많이 소비된다. 따라서, 인 도핑층(122)은 게이트 절연막(120)의 표면으로부터 300Å 이하의 두께로 이루어진다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 인 도핑층의 구조를 나타낸 도면이다.
전술한 도 1에 도시된 바와 같이, 인 도핑층(122)은 게이트 절연막(120) 전면에 형성될 수 있다. 반면, 도 5a에 도시된 바와 같이, 액티브층(130)과 접하는 게이트 절연막(120)의 일부에만 형성될 수 있다. 이때, 인 도핑층(122)은 상기 액티브층(130)의 면적과 동일한 면적으로 이루어지며, 상기 액티브층(130)과 서로 접하게 형성된다.
또한, 도 5b에 도시된 바와 같이, 인 도핑층(122)은 액티브층(130)의 채널과 접하는 게이트 절연막(120)의 일부에만 형성될 수 있다. 이때, 상기 인 도핑층(122)은 상기 액티브층(130)의 채널(CH)의 면적과 동일한 면적으로 이루어지며, 상기 액티브층(130)의 채널(CH)과 서로 접하게 형성된다. 인 도핑층(122)은 액티브층(130)의 채널(CH)에서 정공 흐름을 방해하기 위한 것이므로, 최소한 액티브층(130)의 채널(CH)과 접해 있기만 하면 오프 전류를 저감할 수 있는 효과가 있다.
이하, 전술한 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 설명하면 다음과 같다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 공정별로 나타낸 단면도이다.
도 6a를 참조하면, 유리, 플라스틱 또는 금속을 포함하는 기판(200) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 게이트 전극(210)을 형성한다.
이어, 게이트 전극(210)이 형성된 기판(200) 상에 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 게이트 전극(210)을 전기적으로 절연시키는 것으로, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 이중층으로 형성할 수 있다.
다음, 게이트 절연막(220) 표면에 플라즈마 처리(plasma treatment)를 진행하여 인(P) 원소를 도핑한다. 플라즈마 처리는 게이트 절연막(220) 표면에 인 원소를 일정 농도로 도핑시키되, 게이트 절연막(220)에 플라즈마 손상을 주지 않도록 한다.
이때, 플라즈마 처리는 약 400 내지 800℃의 온도와, 약 0.01 내지 4.00 Torr의 압력과, 약 50 내지 900W의 파워로 진행되는데, 이 공정에서는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 가스를 운반가스로 하는 PH3 가스를 사용한다. 또한, 도핑되는 인의 농도는 1017 내지 1021/㎤일 수 있다. 게이트 절연막(220)의 표면에 도핑된 인 원소는 추가공정 없이 후속 열 공정 시 게이트 절연막(220) 내부로 확산되어 인 도핑층(222)을 형성한다.
다음, 도 6b를 참조하면, 인 도핑층(222)이 형성된 게이트 절연막(220) 상에 비정질 실리콘층(231)과 n+ 비정질 실리콘층(232)을 순차적으로 적층한다. 여기서, 비정질 실리콘층(231)은 추후 액티브층으로 작용되고, n+ 비정질 실리콘층(232)은 오믹콘택층으로 작용하게 된다.
상기 n+ 비정질 실리콘층(232) 상에 포토레지스트와 같은 감광성 물질로 이루어진 감광막(238)을 도포하고, 하프톤 마스크(half-tone mask)(280)를 통해 상기 감광막(238)에 선택적으로 광을 조사한다. 이때, 하프톤 마스크(280)에는 조사된 광을 모두 투과시키는 투과부(I)와 광의 일부만 투과시키고 일부는 차단하는 반투과부(II) 및 조사된 모든 광을 차단하는 차단부(III)가 구비되어 있으며, 하프톤 마스크(280)를 투과한 광이 감광막(238)에 조사된다.
이어, 도 6c를 참조하면, 하프톤 마스크(280)를 통해 노광된 감광막(238)을 현상하면, 상기 차단부(III)와 반투과부(II)를 통해 광이 모두 차단되거나 일부만 차단된 영역에는 소정 두께의 제1 감광막패턴(238a)과 제2 감광막패턴(238b)이 남아있게 되고, 모든 광이 투과된 투과부(I)에는 감광막이 완전히 제거되어 n+ 비정질 실리콘층(232)의 표면이 노출되게 된다.
이때, 상기 차단부(III)에 형성된 제1 감광막패턴(238a)은 반투과부(II)를 통해 형성된 제2 감광막패턴(238b)보다 두껍게 형성된다. 또한, 상기 투과부(I)를 통해 광이 모두 투과된 영역에는 상기 감광막이 완전히 제거되는데, 이것은 포지티브 타입의 포토레지스트를 사용했기 때문이며, 본 발명이 이에 한정되는 것은 아니며 네거티브 타입의 포토레지스트를 사용하여도 무방하다.
다음, 상기와 같이 형성된 제1 감광막패턴(238a) 및 제2 감광막패턴(238b)를 마스크로 하여, 그 하부에 형성된 비정질 실리콘층(231)과 n+ 비정질 실리콘층(232)을 선택적으로 제거하게 되면, 상기 게이트 절연막(220) 상에 상기 비정질 실리콘층으로 이루어진 액티브층(230)이 형성된다.
이때, 상기 액티브층(230) 상에는 n+ 비정질 실리콘층(232)으로 이루어지며, 상기 액티브층(230)과 동일한 형태로 패터닝된 n+ 비정질 실리콘층 패턴(233)이 형성 된다.
이어, 상기 제1 감광막패턴(238a)과 제2 감광막패턴(238b)의 일부를 제거하는 애싱(ahing)공정을 진행하게 되면, 도 6d에 도시된 바와 같이, 상기 반투과부(II)의 제2 감광막패턴이 완전히 제거되게 된다. 이때, 상기 제1 감광막패턴은 상기 제2 감광막패턴의 두께만큼이 제거된 제3 감광막패턴(238a')으로 상기 차단부(III)에 대응하는 소스 전극영역과 드레인전극영역 상에만 남아있게 된다.
다음, 상기 남아있는 제3 감광막패턴(238a')을 마스크로 하여 상기 n+ 비정질 실리콘층 패턴(233)의 일부를 제거함으로써, 상기 액티브층(230) 상에 n+ 비정질 실리콘층으로 이루어지며 상기 액티브층(230)과 소스/드레인 전극 사이를 오믹콘택(ohmic contact)시키는 오믹콘택층(235)이 형성된다. 그리고, 남아있는 제3 감광막패턴(238a')을 제거함으로써, 도 6e에 도시된 바와 같이 액티브층(230)과 오믹콘택층(235)이 최종적으로 형성된다.
이어, 도 6f를 참조하면, 기판(200) 상에 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti), 금(Au), 은(Ag), 구리(Cu) 등과 같은 저저항의 금속막을 적층한다. 그런 다음, 포토리소그래피(photolithography) 공정을 이용해서 이를 패터닝하여 소스 전극(240a) 및 드레인 전극(240b)을 형성한다.
다음, 소스 전극(240a) 및 드레인 전극(240b)이 형성된 기판(200) 전면에 패시베이션막(250)을 형성한다. 패시베이션막(250)은 전술한 게이트 절연막과 동일하게 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층으로 형성될 수 있으며, 포토아크릴과 같은 유기절연막으로 형성될 수도 있다. 이어, 패시베이션막(250)의 일부를 식각하여, 드레인 전극(240b)을 노출시키는 비어홀(255)을 형성한다.
다음, 도 6g를 참조하면, 비어홀(255)이 형성된 기판(200) 전면에 투명한 도전물질로 이루어진 투명 도전막을 형성한 후, 패터닝하여 비어홀(255)을 통해 드레인 전극(240b)과 접속하는 화소 전극(260)을 형성한다.
상기와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법은 게이트 절연막의 표면에 플라즈마 처리를 통한 인 도핑층을 형성할 수 있다. 본 실시예에서는 게이트 절연막을 형성한 후, 표면에 플라즈마 처리를 하였지만, 이와는 달리, 게이트 절연막을 형성하는 공정 시에 인 원소를 동시에 첨가하여 게이트 절연막을 형성할 수도 있다. 또한, 하프톤 마스크를 이용하여 액티브층과 오믹콘택층을 동시에 형성하였지만, 이와는 달리, 하프톤 마스크를 이용하여 액티브층, 오믹콘택층 및 소스/드레인 전극까지 동시에 형성할 수도 있다.
이하, 본 발명의 일 실시예에 따라 제조된 박막트랜지스터에 관한 실험예를 개시한다. 다만, 하기의 실시예는 본 발명을 예시하는 것일 뿐 본 발명이 하기 실험예에 한정되는 것은 아니다.
<실험예>
기판 상에 몰리브덴(Mo)을 스퍼터 증착하여 게이트 전극을 형성하였고, 실리콘 질화물(SiNx)을 300℃에서 PECVD 증착하여 게이트 절연막을 형성하였고, 게이트 절연막 상에 400℃의 온도, 1.00 Torr의 압력, 200W의 파워 조건 하에 PH3 가스를 이용한 인 도핑 공정을 수행하여 인 도핑층을 형성하였다. 비정질 실리콘층과 n+ 비정질 실리콘층을 순차적으로 적층하고 하프톤 마스크를 이용하여 패터닝하여 액티브층과 오믹콘택층을 형성하였고, 몰리브덴(Mo)을 스퍼터 증착하여 소스 전극과 드레인 전극을 형성하여 박막트랜지스터를 제조하였다.
<비교예>
전술한 실험예와 동일한 공정 조건 하에, 인 도핑층을 형성하지 않고 박막 트랜지스터를 제조하였다.
상기 실험예와 비교예에 따라 제조된 박막트랜지스터의 온/오프 특성을 측정하여 도 7에 나타내었다.
도 7을 참조하여 게이트 전압에 따른 소스-드레인 전류를 살펴보면, 비교예에 따른 박막트랜지스터는 게이트 전압이 오프되었을 때 높은 전류량을 나타내지만, 본 발명의 실험예에 따른 박막트랜지스터는 게이트 전압이 오프되었을 때 비교예보다 약 63% 낮은 전류량을 나타내는 것을 확인할 수 있었다.
상기와 같이, 본 발명의 일 실시예에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 액티브층과 게이트 절연막 사이에 인 도핑층을 형성함으로써, 박막트랜지스터의 오프 전류를 저감할 수 있는 이점이 있다. 따라서, 박막트랜지스터의 누설 전류를 저감하여 전기적 특성이 우수한 박막트랜지스터를 제공할 수 있는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 기판 110 : 게이트 전극
120 : 게이트 절연막 121: 절연층
122 : 인 도핑층 130 : 액티브층
135 : 오믹콘택층 140a, 140b : 소스 전극 및 드레인 전극
150 : 패시베이션막 160 : 화소 전극

Claims (15)

  1. 기판;
    상기 기판 상에 위치하는 게이트 전극;
    상기 게이트 전극 상에 위치하며, 절연층 및 상기 절연층 상에 위치하는 인 도핑층을 포함하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 비정질 실리콘으로 이루어지고 채널을 포함하는 액티브층;
    상기 액티브층 상에 위치하는 오믹콘택층; 및
    상기 오믹콘택층을 통해 상기 액티브층의 양측에 접속하는 소스 전극 및 드레인 전극을 포함하며,
    상기 인 도핑층은 상기 액티브층과 인접하게 형성되는 박막트랜지스터 어레이 기판.
  2. 제1 항에 있어서,
    상기 인 도핑층은 상기 게이트 절연막의 표면으로부터 300Å 이하의 두께로 이루어진 박막트랜지스터 어레이 기판.
  3. 제1 항에 있어서,
    상기 인 도핑층의 인 도핑 농도는 1017 내지 1021/㎤인 박막트랜지스터 어레이 기판.
  4. 제1 항에 있어서,
    상기 인 도핑층은 상기 액티브층의 면적과 동일한 면적으로 이루어지며, 상기 액티브층과 서로 접하는 박막트랜지스터 어레이 기판.
  5. 제1 항에 있어서,
    상기 인 도핑층은 상기 액티브층의 채널의 면적과 동일한 면적으로 이루어지며, 상기 액티브층의 채널과 서로 접하는 박막트랜지스터 어레이 기판.
  6. 제1 항에 있어서,
    상기 인 도핑층은 상기 게이트 절연막의 전면에 위치하는 박막트랜지스터 어레이 기판.
  7. 제1 항에 있어서,
    상기 소스 전극 및 드레인 전극 중 어느 하나에 연결된 화소 전극을 더 포함하는 박막트랜지스터 어레이 기판.
  8. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막에 인을 도핑하여, 절연층 및 상기 절연층 상에 위치하는 인 도핑층을 형성하는 단계;
    상기 게이트 절연막 상에 비정질 실리콘으로 이루어진 액티브층과 오믹콘택층을 형성하는 단계; 및
    상기 오믹콘택층을 통해 상기 액티브층의 양측에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제8 항에 있어서,
    상기 인 도핑층은 상기 게이트 절연막의 표면으로부터 300Å 이하의 두께로 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제8 항에 있어서,
    상기 인 도핑층의 인 농도는 1017 내지 1021/㎤인 박막트랜지스터 어레이 기판의 제조방법.
  11. 제8 항에 있어서,
    상기 액티브층과 상기 오믹콘택층은 하프톤 마스크를 이용하여 형성되는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제8 항에 있어서,
    상기 인 도핑층은 상기 액티브층의 면적과 동일한 면적으로 이루어지며, 상기 액티브층과 서로 접하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제8 항에 있어서,
    상기 인 도핑층은 상기 액티브층의 채널의 면적과 동일한 면적으로 이루어지며, 상기 액티브층의 채널과 서로 접하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제8 항에 있어서,
    상기 인 도핑층은 상기 게이트 절연막의 전면에 위치하는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제8 항에 있어서,
    상기 소스 전극 및 드레인 전극 중 어느 하나에 연결된 화소 전극을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법.
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