KR20070071180A

KR20070071180A - 유기박막트랜지스터 및 그 제조방법

Info

Publication number: KR20070071180A
Application number: KR1020050134408A
Authority: KR
Inventors: 한창욱
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2005-12-29
Filing date: 2005-12-29
Publication date: 2007-07-04

Abstract

본 발명은 유기박막트랜지스터 및 그 제조방법에 관한 것으로, 본 발명의 유기박막트랜지스터는 기판상에 형성된 게이트전극과, 상기 게이트전극을 포함한 기판 상에 형성된 게이트 절연막과, 상기 게이트전극 양측의 상기 게이트 절연막 상에 형성되는 소스/드레인 전극과, 상기 소스/드레인 전극을 포함한 게이트 절연막 상에 형성된 유기반도체층과, 상기 유기반도체층과 접촉되는 상기 소스/드레인전극의 소정영역에 형성된 저항성 접착층을 포함한다.

유기박막트랜지스터

Description

유기박막트랜지스터 및 그 제조방법{Organic Thin Film Transistor and Method for manufacturing the same}

도 1은 종래의 유기박막트랜지스터의 개략적인 구성을 보여주는 단면도

도 2a 내지 도 2c는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들

도 3은 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도

도 4a 내지 도 4d는 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들

도 5는 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도

도 6a 내지 도 6e는 본 발명의 제3 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들

도 7은 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도

도 8a 내지 도 8e는 본 발명의 제4 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들

도 9는 본 발명의 제4 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도

<도면의 주요부분에 대한 부호의 설명>

110, 210, 310,410: 기판 112, 212, 322, 422: 게이트전극

114, 214, 320, 420: 게이트절연막 120, 220, 314, 414: 투명도전막

122, 222, 316, 416: 저항성 접착층 124, 224, 318, 418: 유기반도체층

312, 412: 버퍼막

본 발명은 박막트랜지스터에 관한 것으로, 특히 유기 박막트랜지스터 및 그 제조방법에 관한 것이다.

통상, 박막 트랜지스터는 이미지 표시용 디스플레이에서 스위치 소자로 사용되는 것으로, 박막 트랜지스터 중 유기 박막 트랜지스터는 반도체층 재료로서 반도체성 유기 물질을 사용하고, 유리기판 대신 플렉시블(flexible)한 기판을 사용한다는 점을 제외하고는 실리콘 박막 트랜지스터와 비교하여 구조적으로 유사한 형태를 갖는다.

유기 박막 트랜지스터는, 도 1에 도시된 바와 같이, 하부 기판(51) 상에 금속을 사용하여 형성된 게이트 전극(52a)과, 상기 게이트 전극(52a) 상부에서 상기 게이트 전극(52a)을 커버하는 게이트 절연막(53)과, 상기 게이트 전극(52a)의 양 에지에 각각 형성된 소스 전극(55a) 및 드레인 전극(55b)과, 상기 소스/드레인 전극(55a, 55b) 상에 형성된 유기 반도체층(54)으로 구성된다.

이때, 상기 소스/드레인 전극(55a, 55b)은 파라듐(Pd), 은(Ag) 등의 금속을 사용하여 형성한다.

그러나, 종래와 같이 납, 은 등의 금속을 소스/드레인전극으로 사용하는 유기 박막 트랜지스터는 소스/드레인 전극용 금속 형성공정이 용이하지 않고 인접한 막들간의 접착력이 떨어지는 등의 문제점이 발생하였다.

따라서, 최근에는 유기 박막 트랜지스터가 적용될 액정표시장치에서 일반적으로 사용되고 공정이 용이한 투명도전막 즉, ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막을 소스/드레인 전극으로 사용하고 있다.

그러나, 투명도전막으로 이루어진 소스/드레인 전극과 유기 반도체는 직접 접촉하게 되어 무기물과 유기물의 결합을 야기하여, 상기 막간의 접촉저항을 증가시키게 된다.

다시 말해, 4.8eV 정도의 일함수(work function)를 갖는 투명도전막으로 형성된 소스/드레인 전극과 5.0eV 정도의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 유기 반도체층이 직접 접촉하게 되고, 상기 막간의 0.2eV의 에너지 밴드갭이 에너지 장벽(barrier)이 되어 축적모드(accumulation mode)시 형성된 다수의 운반자(majority carrier)들의 이동이 원할하지 못하게 되어 상기 막간 접촉면의 저항이 증가하게 된다.

따라서, 소스/드레인 전극(55a, 55b)과 유기 반도체층(54)간의 저항증가로 인해, 박막 트랜지스터의 특성 중 이동도(mobility)가 낮아지고, 박막 트랜지스터의 출력(output)특성에서 저전압에서의 전류 비선형성(current clouding)현상이 발생하게 되는 문제점이 있다.

본 발명은 소스/드레인 전극과 유기 반도체 간의 접촉면에서 발생되는 접촉저항을 감소시켜, 소자의 특성을 향상시킬 수 있도록 하는 유기 박막트랜지스터 및 그 제조방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 유기박막트랜지스터는 기판상에 형성된 게이트전극과, 상기 게이트전극을 포함한 기판 상에 형성된 게이트 절연막과, 상기 게이트전극 양측의 상기 게이트 절연막 상에 형성되는 소스/드레인 전극과, 상기 소스/드레인 전극을 포함한 게이트 절연막 상에 형성된 유기반도체층과, 상기 유기반도체층과 접촉되는 상기 소스/드레인전극의 소정영역에 형성된 저항성 접착층을 포함한다.

상기 저항성 접착층은 상기 소스/드레인전극의 탑부분에만 형성되거나 상기 소스/드레인 전극을 포함한 게이트 절연막 상에 형성된다.

상기 저항성 접착층은 상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질이고, Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성된다.

상기 소스/드레인전극은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막이거나 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막 중 어느 하나와 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나가 적층된 이중막으로 형성된다.

상기 유기반도체층은 5.0eV 정도의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막이고, LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성된다.

상술한 목적을 달성하기 위한 또 다른 본 발명의 유기박막트랜지스터는 기판상에 형성된 버퍼막과, 상기 버퍼막 상에 각각 섬형상으로 형성된 소스/드레인전극과, 상기 소스/드레인전극 상에 형성된 유기반도체층과, 상기 유기반도체층 상에 형성된 게이트 절연막과, 상기 소스/드레인전극의 양에지와 오버랩되어 상기 게이트 절연막 상에 형성된 게이트전극과, 상기 유기반도체층과 접촉되는 상기 소스/드레인전극의 소정영역에 형성된 저항성 접착층을 포함한다.

상기 저항성 접착층은 상기 소스/드레인전극의 탑부분에만 형성되거나 상기 소스/드레인 전극을 포함한 버퍼막 상에 형성된다.

상기 저항성 접착층은 상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성되고, Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성된다.

상기 소스/드레인전극은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성되거나 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막 중 어느 하나와 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나가 적층된 이중막으로 형성된다.

상기 유기반도체층은 4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성되고, LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성된다.

상술한 목적을 달성하기 위한 또 다른 본 발명의 유기박막트랜지스터의 제조방법은 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트절연막 상에 투명도전막 및 저항성 접착층을 순차적으로 적층하는 단계와, 상기 투명도전막 및 저항성 접착층을 패터닝하여, 소스/드레인 전극을 형성하는 단계와, 상기 소스/드레인전극을 포함한 게이트 절연막 상에 유기반도체층을 형성하는 단계를 포함한다.

상기 저항성 접착층은 상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하고, Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성한다.

상기 투명도전막은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하고, 상기 투명도전막 하부에 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더 형성한다.

상기 유기반도체층은 4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하고, 상기 유기반도체층은 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성한다.

상술한 목적을 달성하기 위한 본 발명의 또 다른 유기박막트랜지스터의 제조방법은 기판 상에 게이트전극을 형성하는 단계와, 상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트절연막 상에 투명도전막을 형성한 후 패터닝하여, 소스/드레인전극을 형성하는 단계와, 상기 소스/드레인전극상기 소스/드레인전극을 포함한 게이트 절연막 상에 저항성 접착층을 형성하는 단계와, 상기 저항성 접착층 상에 유기반도체층을 형성하는 단계를 포함한다.

상기 유기반도체층은 4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하고, LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성한다.

상술한 목적을 달성하기 위한 또 다른 본 발명의 유기박막트랜지스터의 제조방법은 기판상에 버퍼막, 투명도전막 및 저항성 접착층을 순차적으로 형성하는 단계와, 상기 저항성 접착층 및 투명도전막을 패터닝하여, 소스/드레인 전극을 형성하는 단계와, 상기 패터닝된 저항성 접착층이 형성된 기판 상에 유기반도체층 및 게이트 절연막을 순차적으로 형성하는 단계와, 상기 게이트 절연막 상에 게이트전극을 형성하는 단계를 포함한다.

상술한 목적을 달성하기 위한 또 다른 본 발명의 유기박막트랜지스터의 제조방법은 기판상에 버퍼막, 투명도전막을 형성하는 단계와, 상기 투명도전막을 패터닝하여, 소스/드레인전극을 형성하는 단계와, 상기 소스/드레인전극이 형성된 상기 버퍼막 상에 저항성 접착층을 형성하는 단계와, 상기 저항성 접착층이 형성된 기판상에 유기반도체층 및 게이트 절연막을 순차적으로 형성하는 단계와, 상기 게이트 절연막 상에 게이트전극을 형성하는 단계를 포함한다.

상기 저항성 접착층은 상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하고, 상기 저항성 접착층은 Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성한다.

상기 투명도전막은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하고, 상기 투명도전막 하부에는 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더 형성한다.

상기와 같은 특징을 갖는 본 발명에 따른 유기 박막트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 제1 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고, 도 3은 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도이다.

우선, 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터는, 도 2d에 도시된 바와 같이, 기판(110) 상에 금속물질로 형성된 게이트 전극(112)과, 상기 게이트 전극(112)을 포함한 기판(110) 상에 형성되는 게이트 절연막(114)과, 상기 게이트 전극(112) 양 에지의 상기 게이트 절연막(114) 위에 투명도전막 예를 들어, ITO막 또는 IZO막으로 형성된 소스 전극(120a) 및 드레인 전극(120b)과, 상기 소스/드레인 전극(120a, 120b)을 포함한 게이트절연막(124) 위에 형성된 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 폴리사이오핀 (polythiophene) 등의 유기 반도체층(124)과, 유기 반도체층(124)과 접촉하는 부분 중 상기 소스/드레인 전극(120a, 120b) 상부면에만 형성된 저항성 접착층(122)으로 구성된다.

이때, 상기 저항성 접착층(122)은 상기 유기 반도체층(124)와 동일하거나 유사한 일함수 즉, 4.9~ 5.1eV 정도의 일함수를 갖는 무기금속물질로 형성되어, 유기반도체층(124)과 소스/드레인전극(120a, 120b)간의 접촉면 저항을 감소시킨다.

보다 상세히 설명하면, 저항성 접착층(122)은 유기 반도체층(124)과 동일하거나 유사한 일함수를 가지므로 저항성 접착층(122)과 유기 반도체층(124)은 에너지 갭이 존재하지 않아 접촉면의 저항이 적다. 또한, 5.0eV정도의 일함수를 갖는 저항성 접착층(124)과 4.8eV의 일함수를 갖는 투명도전막(120a, 120b)은 0.2eV의 에너지 갭을 가지지더라도 무기물로 이루어진 금속층들이므로, 이들막간의 전자이동이 용이하여 차지 인젝션(charge injection)을 방해하는 에너지 장벽을 낮아지게 하여, 유기 반도체층과 소스/드레인 전극이 직접 접촉하고 있는 종래보다 접촉면 저항은 감소하게 된다.

따라서, 유기 반도체층(124)과 동일하거나 유사한 일함수를 가지면서 동시에 소스/드레인 전극(120a, 120b)과 유사한 도전성질을 갖는 무기금속물질로 형성된 저항성 접착층(122)을 유기 반도체층(124)와 소스/드레인전극(120a, 120b) 접촉면에 형성하게 되면, 유기 반도체층(124)과 소스/드레인전극(120a, 120b)간의 접촉면 저항은 감소하게 된다.

상기 저항성 접착층(122)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수 =5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성된다.

상기와 같은 유기 박막 트랜지스터의 제조방법을 설명하면 다음과 같다.

우선, 도 2a에 도시된 바와 같이, 유리 또는 투명한 플라스틱의 기판(110) 상에 금속을 증착한 후 포토 식각기술로 패터닝하여 게이트 전극(112)을 형성한다.

상기 게이트 전극은 크롬(Cr), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 알루미늄합금(Al alloy), 텅스텐(W)계열등의 금속물질 중에서 적어도 하나 또는 하나 이상으로 이루어진다.

이후, 상기 게이트 전극(112)을 포함한 전면에 무기절연물질을 증착하거나 또는 유기절연물질을 도포하여 게이트 절연막(114)을 형성한다.

상기 게이트 절연막(114)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다. 다만, 이후 형성될 유기 반도체층과의 접촉특성을 위해 무기절연물질보다는 유기절연물질을 사용하여 게이트 절연막(114)을 형성하는 것이 바람직할 것이다.

계속하여, 상기 게이트 절연막(114) 상면에 투명도전층(120)을 형성한다.

상기 투명 도전층(120)은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막을 사용하는데, ITO막 또는 IZO막은 4.8eV 정도의 일 함수를 가지며, 액정표시장치에 적용되는 소자에서는 일반적으로 사용되고 형성공정이 용이하다.

한편, 크롬(Cr) 또는 몰리브덴(Mo)과 같은 금속층을 상기 투명도전막 하부에 증착하여 투명도전막 및 금속막으로 적층된 이중구조로 소스/드레인전극을 형성하 면, 유기박막트랜지스터의 소스/드레인 전극에 대한 라인저항이 감소될 수 있다.

도 2b에 도시된 바와 같이, 상기 투명도전층(120) 상에 저항성 접착층(122)를 형성한다.

상기 저항성 접착층(122)은 이후 형성될 유기 반도체층과 동일하거나 또는 유사한 일함수 즉, 4.9~ 5.1eV 정도의 일함수를 가지면서 동시에 소스/드레인전극으로 사용될 상기 투명도전막과는 유사한 도전성질을 갖는 금속무기물질로 형성한다.

상기 저항성 접착층(122)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성하고, 40~ 60Å 정도의 두께로 형성하고, 스퍼터링방법, E-빔 증발법(E- beam evaporation), 열증발법(thermal evaporation)을 사용하여 형성한다.

도 2c에 도시된 바와 같이, 상기 저항성 접착층(122) 상에 포토 레지스트(Photo resist)(도시하지 않음)를 도포하고, 상기 포토 레지스트 상부에 소정의 패턴이 형성된 포토 마스크를 정렬하여 광선을 조사하여 노광하고 그 이후에 현상하여 포토레지스트를 패터닝한다.

이어, 패터닝된 포토 레지스트를 마스크로 사용하여 저항성 접착층(122) 및 투명 도전층(120)을 선택적으로 식각하여 소스/드레인 전극(120a, 120b)을 형성하고, 상기 포토레지스트를 제거한다.

이때, 상기 저항성 접착층(122) 및 투명 도전층(120)의 상기 패터닝공정은 투명도전층(120)에 식각타겟을 맞춘 습식식각공정을 통해 수행되고, 상기 습식식각 공정은 황산과 불산을 혼합한 혼합액등의 식각액을 사용하여 수행된다.

따라서, 탑(top)부분에 저항성 접착층(122)이 증착된 소스/드레인 전극(120a, 120b)이 형성된다.

마지막으로, 도 2d에 도시된 바와 같이, 상기 저항성 접착층(122)이 형성된 소스/드레인 전극(120a, 120b)을 포함한 전면에 유기 물질을 도포한 후 패터닝하여, 유기 반도체층(124)을 형성함으로써 유기 박막트랜지스터를 완성한다.

상기 유기 반도체층으로 사용될 유기 물질로는 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 폴리사이오핀(polythiophene) 등의 있다.

이때, 상기 유기 박막 트랜지스터의 게이트 전극(112), 게이트 절연막(114), 소스/드레인 전극(120a,120b) 및 유기 반도체층(124)이 모두 유기물질로 형성되는 경우에는 저온 공정이 가능하므로 상기 기판(110)은 플렉서블한 특성의 플라스틱 기판 또는 필름으로 사용 가능하다.

한편, 상기와 같은 제1 실시예에 의한 유기 박막 트랜지스터를 포함하는 액정표시소자는, 도 3에 도시된 바와 같이, 상기의 유기 박막 트랜지스터가 형성된 기판(110) 상에 BCB, 아크릴계 물질, 폴리이미드와 같은 유기절연물질로 형성된 보호막(116)과, 상기 콘택홀(119)을 통해 상기 드레인 전극(120b)에 연결되도록 상기 보호막(122)의 화소영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxie)로 형성되는 화소전극(117)이 더 구비된다. 그리고, 상기 하부기판(110)에 대향합착된 상부기판(132)에는 화소영역을 제외한 부분에서 빛을 차광하는 블랙 매트릭스 (130), 색상을 구현하기 위한 컬러필터층(128) 및 화소를 구동하기 위한 공통전극(126)이 구비된다. 이와 같은 상부기판(132)과 하부기판(110)이 일정공간을 갖고 합착되고 그 사이에 액정층(131)이 형성된다.

한편, 상기와 같은 제1 실시예에 의한 유기박막트랜지스터가 형성된 유기발광전계소자(도시되지 않았음)는, 상기 유기박막 트랜지스터가 형성된 기판(110)과 대향합착된 상부기판에는 제1 전극과, 제2 전극과, 그 사이에 유기발광층을 갖는 유기 발광 다이오드가 형성된다.

다음에는 저항성 금속층의 형성이 소스/드레인전극 상부 뿐만 아니라 게이트 절연막의 상부 및 소스/드레인 전극의 측벽에도 형성된 유기박막트랜지스터에 대해 설명하고자 한다.

도 4a 내지 도 4d는 본 발명의 제2 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고, 도 5는 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도이다.

우선, 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터는, 도 4d에 도시된 바와 같이, 기판(210) 상에 금속물질로 형성된 게이트 전극(212)과, 상기 게이트 전극(212)을 포함한 상기 기판(210) 전면에 형성되는 게이트 절연막(214)과, 상기 게이트 전극(212) 양 에지의 상기 게이트 절연막(214) 위에 각각 투명도전막 예를 들어, ITO막 또는 IZO막으로 형성된 소스 전극(220a) 및 드레인 전극(220b)과, 상기 소스/드레인 전극(220a, 220b)을 포함한 상기 게이트 절연막(214)상에 형성된 저항성 접착층(222)과, 상기 저항성접착층(222)위에 형성된 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 폴리사이오핀(polythiophene) 등의 유기 반도체층(224)을 구비하여 구성된다.

상기 저항성 접착층(222)은 상기 유기 반도체층(124)와 동일하거나 유사한 일함수 즉, 4.9~ 5.1eV 정도의 일함수를 갖는 무기금속물질로 형성되어, 유기반도체층(124)과 소스/드레인전극(120a, 120b)간의 접촉면 저항을 감소시킨다.

또한, 상기 저항성 접착층(122)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성된다.

우선, 도 4a에 도시된 바와 같이, 유리 또는 투명한 플라스틱의 기판(210) 상에 금속을 증착한 후 포토 식각기술로 패터닝하여 게이트 전극(212)을 형성한다.

이후, 상기 게이트 전극(212)을 포함한 전면에 무기절연물질을 증착하거나 또는 유기절연물질을 도포하여 게이트 절연막(214)을 형성한다.

상기 게이트 절연막(214)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다. 다만, 이후 형성될 유기 반도체층과의 접촉특성을 위해 무기절연물질보다는 유기절연물질을 사용하여 게이트 절연막(214) 을 형성하는 것이 바람직할 것이다.

계속하여, 상기 게이트 절연막(214) 상면에 투명도전층(220)을 형성한다.

상기 투명 도전층(220)은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)을 사용하는데, ITO막 또는 IZO막은 4.8eV 정도의 일 함수를 가지며, 액정표시장치에 적용되는 소자에서는 일반적으로 사용되고 형성공정이 용이하다.

한편, 크롬(Cr) 또는 몰리브덴(Mo)과 같은 금속층을 상기 투명도전막 하부에 증착하여 투명도전막 및 금속막으로 적층된 이중구조로 소스/드레인전극을 형성하면, 유기박막트랜지스터의 소스/드레인 전극에 대한 라인저항이 감소될 수 있다.

도 4b에 도시된 바와 같이, 상기 투명도전막(220) 상에 포토 레지스트(Photo resist)(도시하지 않음)를 도포하고, 상기 포토 레지스트 상부에 소정의 패턴이 형성된 포토 마스크를 정렬한 후, 광선을 조사하여 노광하고 그 이후에 현상하여 포토레지스트를 패터닝한다.

이어, 패터닝된 포토 레지스트를 마스크로 사용하여 투명 도전층(220)을 선택적으로 식각하여 소스/드레인 전극(220a, 220b)을 형성하고, 상기 포토레지스트를 제거한다.

도 4c에 도시된 바와 같이, 상기 소스/드레인 전극(220a, 220b)이 형성된 게이트 절연막(214) 전면에 저항성 접착층(222)를 형성한다.

따라서, 상기 저항성 접착층(222)은 소스/드레인 전극(220a, 220b) 상부 및 측벽뿐만 아니라 게이트 절연막(214)의 상부에도 형성된다.

상기 저항성 접착층(222)은 이후 형성될 유기 반도체층과 동일하거나 또는 유사한 일함수 즉, 4.9~ 5.1eV 정도를 가지면서 동시에 상기 소스/드레인 전극과는 유사한 도전성질을 갖는 금속무기물질로 형성한다.

상기 저항성 접착층(222)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성하고, 40~ 60Å 정도의 두께로 형성하고, 스퍼터링방법, E-빔 증발법(E- beam evaporation), 열증발법(thermal evaporation)을 사용하여 형성한다.

마지막으로, 도 4d에 도시된 바와 같이, 상기 저항성 접착층(222)이 형성된 기판 전면에 유기 물질을 도포한 후 패터닝하여, 유기 반도체층(224)을 형성함으로써 유기 박막트랜지스터를 완성한다.

이때, 상기 유기 박막 트랜지스터의 게이트 전극(212), 게이트 절연막(214), 소스/드레인 전극(220a,220b) 및 유기 반도체층(224)이 모두 유기물질로 형성되는 경우에는 저온 공정이 가능하므로 상기 기판(210)은 플렉서블한 특성의 플라스틱 기판 또는 필름으로 사용 가능하다.

한편, 제2 실시예에 의한 유기 박막 트랜지스터를 포함하는 액정표시소자는, 도 5에 도시된 바와 같이, 상기의 유기 박막 트랜지스터가 형성된 기판(210) 상에 BCB, 아크릴계 물질, 폴리이미드와 같은 유기절연물질로 형성된 보호막(216)과, 상기 콘택홀(219)을 통해 상기 드레인 전극(220b)에 연결되도록 상기 보호막(216)의 화소영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxie)로 형성되는 화소전극(217)이 더 구비된다. 그리고, 상기 하부기판(210)에 대향합착된 상부기판(232)에는 화소영역을 제외한 부분에서 빛을 차광하는 블랙 매트릭스(230), 색상을 구현하기 위한 컬러필터층(228) 및 화소를 구동하기 위한 공통전극(226)이 구비된다. 이와 같은 상부기판(232)과 하부기판(210)이 일정공간을 갖고 합착되고 그 사이에 액정층(231)이 형성된다.

한편, 상기와 같은 제2 실시예에 의한 유기박막트랜지스터가 형성된 유기발광전계소자(도시되지 않았음)는, 상기 유기박막 트랜지스터가 형성된 기판(210)과 대향합착된 상부기판에는 제1 전극과, 제2 전극과, 그 사이에 유기발광층을 갖는 유기 발광 다이오드가 형성된다.

한편, 상기와 같이 본 발명의 제1 및 제2 실시예는 유기 박막 트랜지스터의 구조중 바텀- 게이트(bottom gate)구조를 설명하였고, 이후 설명하게 될 본 발명의 제3 및 제4 실시예는 유기 박막 트랜지스터의 구조중 탑- 게이트(Top gate)구조에 대해 설명하고자 한다.

도 6a 내지 도 6e는 본 발명의 제3 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고, 도 7은 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도이다.

우선, 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터는, 도 6e에 도시된 바와 같이, 기판(310)상에 유기물질로 형성된 버퍼막(312)과, 상기 버퍼막(312)상에 각각 섬형상으로 투명도전막 즉, ITO막 또는 IZO막으로 형성된 소스/드레인전 극(314a, 314b)과, 상기 소스/드레인전극(314a, 314b) 상에 형성된 저항성 접착층(316)과, 상기 버퍼막(312) 및 소스/드레인전극(314a, 314b) 상에 형성된 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 폴리사이오핀(polythiophene) 등의 유기 반도체층(318)과, 상기 유기 반도체층(318)상에 형성된 게이트 절연막(320)과, 상기 소스/드레인 전극(314a, 314b)과 오버랩되어 상기 게이트절연막(320) 상에 형성된 게이트전극(322)으로 구성된다.

상기 저항성 접착층(316)은 상기 유기 반도체층(318)과 동일하거나 또는 유사한 일함수 즉, 4.9~ 5.1eV 정도를 가지면서 동시에 상기 소스/드레인전극(314a, 314b)으로 사용될 투명도전막과는 유사한 도전성질을 갖는 금속무기물질로 형성되어, 유기반도체층(318)과 소스/드레인전극(314a, 314b)간의 접촉면 저항을 감소시킨다.

또한, 상기 저항성 접착층(316)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성된다.

우선, 도 6a에 도시된 바와 같이, 유리 또는 투명한 플라스틱의 기판(310) 상에 버퍼막(312)을 형성한다.

상기 버퍼막(312)은 이후 형성될 유기반도체층의 결정성장을 좋게 하기 위해 증착되고, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 적층된 이중막 중 어느 하나의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다.

이어, 상기 버퍼막(312)상에 투명 도전층(314)을 형성한다.

상기 투명 도전층(314)은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막을 사용하는데, ITO막 또는 IZO막은 4.8eV 정도의 일 함수를 가지며, 액정표시장치에 적용되는 소자에서는 일반적으로 사용되고 형성공정이 용이하다.

계속, 도 6b에 도시된 바와 같이, 상기 투명 도전층(314)상에 저항성 접착층(316)을 형성한다.

상기 저항성 접착층(316)은 이후 형성될 유기 반도체층과 동일하거나 또는 유사한 일함수 즉, 5.0eV 정도를 가지면서 동시에 상기 소스/드레인전극으로 사용될 투명도전막과는 유사한 도전성질을 갖는 금속무기물질로 형성한다.

상기 저항성 접착층(316)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성하고, 40~ 60Å 정도의 두께로 형성하고, 스퍼터링방법, E-빔 증발법(E- beam evaporation), 열증발법(thermal evaporation)을 사용하여 형성한다.

이어, 도 6c에 도시된 바와 같이, 상기 저항성 접착층(316) 상에 포토 레지스트(Photo resist)(도시하지 않음)를 도포하고, 상기 포토 레지스트 상부에 소정 의 패턴이 형성된 포토 마스크를 정렬한 후, 광선을 조사하여 노광하고 그 이후에 현상하여 포토레지스트를 패터닝한다. 이어, 패터닝된 포토 레지스트를 마스크로 사용하여 저항성 접착층(316) 및 투명 도전층(314)을 선택적으로 식각하여 소스/드레인 전극(314a, 314b)을 형성하고, 상기 포토레지스트를 제거한다.

이때, 상기 저항성 접착층(316) 및 투명 도전층(314)의 상기 패터닝공정은 투명도전막에 식각타겟을 맞춘 습식식각공정을 통해 수행되고, 상기 습식식각공정은 황산과 불산을 혼합한 혼합액등의 식각액을 사용하여 수행된다.

따라서, 탑(top)부분에 저항성 접착층(316)이 증착된 소스/드레인 전극(314a, 314b)이 형성된다.

도 6d에 도시된 바와 같이, 상기 소스/드레인 전극(314a, 314b)이 형성된 기판 전면에 유기 물질을 도포한 후 패터닝하여 유기 반도체층(318)을 형성한다.

마지막으로, 도 6e에 도시된 바와 같이, 유기반도체층(318) 상에 무기절연물질을 증착하거나 또는 유기절연물질을 도포하여 게이트 절연막(320)을 형성한다.

상기 게이트 절연막(320)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다. 다만, 이후 형성될 유기 반도체층과의 접촉특성을 위해 무기절연물질보다는 유기절연물질을 사용하여 게이트 절연막을 형 성하는 것이 바람직할 것이다.

상기 게이트 절연막(320) 상에 금속을 증착한 후 포토 식각기술로 패터닝하여, 소스/드레인전극(314a, 314b)과 오버랩되도록 게이트 전극(322)을 형성함으로써, 유기 박막트랜지스터를 완성한다.

이때, 상기 유기 박막 트랜지스터의 게이트 전극(322), 게이트 절연막(320), 소스/드레인 전극(314a,314b) 및 유기 반도체층(318)이 모두 유기물질로 형성되는 경우에는 저온 공정이 가능하므로 상기 기판(310)은 플렉서블한 특성의 플라스틱 기판 또는 필름으로 사용 가능하다.

한편, 제3 실시예에 의한 유기 박막 트랜지스터를 포함하는 액정표시소자는, 도 7에 도시된 바와 같이, 상기의 유기 박막 트랜지스터가 형성된 기판(310) 상에 BCB, 아크릴계 물질, 폴리이미드와 같은 유기절연물질로 형성된 보호막(315)과, 상기 콘택홀(319)을 통해 상기 드레인 전극(314b)에 연결되도록 상기 보호막(315)의 화소영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxie)로 형성되는 화소전극(317)이 더 구비된다. 그리고, 상기 하부기판(310)에 대향합착된 상부기판(332)에는 화소영역을 제외한 부분에서 빛을 차광하는 블랙 매트릭스(330), 색상을 구현하기 위한 컬러필터층(328) 및 화소를 구동하기 위한 공통전극(326)이 구비된다. 이와 같은 상부기판(332)과 하부기판(310)이 일정공간을 갖고 합착되고 그 사이에 액정층(331)이 형성된다.

한편, 상기와 같은 제3 실시예에 의한 유기박막트랜지스터가 형성된 유기발광전계소자(도시되지 않았음)는, 상기 유기박막 트랜지스터가 형성된 기판(310)과 대향합착된 상부기판에는 제1 전극과, 제2 전극과, 그 사이에 유기발광층을 갖는 유기 발광 다이오드가 형성된다.

이후에는 저항성 금속층의 형성이 소스/드레인 전극 상부 뿐만 아니라 버퍼막의 상부 및 소스/드레인 전극의 측벽에도 형성된 유기박막트랜지스터에 대해 설명하고자 한다.

도 8a 내지 도 8d는 본 발명의 제4 실시 예에 따른 유기 박막 트랜지스터의 제조방법을 설명하기 위한 단면도들이고, 도 9는 본 발명의 제4 실시예에 따른 유기 박막 트랜지스터를 이용한 액정표시장치의 단면도이다.

우선, 본 발명의 제4 실시예에 따른 유기 박막 트랜지스터는, 도 8d에 도시된 바와 같이, 기판(410)상에 유기물질로 형성된 버퍼막(412)과, 상기 버퍼막(412)상에 각각 섬형상으로 투명도전막 즉, ITO막 또는 IZO막으로 형성된 소스/드레인 전극(414a, 414b)과, 상기 소스/드레인 전극(414a, 414b)이 포함한 버퍼막(412)상에 형성된 저항성 접착층(416)과, 상기 저항성 접착층(416) 상에 형성된 LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene), 폴리사이오핀(polythiophene) 등의 유기 반도체층(418)과, 상기 유기 반도체층(418) 상에 형성된 게이트 절연막(420)과, 상기 소스/드레인 전극(414a, 414b)과 오버랩되도록 게이트절연막(420) 상에 형성된 게이트전극(422)으로 구성된다.

이때, 상기 저항성 접착층(416)은 상기 유기 반도체층(418)과 동일하거나 또는 유사한 일함수 즉, 4.9~ 5.1eV 정도를 가지면서 동시에 상기 소스/드레인전극(414a, 414b)으로 사용될 투명도전막과는 유사한 도전성질을 갖는 금속무기물질로 형성되어, 유기반도체층(418)과 소스/드레인전극(414a, 414b)간의 접촉면 저항을 감소시킨다.

한편, 상기 저항성 접착층(416)은 Ni(일함수=5.0), Au(일함수=5.1), C(일함수=5.0), Si(일함수=4.9), Ge(일함수=5.0), Pd(일함수=5.1)등의 금속으로 형성된다.

우선, 도 8a에 도시된 바와 같이, 유리 또는 투명한 플라스틱의 기판(410) 상에 버퍼막(412)을 형성한다.

상기 버퍼막(412)은 이후 형성될 유기반도체층의 결정성장을 좋게 하기 위해 증착되고, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)과 실리콘 질화물(SiNx)이 적층된 이중막 중 어느 하나의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다.

이어, 상기 버퍼막(412)상에 투명도전막(414)을 형성한다.

상기 투명 도전층(414)은 ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막을 사용하는데, ITO막 또는 IZO막은 4.8eV 정도의 일 함수를 가지며, 액정표시장치에 적용되는 소자에서는 일반적으로 사용되고 형성공정이 용이하다.

계속, 도 8b에 도시된 바와 같이, 상기 투명도전막(414) 상에 포토 레지스트(Photo resist)(도시하지 않음)를 도포하고, 상기 포토 레지스트 상부에 소정의 패턴이 형성된 포토 마스크를 정렬한 후, 광선을 조사하여 노광하고 그 이후에 현상하여 포토레지스트를 패터닝한다.

이어, 패터닝된 포토 레지스트를 마스크로 사용하여 투명 도전층(414)을 선택적으로 식각하여 소스/드레인 전극(414a, 414b)을 형성하고, 상기 포토레지스트를 제거한다.

도 8c에 도시된 바와 같이, 상기 소스/드레인 전극이 형성된 버퍼막(412)상에 저항성 접착층(416)을 형성한다.

상기 저항성 접착층(122)은 이후 형성될 유기 반도체층과 동일하거나 또는 유사한 일함수 즉, 4.9~5.1eV 정도를 가지면서 동시에 상기 소스/드레인전극(414a, 414b)으로 사용될 투명도전막과는 유사한 도전성질을 갖는 금속무기물질로 형성한다.

따라서, 상기 저항성 접착층(222)은 소스/드레인전극(414a, 414b) 상부 및 측벽뿐만 아니라 버퍼막(412)의 상부에도 형성된다.

이어, 도 8d에 도시된 바와 같이, 상기 저항성 접착층(416)이 형성된 기판 전면에 유기 물질을 도포하여 패터닝한 후, 유기 반도체층(418)을 형성한다.

이어서, 유기반도체층(418) 상에 무기절연물질을 증착하거나 또는 유기절연물질을 도포하여 게이트 절연막(420)을 형성한다.

상기 게이트 절연막(420)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연물질을 형성하거나 또는 BCB(Benzocyclobutene), 아크릴계 물질, 폴리이미드와 같은 유기절연물질을 형성한다. 다만, 이후 형성될 유기 반도체층과의 접촉특성을 위해 무기절연물질보다는 유기절연물질을 사용하여 게이트 절연막을 형성하는 것이 바람직할 것이다.

이어서, 상기 게이트 절연막(420) 상에 금속을 증착한 후 포토 식각기술로 패터닝하여, 소스/드레인전극(414a, 414b)과 오버랩되도록 게이트 전극(422)을 형성함으로써, 유기 박막트랜지스터를 완성한다.

이때, 상기 유기 박막 트랜지스터의 게이트 전극(422), 게이트 절연막(420), 소스/드레인 전극(414a,414b) 및 유기 반도체층(418)이 모두 유기물질로 형성되는 경우에는 저온 공정이 가능하므로 상기 기판(410)은 플렉서블한 특성의 플라스틱 기판 또는 필름으로 사용 가능하다.

한편, 제4 실시예에 의한 유기 박막 트랜지스터를 포함하는 액정표시소자는, 도 9에 도시된 바와 같이, 상기의 유기 박막 트랜지스터가 형성된 기판(410) 상에 BCB, 아크릴계 물질, 폴리이미드와 같은 유기절연물질로 형성된 보호막(419)과, 상기 콘택홀(421)을 통해 상기 드레인 전극(414b)에 연결되도록 상기 보호막(419)의 화소영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxie)로 형성되는 화소전극(417)이 더 구비된다. 그리고, 상기 하부기판(410)에 대향합착된 상부기판(432)에는 화소영역을 제외한 부분에서 빛을 차광하는 블랙 매트릭스(430), 색상을 구현하기 위한 컬러필터층(428) 및 화소를 구동하기 위한 공통전극(426)이 구비된다. 이와 같은 상부기판(432)과 하부기판(410)이 일정공간을 갖고 합착되고 그 사이에 액정층(431)이 형성된다.

한편, 상기와 같은 제4 실시예에 의한 유기박막트랜지스터가 형성된 유기발광전계소자(도시되지 않았음)는, 상기 유기박막 트랜지스터가 형성된 기판(410)과 대향합착된 상부기판에는 제1 전극과, 제2 전극과, 그 사이에 유기발광층을 갖는 유기 발광 다이오드가 형성된다.

본 발명에 따른 유기박막트랜지스터 및 이의 제조방법에 의하면, 유기 반도 체층과는 동일하거나 유사한 일함수를 가지면서 동시에 소스/드레인 전극과는 유사한 도전성질을 갖는 무기금속물질로 형성된 저항성 접착층을 유기 반도체층과 소스/드레인전극 접촉면에 형성함으로써, 유기 반도체층과 소스/드레인전극간의 접촉면 저항은 감소하게 되어, 박막 트랜지스터의 특성 중 이동도(mobility)가 향상되고, 박막 트랜지스터의 출력(output)특성에서 저전압에서의 전류 비선형성(current clouding)현상이 개선되는 효과가 있다.

Claims

기판상에 형성된 게이트전극과,

상기 게이트전극을 포함한 기판 상에 형성된 게이트 절연막과,

상기 게이트 전극 양측의 상기 게이트 절연막 상에 형성되는 소스/드레인 전극과,

상기 소스/드레인 전극을 포함한 게이트 절연막 상에 형성된 유기반도체층과,

상기 유기반도체층과 접촉되는 상기 소스/드레인전극의 소정영역에 형성된 저항성 접착층을 포함하는 유기박막트랜지스터.
제1 항에 있어서, 상기 저항성 접착층은

상기 소스/드레인전극의 탑부분에만 형성되는 것을 특징으로 하는 유기박막트랜지스터.
제1 항에 있어서, 상기 저항성 접착층은

상기 소스/드레인 전극을 포함한 게이트 절연막 상에 형성되는 것을 특징으로 하는 유기박막트랜지스터.
제1 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질인 것을 특징으로 하는 유기박막트랜지스터.
제4 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나인 것을 특징으로 하는 유기박막트랜지스터.
제1 항에 있어서, 상기 소스/드레인전극은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막인 것을 특징으로 하는 유기박막트랜지스터.
제1 항에 있어서, 상기 소스/드레인전극은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막 중 어느 하나와 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나가 적층된 이중막인 것을 특징으로 하는 유기박막트랜지스터.
제1 항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막인 것을 특징으로 하는 유기박막트랜지스터.
제8 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나인 것을 특징으로 하는 유기박막트랜지스터.
기판상에 형성된 버퍼막과,

상기 버퍼막 상에 각각 섬형상으로 형성된 소스/드레인전극과,

상기 소스/드레인전극 상에 형성된 유기반도체층과,

상기 유기반도체층 상에 형성된 게이트 절연막과,

상기 소스/드레인전극의 양에지와 오버랩되어 상기 게이트 절연막 상에 형성된 게이트전극과,

상기 유기반도체층과 접촉되는 상기 소스/드레인전극의 소정영역에 형성된 저항성 접착층을 포함하는 유기박막트랜지스터.
제10 항에 있어서, 상기 저항성 접착층은

상기 소스/드레인전극의 탑부분에만 형성되는 것을 특징으로 하는 유기박막트랜지스터.
제10 항에 있어서, 상기 저항성 접착층은

상기 소스/드레인 전극을 포함한 버퍼막 상에 형성되는 것을 특징으로 하는 유기박막트랜지스터.
제10 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질인 것을 특징으로 하는 유기박막트랜지스터.
제13 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나인 것을 특징으로 하는 유기박막트랜지스터.
제10 항에 있어서, 상기 소스/드레인전극은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막인 것을 특징으로 하는 유기박막트랜지스터.
제10 항에 있어서, 상기 소스/드레인전극은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막 중 어느 하나와 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나가 적층된 이중막인 것을 특징으로 하는 유기박막트랜지스터.
제10항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막인 것을 특징으로 하는 유기박막트랜지스터.
제17 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나인 것을 특징으로 하는 유기박막트랜지스터.
기판 상에 게이트전극을 형성하는 단계와,

상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와,

상기 게이트절연막 상에 투명도전막 및 저항성 접착층을 순차적으로 적층하는 단계와,

상기 투명도전막 및 저항성 접착층을 패터닝하여, 소스/드레인 전극을 형성하는 단계와,

상기 소스/드레인전극을 포함한 게이트 절연막 상에 유기반도체층을 형성하는 단계를 포함하는 유기박막트랜지스터의 제조방법.
제19 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제20 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제19 항에 있어서, 상기 투명도전막은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제19항에 있어서,

상기 투명도전막 하부에 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제19 항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제24 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성하는 것을 특징 으로 하는 유기박막트랜지스터의 제조방법.
기판 상에 게이트전극을 형성하는 단계와,

상기 게이트전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와,

상기 게이트절연막 상에 투명도전막을 형성한 후 패터닝하여, 소스/드레인전극을 형성하는 단계와,

상기 소스/드레인전극을 포함한 상기 게이트 절연막 상에 저항성 접착층을 형성하는 단계와,

상기 저항성 접착층 상에 유기반도체층을 형성하는 단계를 포함하는 유기박막트랜지스터의 제조방법.
제26 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제27 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제26 항에 있어서, 상기 투명도전막은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제26 항에 있어서,

상기 투명도전막 하부에 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더

형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제26 항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제31 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
기판상에 버퍼막, 투명도전막 및 저항성 접착층을 순차적으로 형성하는 단계와,

상기 저항성 접착층 및 투명도전막을 패터닝하여, 소스/드레인 전극을 형성하는 단계와,

상기 패터닝된 저항성 접착층이 형성된 기판상에 유기반도체층 및 게이트 절연막을 순차적으로 형성하는 단계와,

상기 게이트 절연막 상에 게이트전극을 형성하는 단계를 포함하는 유기박막트랜지스터의 제조방법.
제33 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제34 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제33항에 있어서, 상기 투명도전막은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제33항에 있어서,

상기 투명도전막 하부에 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제33 항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제38 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
기판상에 버퍼막, 투명도전막을 형성하는 단계와,

상기 투명도전막을 패터닝하여, 소스/드레인전극을 형성하는 단계와,

상기 소스/드레인전극이 형성된 상기 버퍼막 상에 저항성 접착층을 형성하는 단계와,

상기 저항성 접착층이 형성된 기판상에 유기반도체층 및 게이트 절연막을 순차적으로 형성하는 단계와,

상기 게이트 절연막 상에 게이트전극을 형성하는 단계를 포함하는 유기박막트랜지스터의 제조방법.
제40 항에 있어서, 상기 저항성 접착층은

상기 유기 반도체층과 동일하거나 또는 유사한 일함수를 가지는 금속무기물질로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제41 항에 있어서, 상기 저항성 접착층은

Ni, Au, C, Si, Ge 및 Pd 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제40 항에 있어서, 상기 투명도전막은

ITO(Indium Tin Oxide)막 또는 IZO(Indium Zinc Oxide)막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제40항에 있어서,

상기 투명도전막 하부에는 크롬(Cr) 또는 몰리브덴(Mo) 중 어느 하나를 더 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제40 항에 있어서, 상기 유기반도체층은

4.9~ 5.1eV의 HOMO(High Occupied Molecular Orbital: 유기 반도체의 일함수)를 갖는 막으로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.
제45 항에 있어서, 상기 유기반도체층은

LCPBC(Liquid Crystalline Polyfluorene Block Copolymer), 펜타센(Pentacene) 및 폴리사이오핀(polythiophene) 중 어느 하나로 형성하는 것을 특징으로 하는 유기박막트랜지스터의 제조방법.