KR101396629B1 - 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 어레이 기판 및 이의 제조 방법에 관한 것으로, 어레이 기판은 나노 반도체 패턴과 소스 전극 및 드레인 전극사이에 각각 제 1 및 제 2 오믹 콘택 패턴을 구비하여 반도체 패턴과 소스 전극 및 드레인 전극간의 접촉 특성을 향상시켜 트랜지스터의 전기적 특성을 향상시킬 수 있으며, 전계를 이용하여 나노 물질을 정렬함에 따라 균일한 전기적 특성을 갖는 트랜지스터들을 갖는 어레이 기판을 제공할 수 있다.
나노 반도체, 전계, 어레이, 오믹 콘택, 트랜지스터
Description
어레이 기판에 관한 것으로, 더욱 구체적으로 균일한 전기적 특성을 갖는 나노 반도체 패턴을 구비하는 트랜지스터들을 포함하는 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보통신 기술의 급격한 발달로 인해 표시 장치에 대한 요구치가 증가하고 있다. 이에 대응하여 해상도 및 동영상 구현에 우수한 특성을 부여할 수 있는 박막 트랜지스터(Thin Film Transistor; TFT)를 구비하는 어레이 기판을 이용한 표시 장치가 등장하게 되었다. 이와 같은 박막 트랜지스터는 표시 장치의 소비 전력을 낮출 수 있을 뿐만 아니라 대면적의 표시 장치를 제조하는데 더욱 유리하다.
박막트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체 패턴을 포함한다.
반도체 패턴은 무기 반도체 패턴 또는 유기 반도체 패턴 중 어느 하나일 수 있다. 무기 반도체 패턴은 일반적으로 비정질 실리콘(a-Si) 또는 폴리 실리콘(p-Si) 중 어느 하나로 이루어질 수 있다. 무기 반도체 패턴은 고가의 증착 장치를 이용하여 박막을 형성하고 에칭 공정을 수행해서 형성하므로, 공정 단가가 상승할 수 있다. 특히, 비정질 실리콘보다 전하이동도가 높은 폴리 실리콘으로 형성하는 경우에 소자의 특성을 향상시킬 수 있으나, 결정화 공정이 고온에서 이루어지는바 많은 문제점이 초래될 수 있다. 또한, 균일한 폴리 실리콘층을 형성하는데 고도의 기술을 필요로 한다. 이와 달리, 유기 반도체 패턴은 제조 공정이 용이하고 플렉서블 표시 장치에 이용할 수 있다는 장점이 있다. 그러나, 유기 반도체 패턴 무기 반도체 패턴보다 전하이동도가 낮아 온 전류 레벨(on current level)을 증가시키기 위해 박막 트랜지스터의 크기가 커지는 단점이 있다. 표시장치 내에서 박막 트랜지스터의 크기가 커지면 단위 화소 내에서 화소전극이 차지하는 영역이 작아지게 되고, 그로 인해 개구율이 감소하는 문제가 발생한다.
최근 이러한 문제를 해결할 수 있는 나노 트랜지스터를 구비한 어레이 기판으로 제조된 표시장치가 대두되고 있다. 나노 트랜지스터는 나노 와이어나 나노 튜브와 같은 나노 물질로 이루어진 반도체 패턴, 반도체 패턴 상에 서로 이격되어 배치된 소스/드레인 전극을 포함한다. 여기서, 반도체 패턴은 증착공정이 아닌 코팅방법과 같은 습식 공정에 의해 쉽게 형성할 수 있어 제조가 용이하며, 나노 물질을 이용한 소자의 특성 또한 우수하다.
나노 트랜지스터는 어레이 기판에 다수 개로 배치됨에 따라, 다수의 나노 트랜지스터들이 동일한 전기적 특성을 가지기 위해서, 반도체 패턴을 이루는 나노 물 질은 일정한 방향으로 정렬되어 있는 것이 바람직하다. 이로써, 다수의 나노 트랜지스터를 채용하는 표시장치에 있어서, 각 단위화소에 배치된 각 나노 트랜지스터의 균일한 전기적 특성을 확보하여 균일한 화질을 갖는 표시장치를 얻을 수 있다.
나노 물질을 일정한 방향으로 배열하는 방법으로 랭무어-블로짓(Langmuir-Blodgett) 방법을 이용할 수 있다. 여기서, 랭무어-블로짓(Langmuir-Blodgett) 방법은 나노 물질을 분산시킨 용액에 일정한 패턴을 갖는 자기 조립 분자층(Self Assembly Monolayer)이 형성된 기판을 넣어주어, 기판상에 나노 물질을 흡착시키는 방법으로써, 대량 생산이 용이하지 않고 안정성이 떨어진다는 문제점이 있다.
다른 방법으로 나노 물질이 형성될 기판에 일정한 방향을 갖는 트렌치를 형성하고, 트렌치 내에 상기 나노 물질을 삽입하여, 나노 물질을 배열하는 방법이 있다. 그러나, 나노 사이즈의 트렌치를 형성하는 것이 어려울 뿐만 아니라, 나노 사이즈의 트렌치에 나노 물질을 삽입하기가 쉽지 않아 소자의 불량을 유발할 수 있다.
따라서, 종래에는 제조 공정이 용이하고, 전기적 특성이 우수한 나노 물질을 구비하는 나노 트렌지스터들을 구비하는 어레이 기판에 있어서, 나노 물질을 일정한 방향으로 정렬하는 공정이 어려워 양산에 적용하기 어려울 뿐더러, 나노 트랜지스터들이 불균일한 전기적 특성을 갖는 문제점이 있었다.
본 발명의 하나의 과제는 균일한 전기적 특성을 갖는 나노 트랜지스터들을 구비하는 어레이 기판을 제공함에 있다.
본 발명의 다른 하나의 과제는 용이한 공정을 통해 양산에 적용할 수 있는 상기 어레이 기판의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 어레이 기판을 제공한다. 상기 어레이 기판은 기판상에 배치된 소스 전극, 상기 기판상에 배치되고, 상기 소스 전극과 마주하는 드레인 전극, 상기 소스 전극상에 배치된 제 1 오믹 콘택 패턴, 상기 드레인 전극상에 배치된 제 2 오믹 콘택 패턴, 상기 제 1 및 제 2 오믹 콘택 패턴상에 각각 양단부가 배치된 나노 반도체 패턴, 상기 나노 반도체 패턴상에 배치된 게이트 절연막, 및 상기 나노 반도체 패턴의 일정 부분과 대응되며, 상기 게이트 절연막상에 배치된 게이트 전극을 포함한다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 상기 어레이 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판상에 서로 마주하는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극상에 각각 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계, 상기 제 1 및 제 2 오믹 콘택 패턴상에 나노 반도체 패턴을 형성하는 단계, 상기 나노 반도체 패턴상에 게이트 절연막을 형성하는 단계, 및 상기 나노 반도체 패턴의 일정 부분과 대응되며, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함한다.
본 발명은 소스 전극 및 드레인 전극과 나노 반도체 패턴사이에 각각 제 1 및 제 2 오믹 콘택 패턴을 구비하여, 소스 전극 및 드레인 전극과 나노 반도체 패턴의 전기적 및 물리적 접촉 특성을 향상시켜, 전기적 특성이 우수한 트랜지스터를 구비하는 어레이 기판을 제공할 수 있다.
또한, 본 발명의 제 1 및 제 2 오믹 콘택 패턴은 소스 전극 및 드레인 전극을 형성하는 마스크 공정에서 형성함에 따라, 별도의 마스크 공정을 추가하지 않아도 된다.
또한, 본 발명의 제 1 및 제 2 오믹 콘택 패턴 상에 각각 보조 소스 전극 및 보조 드레인 전극을 구비하여, 드레인 전극과 화소 전극간의 전기적 접촉 특성을 향상시킬 수 있다.
또한, 본 발명의 상기 보조 소스 전극 및 보조 드레인 전극은 게이트 전극을 형성하는 공정에서 형성됨에 따라 별도의 공정이 추가하지 않아도 된다.
또한, 본 발명은 나노 물질을 데이터 배선과 어레이 배선에 의해 형성된 전계에 의해 배열하고, 어레이 배선은 데이터 배선과 동시에 형성함에 따라 별도의 공정을 추가하지 않고, 균일한 배열을 갖는 나노 반도체 패턴을 형성할 수 있다.
이하, 본 발명의 실시예들은 어레이 기판의 도면을 참고하여 상세하게 설명 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1c들은 본 발명의 제 1 실시예에 따른 어레이 기판을 설명하기 위해 도시한 도면들이다. 도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이고, 도 1b는 도 1a에 도시된 A영역의 확대도이며, 도 1c는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 1a 내지 도 1c들을 참조하면, 기판(100)상에 다수의 데이터 배선(101) 및 게이트 배선(102)이 배치되어 있다. 각 데이터 배선(101) 및 각 게이트 배선(102)은 서로 교차되고, 그 교차에 의해 각 화소(104)가 정의된다. 각 화소(104)는 데이터 배선(101) 및 게이트 배선(102)의 배열 및 형태에 따라 다양한 형태로 배열될 수 있다. 예를 들어, 데이터 배선(101) 및 게이트 배선(102)이 직교할 경우, 각 화소(104)는 사각형 또는 직사각형의 형태를 가질 수 있다.
기판(100)의 적어도 일측에 데이터 배선(101)의 끝단과 게이트 배선(102)의 끝단에 각각 연결된 패드부(103)가 배치되어 있다. 패드부(103)는 외부 구동회로부, 예를 들면 TCP와 접촉되어 데이터 배선(101)과 게이트 배선(102)으로 각각 전기적 신호를 인가한다.
각 화소(104)에 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 상기 전기적 신호에 따라 각 화소를 온/오프(on/off)하는 스위칭 소자로써 사용될 수 있다. 여기서, 본 발명의 실시예에서는 각 화소(104)에 하나의 트랜지스터(150)가 배치되어 있는 것으로 도시 및 설명하였으나, 이에 한정되지 않는다. 즉, 각 화소(104)에 적어도 2개 이상의 트랜지스터들이 배치될 수도 있다.
트랜지스터(150)는 기판(100)상에 배치된 소스 전극(111), 드레인 전극(112), 제 1 및 제 2 오믹콘택 패턴(121, 122), 나노 반도체 패턴(113), 게이트 전극(114) 및 게이트 절연막(110)을 포함할 수 있다.
자세하게, 기판(100)상에 데이터 배선(101)과 전기적으로 연결된 소스 전극(111)이 배치되어 있다. 소스 전극(111)은 데이터 배선(101)과 일체로 이루어져 있을 수 있다.
소스 전극(111)과 드레인 전극(112)상에 각각 제 1 및 제 2 오믹 콘택 패턴(121, 122)이 배치되어 있다. 제 1 및 제 2 오믹 콘택 패턴(121, 122)과 소스 전극(111) 및 드레인 전극(112)은 각각 대응된 면적을 가질 수 있다. 이에 더하여, 데이터 배선(101)상에 제 1 오믹 콘택 패턴(121)이 더 연장되어 있을 수 있다. 소스 전극(111)과 드레인 전극(112)은 Cr, Ni, W, Au, Al, Cu, Ag, Mo, AlNd 및 이들의 합금 또는 이들의 적층으로부터 형성될 수 있다. 제 1 및 제 2 오믹 콘택 패턴(121, 122)은 소스 전극(111) 및 드레인 전극(112)과 후술될 나노 반도체 패턴(113)간의 전기적 및 물리적 접촉 특성을 향상시킨다. 즉, 제 1 및 제 2 오믹 콘택 패턴(121, 122)은 소스 전극(111) 및 드레인 전극(112)과 후술될 나노 반도체 패턴(113)간의 접촉 저항을 낮추어, 안정한 오믹 콘택 특성을 제공할 수 있다. 또 한, 제 1 및 제 2 오믹 콘택 패턴(121, 122)은 소스 전극(111) 및 드레인 전극(112)과 후술 될 나노 반도체 패턴(113)간의 접착력을 향상시킨다. 이에 따라, 종래 소스 전극(111) 및 드레인 전극(112)으로부터 나노 반도체 패턴(113)이 필링(peeling) 되는 것을 방지할 수 있다. 제 1 및 제 2 오믹 콘택 패턴(121, 122)은 나노 반도체 패턴(113)의 일함수와 밀접한 관계를 가진다. 이에 따라, 제 1 및 제 2 오믹 콘택 패턴(121, 122)은 나노 반도체 패턴(113)의 재질에 따라 선택될 수 있다. 예를 들면, 나노 반도체 패턴(113)이 n형일 경우, 나노 반도체 패턴(113)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(121, 122)에 비해 높아야 한다. 이로써, 나노 반도체 패턴(113)이 ZnO 또는 GaN으로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(121, 122)의 형성 재질은 Ti 또는 ITO 중 적어도 어느 하나로 이루어질 수 있다. 또한, 나노 반도체 패턴(113)이 탄소나노 튜브로 형성될 경우, 제 1 및 제 2 오믹 콘택 패턴(121, 122)의 형성 재질은 Pd 또는 Au일 수 있다. 이와 달리, 나노 반도체 패턴(113)이 P형일 경우, 나노 반도체 패턴(113)의 일함수는 제 1 및 제 2 오믹 콘택 패턴(121, 122)에 비해 낮아야 한다.
제 1 및 제 2 오믹 콘택 패턴(121, 122)상에 각각 양단부에 나노 반도체 패턴(113)이 배치되어 있다. 즉, 나노 반도체 패턴(113)의 일단은 제 1 오믹 콘택 패턴(121)의 일부와 접촉되며, 나노 반도체 패턴(113)의 타단은 제 2 오믹 콘택 패턴(122)의 일부와 접촉되어 있다. 나노 반도체 패턴(113)은 나노 선 또는 나노 튜브로 형성되어 있을 수 있다. 나노 반도체 패턴(113)은 폴리실리콘과 대등하거나 더욱 우수한 전기적 특성을 얻을 수 있을 뿐만 아니라, 용이한 습식공정을 통해 형 성할 수 있다. 나노 반도체 패턴(113)은 자성체이며 쌍극자인 나노 물질로 이루어져 있을 수 있다. 예를 들면, 나노 물질은 C, Si, GaN, ZnO 및 Al2O3 중 어느 하나일 수 있다.
나노 반도체 패턴(113)을 포함하는 기판(100)상에 게이트 절연막(110)이 배치되어 있다. 게이트 절연막(110)은 SiO2, SiNx 및 이들의 적층막 중 어느 하나일 수 있다.
게이트 절연막(110)상에 나노 반도체 패턴(113)의 일정 부분과 대응되는 게이트 전극(114)이 배치되어 있다. 게이트 전극(114)은 게이트 배선(102)과 전기적으로 연결되어 있다. 게이트 전극(114)은 게이트 배선(102)과 일체로 형성되어 있을 수 있다.
이에 더하여, 게이트 절연막(110)은 제 2 오믹 콘택 패턴(122)의 일부를 노출하는 비아홀을 구비할 수 있다.
이에 따라, 나노 반도체 패턴(113)과 소스 및 드레인 전극(112) 사이에 제 1 및 제 2 오믹 콘택 패턴(121, 122)을 개재하여, 나노 반도체 패턴(113)과 소스 및 드레인 전극(111, 112)간의 전기적 및 물리적 접촉 특성을 가지게 된다. 따라서, 각 화소(104)에 안정적이며 전기적 특성이 우수한 트랜지스터(150)가 배치될 수 있다.
트랜지스터(150)를 포함하는 기판(100)상에 보호막(120)이 배치되어 있다. 보호막(120)은 상기 비아홀에 의해 노출된 제 2 오믹 콘택 패턴(122)의 일부를 노출하는 콘택홀을 구비한다.
비아홀 및 콘택홀에 의해 노출된 제 2 오믹 콘택 패턴(122)과 전기적으로 연결된 화소전극(115)이 보호막(120)상에 배치되어 있다. 즉, 화소전극(115)은 드레인 전극(112)과 전기적으로 연결된다. 화소전극(115)은 각 화소별로 분리되어 있을 수 있다.
따라서, 본 발명의 제 1 실시예에서 어레이 기판의 트랜지스터는 제 1 및 제 2 오믹 콘택 패턴(121, 122)을 구비하여 전기적 특성을 향상시킬 수 있다. 이에 따라, 어레이 기판을 통해 우수한 전기적 특성, 예컨대 소비 전력 및 구동전압을 낮추고 향상된 수명을 갖는 표시장치를 제조할 수 있다.
도 2a 및 도 2b는 본 발명의 제 2 실시예에 따른 어레이 기판의 도면들이다. 도 2a는 본 발명의 제 2 실시예에 따른 어레이 기판의 평면도이고, 도 2b는 도 2a에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 제 2 실시예는 보조 소스 전극 및 보조 드레인 전극을 제외하고 앞서 설명한 제 1 실시예의 어레이 기판과 동일한 구성요소를 가진다. 따라서, 제 2 실시예에서 제 1 실시예와 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 제 1 실시예와 반복되는 설명은 생략하여 기술한다.
도 2a 및 도 2b를 참조하면, 기판(100)은 다수의 데이터 배선(101)들 및 다수의 게이트 배선(102)들의 교차에 의해 다수의 화소(104)들이 정의되어 있으며, 각 화소(104)에는 트랜지스터(150)가 배치되어 있다. 트랜지스터(150)는 기판(100)상에 배치된 소스 전극(111), 드레인 전극(112), 제 1 및 제 2 오믹 콘택 패턴(121, 122), 나노 반도체 패턴(113), 보조 소스 전극(131), 보조 드레인 전 극(132), 게이트 전극(114) 및 게이트 절연막(110)을 포함한다.
나노 반도체 패턴(113)을 포함하는 기판(100)상에 게이트 절연막(110)이 배치되어 있다. 게이트 절연막(110)은 제 1 및 제 2 오믹 콘택 패턴(121, 122)의 일부를 각각 노출하는 비아홀을 구비한다.
게이트 절연막상(110)에 비아홀을 통해 각각 노출된 제 1 및 제 2 오믹 콘택 패턴(121, 122)과 각각 전기적으로 연결된 보조 소스 전극(131) 및 보조 드레인 전극(132)이 배치되어 있다. 보조 소스 전극(131) 및 보조 드레인 전극(132)은 드레인 전극(112)과 화소전극(115)간의 콘택 단차를 낮추어 주는 역할을 한다.
보조 소스 전극(131) 및 보조 드레인 전극(132)은 각각 나노 반도체 패턴(113)의 일부와 접촉될 수 있다. 이로써, 보조 소스 전극(131) 및 보조 드레인 전극(132)은 나노 반도체 패턴(113)과 제 1 및 제 2 오믹 콘택 패턴(121, 122)간의 접촉 면적을 향상시킨다. 이에 따라, 보조 소스 전극(131) 및 보조 드레인 전극(132)은 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)간의 전기적 접촉 특성을 향상시킬 수 있다.
보조 소스 전극(131) 및 보조 드레인 전극(132) 하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)을 더 구비할 수 있다. 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)은 보조 소스 전극(131) 및 보조 드레인 전극(132)과 대등한 면적을 가질 수 있다. 이로써, 보조 소스 전극(131) 및 보조 드레인 전극(132)과 나노 반도체 패턴(113)의 안정한 오믹 콘택을 이룰 수 있다.
또한, 보조 소스 전극(131) 및 보조 드레인 전극(132)은 게이트 전극(114) 과 동일한 전도성 재질로 이루어질 수 있다. 또한, 게이트 전극(114) 하부에 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)과 동일한 재질로 이루어진 더미 패턴(144)이 더 배치될 수 있다. 도면에는 도시되지 않았으나, 게이트 배선(102)의 하부에 상기 더미 패턴이 더 연장되어 있을 수 있다.
따라서, 본 발명의 제 2 실시예의 어레이 기판은 보조 소스 전극(131) 및 보조 드레인 전극(132)을 구비하여 소스 및 드레인 전극(111, 112)와 나노 반도체 패턴(113)의 전기적 접촉 특성 및 드레인 전극(112)과 화소 전극(115)의 전기적 접촉을 향상시킴에 따라 어레이 기판의 구동 안정성을 향상시킬 수 있다.
또한, 보조 소스 전극(131) 및 보조 드레인 전극(132)하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)을 구비하여, 소스 전극 및 드레인 전극과 나노 반도체 패턴(113)간의 안정한 오믹 콘택을 이룰 수 있었다.
도 3a 내지 도 3e들은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 4a 내지 도 4e들은 도 3a 내지 도 3e들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 3a 및 도 4a들을 참조하면, 기판(100)상에 도전막 및 오믹층을 순차적으로 형성한 후, 상기 도전막 및 오믹층을 식각하여 데이터 배선(101), 소스 전극(111), 드레인 전극(112) 및 어레이 배선(106)과, 소스 전극(111), 드레인 전극(112)상에 각각 배치된 제 1 및 제 2 오믹 콘택 패턴(121, 122)을 형성한다. 여 기서, 데이터 배선(101) 및 어레이 배선(106)상에 제 1 및 제 2 오믹 콘택 패턴(121, 122)의 연장부들이 각각 더 형성될 수 있다.
데이터 배선(101) 및 어레이 배선(106)은 서로 평행하며, 서로 일정 간격으로 이격되어 있다. 소스 전극(111)은 데이터 배선(101)과 전기적으로 연결되어 있으며, 드레인 전극(112)은 어레이 배선(106)과 전기적으로 연결되어 있다. 이때, 소스 전극(111)과 드레인 전극(112)은 일정 간격을 가지며, 서로 마주하고 있다.
도면에는 도시되지 않았으나, 데이터 배선(101) 및 어레이 배선(106)의 일 끝단에는 각각 제 1 및 제 2 패드부가 배치되어 있다.
소스 전극(111) 및 드레인 전극(112)은 제 1 의 간격을 가지고, 제 1 및 제 2 패드부는 제 1 의 간격보다 큰 제 2 간격을 가진다. 이는, 나노물질을 배열하는 후속공정에서 배선들이 밀접하게 배치되는 패드부상보다 소스 전극(111) 및 드레인 전극(112)상에 더 많은 나노 반도체 패턴(113)을 배열시키기 위함이다.
이후, 소스 전극(111) 및 드레인 전극(112)을 포함하는 기판(100) 전체면에 나노물질 분산 용액(140)을 도포한다. 예컨대, 나노물질 분산용액(140)은 나노물질(140a) 및 나노물질(140a)이 안정적으로 분산된 용매(140b)를 포함할 수 있다. 나노 물질(140a)은 나노 와이어 또는 나노선일 수 있다. 용매(140b)는 휘발성이 뛰어난 극성 용매일 수 있다. 예를 들면, 용매(140b)는 알콜계 용매 또는 물일 수 있다. 나노물질 분산 용액(140)을 도포하는 방식의 예로서는 스프레이 코팅법, 스핀 코팅법, 슬릿 코팅법, 딥 코팅법 및 잉크젯 프린팅법등일 수 있다.
도 3b 및 도 4b들을 참조하면, 데이터 배선(101) 및 어레이 배선(106) 중 어 느 하나에 외부 전압을 인가하여, 데이터 배선(101)과 어레이 배선(106)사이에 전계를 형성한다. 상기 전계의 방향은 데이터 배선(101) 및 어레이 배선(106)과 수직한 방향을 가진다. 이때, 나노물질(140a)은 전기적으로 분극되어, 상기 전계의 방향과 평행하는 방향으로 배열된다.
여기서, 상기 외부 전압은 소스 전극(111)과 드레인 전극(112)의 이격 간격에 의해 변경될 수 있다. 예컨대, 나노 물질(140a)의 버닝 불량을 방지하기 위해, 소스 전극(111)과 드레인 전극(112)의 이격 간격이 줄어들수록 상기 외부 전압은 감소되어야 한다.
이후, 나노물질(140a)이 배열된 기판(100)상에 잔류하는 용매(140b)를 제거하는 건조 공정을 수행하여, 소스 전극(111) 및 드레인 전극(112)상에 배치된 나노 반도체 패턴(113)을 형성한다.
소스 전극(111) 및 드레인 전극(112)상을 제외한 다른 영역에 배치된 나노 물질(140a)은 후속 공정에서 선택적으로 제거될 수 있다. 그러나, 상기 건조 공정을 수행하기 전에 나노물질(140a)이 배열된 기판(100)을 세정하여, 소스 전극(111) 및 드레인 전극(112)상을 제외한 다른 영역에 배치된 나노 물질(140a)을 더 청결하게 제거할 수 있다. 세정하는 단계에서, 소스 전극(111) 및 드레인 전극(112)상에 접촉된 나노 물질(140a)은 제거되지 않는다. 세정은 워싱(washing) 및 소프트 소닉케이션(soft sonication) 중 어느 하나의 방식을 통해 수행될 수 있다.
도 3c 및 도 4c들을 참조하면, 어레이 배선(106)을 제거한다. 어레이 배선(106)을 제거하기 위해, 먼저 나노 반도체 패턴(113)을 포함하는 기판(100)상에 포토레지스트 패턴(미도시함)을 형성한다. 포토레지스트 패턴은 어레이 배선(106)을 노출하는 개구를 가진다. 이후, 포토레지스트 패턴을 식각 마스크로 사용하여, 어레이 배선(106)을 제거한 후, 포토레지스트 패턴을 제거한다.
이후, 나노 반도체 패턴(113)을 포함하는 기판(100)상에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 화학기상증착법을 통해 형성할 수 있다.
도 3d 및 도 4d들을 참조하면, 게이트 절연막(110)상에 도전층을 형성한 후, 상기 도전층을 식각하여 게이트 전극(114) 및 게이트 배선(102)을 형성한다. 게이트 전극(114)은 나노 반도체 패턴(113)의 일정 부분과 대응한다. 게이트 배선(102)은 데이터 배선(101)과 교차하여, 화소를 정의한다.
따라서, 기판(100)상에 소스 전극(111), 드레인 전극(112), 제 1 및 제 2 오믹 콘택 패턴(121, 122), 나노 반도체 패턴(113), 게이트 전극(114) 및 게이트 절연막(110)을 포함하는 트랜지스터(150)를 형성할 수 있다.
도 3e 및 도 4e들을 참조하면, 트랜지스터(150)상에 보호막(120)을 형성한다. 즉, 보호막(120)은 게이트 전극(114)을 포함하는 기판(100)상에 형성된다. 보호막(120)은 감광성 수지로 형성될 수 있다. 또는, 보호막(120)은 무기계 절연물질로 형성할 수 있다. 예를 들면, 보호막(120)은 SiO2 또는 SiNx로 형성할 수 있다.
이후, 제 2 오믹 콘택 패턴(122)의 일부를 노출시키기 위해, 게이트 절연막(110) 및 보호막(120)의 일부를 식각한다. 즉, 보호막(120)이 감광성 수지로 형성될 경우, 보호막(120)에 노광 및 현상하여 콘택홀을 형성한다. 이후, 보호막(120)을 식각마스크로 하여, 게이트 절연막(110)을 식각하여 제 2 오믹 콘택 패 턴(122)을 노출하는 비아홀을 형성한다. 이와 달리, 보호막(120)이 무기계 절연물질로 형성될 경우, 보호막(120)상에 포토레지스트 패턴(미도시함)을 형성한 후, 포토레지스트 패턴을 식각 마스크로 하여 보호막(120) 및 게이트 절연막(110)을 식각하여, 콘택홀 및 비아홀을 형성한다. 이후, 포토레지스트 패턴을 제거한다. 따라서, 비아홀 및 콘택홀에 의해 제 2 오믹 콘택 패턴(122)은 노출된다.
이후, 보호막(120)상에 제 2 오믹 콘택 패턴(122)과 전기적으로 연결된 도전막을 형성한 후, 상기 도전막을 식각하여 제 2 오믹 콘택 패턴(122)과 전기적으로 연결된 화소 전극(115)을 형성한다. 이로써, 드레인 전극(112)은 화소전극(115)과 전기적으로 연결된다.
도 5는 나노 물질이 배열된 사진을 보여주는 사진이다.
도 5에서와 같이, 다른 영역에 비해 두 전극간의 간격이 좁은 영역에서 나노 물질이 집중되는 것을 확인할 수 있었다. 이는 두 전극의 간격이 좁아지는 쪽으로 전기장이 집중되기 때문이다.
따라서, 도 3e 및 도 4e에서와 같이, 소스 전극(111) 및 드레인 전극(112)은 제 1 의 간격을 가지고, 제 1 및 제 2 패드부(미도시함.)는 제 1 의 간격보다 큰 제 2 간격을 가질 경우, 소스 전극(111) 및 드레인 전극(112)상에 나노 물질을 집중시킬 수 있었다.
도 6a 내지 도 6c들은 소스 전극과 드레인 전극(112)의 이격 간격에 따른 나노 물질의 배열된 상태를 보여주는 사진들이다.
도 6a는 소스 전극(111)과 드레인 전극(112)의 이격 간격이 10㎛일 때, 외부 전압은 10V로 인가될 때의 나노물질(150a)이 배열된 사진이다. 도 6b는 소스 전극(111)과 드레인 전극(112)의 이격 간격이 5㎛일 때, 외부 전압은 10V로 인가될 때의 나노물질(150a)이 배열된 사진이다. 도 6c는 소스 전극(111)과 드레인 전극(112)의 이격 간격이 5㎛일 때, 외부 전압은 20V로 인가될 때의 나노물질(150a)이 배열된 사진이다.
도 6a 및 도 6b에서와 같이, 소스 전극(111)과 드레인 전극(112)의 이격 간격이 증가하여도 적은 외부전압을 인가하여 나노 물질(150a)이 잘 배열되는 것을 확인할 수 있었다. 그러나, 도 6c에서와 같이, 소스 전극(111)과 드레인 전극(112)의 이격 간격이 감소하고, 외부전압을 증가하였을 경우, 버닝(burning) 불량이 발생하는 것을 확인할 수 있었다. 이와 같이 버닝 불량은 소스 전극(111)과 드레인 전극(112)의 이격 간격이 줄어들수록 전계 집중 현상이 증가됨에 따라 발생할 수 있다.
따라서, 나노 물질(140a)의 배열은 소스 전극(111)과 드레인 전극(112)의 이격 간격에 영향을 받지만, 적은 외부 전압을 인가하여도 나노 물질(140a)이 배열되는 것을 확인할 수 있었다. 이로써, 전계를 이용한 나노 물질(140a)의 배열은 공정상에 많은 에너지를 요구하지 않을 뿐만 아니라, 간단한 공정을 통해 이루어질 수 있다는 것을 확인할 수 있었다.
도 7은 오믹 콘택을 포함하는 트랜지스터의 전류-전압 특성을 보여주는 그래프이다.
도 7을 참조하면, 제 1 및 제 2 트랜지스터의 전류-전압(A, B)에 대한 그래 프이다. 제 1 및 제 2 트랜지스터의 나노 반도체 패턴(113)은 ZnO로 형성하고, 소스 전극(111) 및 드레인 전극(112)은 Au로 형성하였다. 여기서, 제 1 트랜지스터의 오믹 콘택 패턴은 ZnO와 일함수 큰 차이를 갖는 Cr으로 형성하였다. 제 2 트랜지스터는 Cr에 비해 ZnO와 근접한 일함수를 갖는 Ti로 형성하였다. 이때, 제 1 트랜지스터의 전류-전압 특성(A)는 오믹(ohmic)과 반대 특성인 쇼키 (schottky) 특성을 보였다. 이와 달리, 제 2 트랜지스터의 전류-전압 특성(B)는 오믹(ohmic) 특성을 가졌다. 따라서, 나노 반도체 패턴(113)과 소스 전극(111) 및 드레인 전극(112)사이에 나노 반도체 패턴(113)의 일함수와 근접한 물질로 이루어진 오믹 콘택 패턴이 구비됨에 따라, 안정된 오믹 특성을 얻을 수 있는 것을 확인할 수 있었다.
따라서, 본 발명의 제 3 실시예에서는 일정한 방향을 갖는 전계를 형성하고, 상기 전계를 이용하여 나노물질을 일정한 방향으로 배열함에 따라, 균일한 특성을 갖는 트랜지스터를 형성할 수 있다.
또한, 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)과의 전기적 및 물리적 접촉 특성을 향상시키기 위한 제 1 및 제 2 오믹 패턴(121, 122)은 소스 전극(111) 및 드레인 전극(112)의 형성하는 공정에서 형성됨에 따라 별도의 마스크 공정을 추가하지 않아도 된다. 이로써, 별도의 공정을 추가하지 않고, 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)간의 안정한 오믹 콘택을 이룰 수 있다.
도 8a 내지 도 8d들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방 법을 설명하기 위해 도시한 평면도들이다.
도 9a 내지 도 9d들은 도 8a 내지 도 8d들에 각각 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도들이다.
본 발명의 제 4 실시예에서 보조 소스 전극 및 보조 드레인 전극을 형성하는 것을 제외하고, 앞서 설명한 제 3 실시예의 제조 방법과 동일하다. 따라서, 제 4 실시예는 앞서 설명한 제 3 실시예와 반복되는 설명은 생략하여 기술하며, 동일한 참조번호는 동일한 구성요소를 지칭한다.
도 8a 및 도 9a들을 참조하면, 기판(100)상에 소스 전극(111), 드레인 전극(112), 제 1 및 제 2 오믹 콘택 패턴(121, 122)을 형성한다. 이와 동시에, 소스 전극(111)과 전기적으로 연결된 데이터 배선(101)과, 데이터 배선(101)과 평행하는 어레이 배선(106)을 형성한다. 이후, 나노물질 분산용액을 데이터 배선(101) 및 어레이 배선(106)을 포함하는 기판(100)상에 도포한 후, 데이터 배선(101) 및 어레이 배선(106) 중 어느 하나에 외부 전압을 인가하여 나노 물질을 배열시킨다.
이후, 배열된 나노물질을 건조하여, 제 1 및 제 2 오믹 콘택 패턴(121, 122)상에 배치된 나노 반도체 패턴(113)을 형성한다.
도 8b 및 도 9b들을 참조하면, 나노 반도체 패턴(113)을 포함하는 기판(100) 상에 게이트 절연막(110)을 형성한다. 이후, 게이트 절연막(110)의 일부를 식각하여, 어레이 배선(116)을 노출하는 개구와 제 1 및 제 2 오믹 콘택 패턴(121, 122)의 일부를 각각 노출하는 비아홀(110a, 110b)들을 형성한다.
이후, 게이트 절연막(110)상에 상기 개구에 의해 노출된 어레이 배선(106)을 노출하는 포토레지스트 패턴(미도시함.)을 형성한다. 이후, 포토레지스트 패턴을 식각 마스크로 사용하여 어레이 배선(106)을 제거한다. 이후, 포토레지스트 패턴을 제거한다. 어레이 배선(106)을 제거하는 공정에서 배열된 나노 물질은 게이트 절연막(110)에 의해 소스 전극(111) 및 드레인 전극(112)상에 완벽하게 고정될 수 있다.
도 8c 및 도 9c들을 참조하면, 비아홀(110a, 110b)들을 통해 각각 노출된 제 1 및 제 2 오믹 콘택 패턴(121, 122)에 각각 접촉된 보조 소스 전극(131) 및 보조 드레인 전극(132)을 형성한다. 이와 동시에, 나노 반도체 패턴(113)과 대응된 게이트 절연막(110)상에 게이트 전극(114)을 형성할 수 있다. 또한, 데이터 배선(101)과 교차하며, 게이트 절연막(110)상에 게이트 전극(114)과 전기적으로 연결된 게이트 배선(102)을 더 형성할 수 있다. 이때, 게이트 배선(102)의 일부는 상기 개구에 의해 상기 기판(100)상에 배치될 수 있다.
보조 소스 전극(131) 및 보조 드레인 전극(132)은 나노 반도체 패턴(113)의 일부와 접촉되어, 실질적으로 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)의 접촉 면적을 향상시킬 수 있다. 여기서, 보조 소스 전극(141) 및 보조 드레인 전극(142)과 나노 반도체 패턴(113)간의 오믹 콘택을 위해, 보조 소스 전극(131) 및 보조 드레인 전극(132) 하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)을 더 형성할 수 있다.
즉, 보조 소스 전극(131), 보조 드레인 전극(132), 게이트 전극(114), 게이트 배선(102), 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)을 형성하기 위해, 먼 저 게이트 절연막(110)상에 도전막 및 보조 오믹층을 형성한다. 이후, 도전막 및 보조 오믹층을 식각하여 보조 소스 전극(131), 보조 드레인 전극(132), 게이트 전극(114), 게이트 배선(102), 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)을 형성한다. 보조 오믹층은 Ti, ITO, Cr, Pd 및 Au 중 적어도 어느 하나로 형성할 수 있다.
이로써, 게이트 전극(114) 하부에 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)과 동일한 재질로 이루어진 더미 패턴(144)이 더 배치될 수 있다. 또한, 도면에는 도시되지 않았으나, 게이트 배선(102)하부에 더미 패턴(144)의 연장부가 더 배치될 수 있다.
도 8d 및 도 9d들을 참조하면, 보조 소스 전극(131), 보조 드레인 전극(132)을 포함하는 기판(100) 전체면에 걸쳐 보호막(120)을 형성한다. 이후, 보호막(120)에 비아홀에 의해 노출된 보조 드레인 전극(132)을 노출하는 콘택홀(120a)을 형성한다.
이후, 비아홀(110b) 및 콘택홀(120a)에 의해 노출된 보조 드레인 전극(132)과 전기적으로 연결된 화소전극(115)을 보호막(120)상에 형성한다.
따라서, 본 발명의 제 4 실시예에서 보조 소스 전극(131) 및 보조 드레인 전극(132)을 더 형성하여, 드레인 전극(112)과 화소 전극(115)간의 전기적 접촉 특성을 향상시켰다. 또한, 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)간의 접촉 면적을 향상시켜, 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)간의 전기적 접촉 특성을 향상시켰다.
또한, 어레이 배선(106)을 제거하는 공정은 게이트 절연막(110)을 형성한 후 진행됨에 따라, 배열된 나노 물질을 소스 전극(111) 및 드레인 전극(112)상에 안정적으로 고정시킬 수 있었다.
또한, 소스 전극(111) 및 드레인 전극(112)과 나노 반도체 패턴(113)간의 안정한 오믹 콘택을 위한 각각 보조 제 1 및 제 2 오믹 콘택 패턴(141, 142)의 형성과 보조 소스 전극(131) 및 보조 드레인 전극(132)은 동일한 마스크로 이용하여 형성됨에 따라, 별도의 마스크 공정을 추가 하지 않아도 된다.
도 1a는 본 발명의 제 1 실시예에 따른 어레이 기판의 평면도이다.
도 1b는 도 1a에 도시된 A영역의 확대도이다.
도 1c는 도 1a에 도시된 I-I'선을 따라 절단한 단면도이다.
도 2a는 본 발명의 제 2 실시예에 따른 어레이 기판의 평면도이다.
도 2b는 도 2a에 도시된 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 3a 내지 도 3e들은 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 4a 내지 도 4e들은 도 3a 내지 도 3e들에 각각 도시된 Ⅲ-Ⅲ'선을 따라 절단한 단면도들이다.
도 5는 나노 물질이 배열된 사진을 보여주는 사진이다.
도 6a 내지 도 6c들은 소스 전극과 드레인 전극의 이격 간격에 따른 나노 물질의 배열된 상태를 보여주는 사진들이다.
도 7은 오믹 콘택을 포함하는 트랜지스터의 전류-전압 특성을 보여주는 그래프이다.
도 8a 내지 도 8d들은 본 발명의 제 4 실시예에 따른 어레이 기판의 제조 방법을 설명하기 위해 도시한 평면도들이다.
도 9a 내지 도 9d들은 도 8a 내지 도 8d들에 각각 도시된 Ⅳ-Ⅳ'선을 따라 절단한 단면도들이다.
(도면의 주요 부분에 대한 참조 부호의 설명)
100 : 기판 101 : 데이터 배선
102 : 게이트 배선 106 : 어레이 배선
111 : 소스 전극 112 : 드레인 전극
114 : 게이트 전극 115 : 화소 전극
121 : 제 1 오믹 콘택 패턴 122 : 제 2 오믹 콘택 패턴
131 : 보조 소스 전극 132 : 보조 드레인 전극
141 : 보조 제 1 오믹 콘택 패턴
142 : 보조 제 2 오믹 콘택 패턴
Claims (17)
- 기판 상에 배치된 소스 전극;상기 기판 상에 배치되고, 상기 소스 전극과 마주하는 드레인 전극;상기 소스 전극 상에 배치된 제 1 오믹 콘택 패턴;상기 드레인 전극 상에 배치된 제 2 오믹 콘택 패턴;상기 제 1 및 제 2 오믹 콘택 패턴 상에 각각 양단부가 배치되는 나노 반도체 패턴;상기 나노 반도체 패턴 상에 배치되고, 상기 제 1 및 제 2 오믹 콘택 패턴을 각각 노출하는 비아홀을 구비하는 게이트 절연막;상기 게이트 절연막 상에 형성된 비아홀을 통해서 상기 제 1 및 제 2 오믹 콘택 패턴과 각각 전기적으로 연결된 보조 소스 전극 및 보조 드레인 전극; 및상기 나노 반도체 패턴의 일정 부분과 대응되며, 상기 게이트 절연막 상에 배치된 게이트 전극을 포함하는 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 오믹 콘택 패턴과 상기 소스 전극 및 상기 드레인 전극은 각각 대응된 면적을 갖는 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 소스 전극과 전기적으로 연결되고, 상기 소스 전극의 형성 물질 및 제 1 오믹 콘택 패턴의 형성 물질이 순차적으로 적층된 데이터 배선; 및상기 게이트 전극과 전기적으로 연결된 게이트 배선을 더 포함하는 것을 특 징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 제 1 및 제 2 오믹 콘택 패턴은 Pd, Au, Ti 및 ITO 중 적어도 어느 하나로 이루어진 것을 특징으로 하는 어레이 기판.
- 제 1 항에 있어서,상기 게이트 전극을 포함하는 상기 기판상에 배치된 보호막; 및상기 보호막상에 상기 제 2 오믹 콘택 패턴과 전기적으로 연결된 화소 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
- 삭제
- 제 1 항에 있어서,상기 게이트 전극은 상기 보조 소스 전극 및 보조 드레인 전극과 동일한 재질로 이루어진 것을 특징으로 하는 어레이 기판.
- 제 7 항에 있어서,상기 보조 소스 전극 및 보조 드레인 전극하부에 각각 보조 제 1 및 제 2 오믹 콘택 패턴이 더 배치되는 것을 특징으로 하는 어레이 기판.
- 기판상에 서로 마주하는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극상에 각각 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계;상기 제 1 및 제 2 오믹 콘택 패턴상에 나노 반도체 패턴을 형성하는 단계;상기 나노 반도체 패턴상에 게이트 절연막을 형성하고, 상기 게이트 절연막을 식각하여 상기 제 1 및 제 2 오믹 콘택 패턴의 일부를 각각 노출하는 비아홀을 형성하는 단계;상기 비아홀을 통해 상기 소스 전극 및 상기 드레인 전극과 각각 전기적으로 연결된 보조 소스 전극 및 보조 드레인 전극을 형성하는 단계; 및상기 나노 반도체 패턴의 일정 부분과 대응되며, 상기 게이트 절연막상에 게이트 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 9 항에 있어서,상기 소스 전극, 상기 드레인 전극, 상기 제 1 및 제 2 오믹 콘택 패턴을 형성하는 단계에서 상기 드레인 전극과 전기적으로 연결된 데이터 배선과 상기 데이터 배선과 평행하는 어레이 배선을 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,상기 소스 전극 및 상기 드레인 전극은 제 1 의 간격을 가지고, 상기 제 1 의 간격보다 큰 제 2 의 간격을 갖는 상기 데이터 배선의 일 끝단에 배치된 제 1 패드부와 상기 어레이 배선의 일 끝단에 배치된 제 2 패드부를 더 형성하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,상기 나노 반도체 패턴을 형성하는 단계는상기 데이터 배선 및 상기 어레이 배선을 포함하는 상기 기판상에 나노물질 분산 용액을 코팅하는 단계;상기 데이터 배선 및 상기 어레이 배선중 어느 하나의 배선에 외부 전압을 인가하여 상기 나노물질을 배열하는 단계; 및상기 나노물질이 배열된 상기 기판을 건조하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 12 항에 있어서,상기 나노물질을 배열하는 단계와 상기 기판을 건조하는 단계사이에 상기 나노물질이 배열된 상기 기판을 세정하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 12 항에 있어서,상기 나노물질이 배열된 상기 기판을 건조하는 단계 이후에 상기 어레이 배선을 제거하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,상기 비아홀을 형성하는 단계에서상기 어레이 배선을 노출하는 개구를 형성하는 단계;상기 게이트 절연막상에 상기 개구를 노출하는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 어레이 배선을 제거하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 15 항에 있어서,상기 보조 소스 전극 및 보조 드레인 전극을 형성하는 단계와 상기 게이트 전극을 형성하는 단계는 동시에 이루어지는 것을 특징으로 하는 어레이 기판의 제조 방법.
- 제 15 항에 있어서,상기 게이트 전극을 형성하는 단계에서 상기 게이트 전극과 전기적으로 연결되며, 적어도 일부는 상기 기판상에 배치되는 게이트 배선을 더 형성하는 것을 특 징으로 하는 어레이 기판의 제조 방법.
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