KR100781829B1 - 유기 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 기판(10)과, 상기 기판 위의 일부에 설치된 게이트 전극(20)과, 상기 게이트 전극 및 상기 기판을 덮는 절연층(30)과, 상기 절연층 위에서 상기 게이트 전극에 대응하는 영역에 설치된 소스 또는 드레인(40)과, 상기 소스 또는 드레인 및 상기 절연층을 덮는 반도체층(50)과, 상기 반도체층 위에서 상기 소스 또는 드레인(40)에 대응하는 영역 중 상기 게이트 전극과 겹쳐있는 영역을 덮는 드레인 또는 소스(60)와, 상기 소스 또는 드레인(40)과 상기 드레인 또는 소스 (60) 사이에 형성되며, 채널의 길이가 상기 반도체층(50)의 막 두께에 의해 규정되는 채널(70)로 이루어지는 유기 박막 트랜지스터이다.

Description

유기 박막 트랜지스터 및 그 제조방법{ORGANIC THIN-FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터에 관한 것으로서, 더욱 상세하게는 반도체층에 유기 반도체를 이용하여 박막 트랜지스터의 특성을 향상시키는 동시에, 인쇄 등의 간편한 프로세스에 의해 제조할 수 있는 유기 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근, 유기 반도체 박막 트랜지스터를 사용하는 다양한 집적회로기술이 제안되고 있다. 이러한 집적회로는 인쇄기술 등의 간편한 제조방법에 의해 제작될 것으로 기대되며, 아울러 큰 면적의 가공이나 저비용 제조 프로세스를 실현할 수 있다는 점, 나아가 플렉시블(flexible) 기판 상에서의 제조에 대한 적합성이 양호하다는 등의 이점이 있고, 휴대 디스플레이나 전자 가격 태그, 전자 라벨 태그 등의 전자 태그와 같이 저가로 공급되는 전자기기의 집적회로기술에 대한 적합성이 양호하다는 기대를 모으고 있다.
유기 반도체를 이용한 박막 트랜지스터의 개발은 1980년대 후반부터 서서히 활발해져 왔으며, 최근에는 기본 성능으로서 비정질 실리콘의 박막 트랜지스터의 특성을 초월하기에 이르렀다. 그 대표적인 예로서 션(schon) 등에 의해 제작된, 유기 반도체로서 펜타신(pentacene)을 이용한 박막 트랜지스터의 성능에 관해 사이언스(Science), 287권, 1022페이지(2000년)에 보고되어 있다.
지금까지 유기 반도체 박막의 기본적인 소자구조는, 도 21에 나타낸 바와 같이 기판(11) 위에 게이트 전극(21)을 작성하고, 그 게이트 전극(21) 위에 절연막(31)을 적층하며, 그 위에 소스(61) 및 드레인(41)을 병렬로 동시에 작성하고, 그 위에 반도체층(51)을 적층하는 바닥 접촉(bottom contact) 구조라 불리는 것이나, 혹은 도 22에 나타낸 바와 같이 기판(12) 위에 게이트 전극(22)을 작성하고, 그 게이트 전극(22) 위에 절연막(32)을 적층하며, 그 위에 반도체층(52)을 적층하고, 그 위에 소스(62) 및 드레인(42)을 병렬로 동시에 작성하는 상부 접촉(top contact) 구조라 불리는 것이 일반적이었다. 이들 소자구조에서는 모두 소스 및 드레인이 병렬로 동시에 작성되는 것이 특징적이다. 박막 트랜지스터의 고속 응답성, 저전압 구동과 같은 기본특성의 향상을 도모하기 위해서는 소스와 드레인간의 거리, 즉 채널 길이를 좁히는 것이 가장 중요한 요인 중의 하나이다. 그러나, 도 21이나 도 22와 같은 구조를 취할 경우, 어떻게 하면 소스와 드레인간의 거리를 좁힐 수 있을지는 기본적으로 미세가공기술에 의존하는 면이 많으며, 지금까지도 다양한 방법이 검토되어 왔지만, 아직 우수한 방법이 확립되지 못하였다는 과제를 갖고 있다.
소스 및 드레인을 병렬로 동시에 작성하는 방법으로는, 마스크를 이용하여 진공증착이나 스퍼터링과 같은 진공 하에서의 전극형성방법을 적용하는 것이 가장 간편한 방법 중의 하나로서 알려져 있다. 그러나, 이 방법은 통상적인 범용 마스크를 이용하는 한 10㎛ 이하의 좁은 소스-드레인간 거리를 얻기가 어렵다는 문제점 이 있다. 또, 미세가공에 적용할 수 있는 특수 마스크를 이용하면, 전극 형성 1회만에 마스크가 막혀 대량 가공에는 적합하지 않다는 문제가 있다.
보다 좁은 채널 길이를 얻는 가장 대표적인 기술은 포토리소그래피 기술이며, 유기 박막 트랜지스터에 관해서도 포토리소그래피 기술에 의해 보다 좁은 채널 길이를 형성하고, 이로써 우수한 박막 트랜지스터 특성이 얻어진다는 것이 Applied Physics Letter, 76권, 1941페이지, 2000년 등에 보고되어 있다. 그러나, 이 기술을 적용하면, 박막 트랜지스터의 반도체층이 유기재료로 구성되어 있기 때문에, 포토마스크를 유기 용매로 씻어내는 조작을 도입하기가 곤란하다. 또한, 포토리소그래피를 적용할 수 있는 제조공정이 고안되어, 그에 따라 박막 트랜지스터로서의 성능은 발휘된다 하더라도, 포토리소그래피 기술에 필요한 비용, 시간 등을 고려할 때, 박막 트랜지스터의 재료로서 유기재료를 이용함으로써 저 비용, 저 에너지 생산을 실현한다는 특징은 발휘될 수 없게 된다는 문제점이 있다.
포토리소그래피 기술보다 더욱 좁은 채널 길이를 얻는 기술로서 전자선 리소그래피 기술을 이용하는 방법이 알려져 있다. 전자선 리소그래피 기술을 이용하여 30㎚라는 매우 좁은 채널 길이를 실현하고, 이로써 1V의 소스-드레인간 전압으로 0.35V/decade라는 저전압 구동을 가능하게 하는 기술이 보고되어 있다(Applied Physics Letters, 76권, 1941페이지, 2000년). 그러나, 이 기술에서는 전자선 리소그래피라는 매우 고가이며 고도의 기술을 적용해야만 하므로, 박막 트랜지스터의 재료로서 유기재료를 이용해 인쇄기술 등 간편한 제조 프로세스를 적용한다는 특징은 발휘될 수 없게 된다는 문제점이 있다. 또한, 생산량(throughput)도 느려진다는 문제점도 있다.
인쇄에 의해 소자를 작성하는 기술은 사이언스(Science), 290권, 2123 페이지(2000년)에 보고되어 있다. 여기서는 가느다란 스페이서 로드를 소스-드레인간 전극에 설치함으로써 5㎛의 좁은 채널 길이를 실현한다. 그러나, 이 기술에서는 채널 길이가 스페이서의 폭에 의존하므로, 가느다란 스페이서를 어떻게 만들 것인가라는 미세가공기술에 의존해야만 한다는 문제점이 있다.
이러한 미세가공기술에 의존하지 않고 채널 길이를 제어하는 트랜지스터로서, 정전유도형 유기 트랜지스터가 보고되어 있다(Nature, 372권, 344페이지, 1994년 혹은 Synthetic Metals, 111권, 11페이지, 2000년). 이 트랜지스터 구조에서는 채널 길이를 제작되는 막 두께에 의해 제어할 수 있다. 그러나, 이러한 경우, 박막 트랜지스터의 동작원리가 달라지기 때문에, 종래 적용되어 온 박막 트랜지스터로서 도입하려면 회로설계지침을 바꿔야만 한다. 또, 소스-드레인은 용이하게 작성되어도 게이트 전극은 작성하기가 매우 어렵다는 문제점이 있다.
트랜지스터 특성을 높이기 위해서는 상술한 바와 같이 전류가 흐르는 채널(소스-드레인간 거리)을 좁혀 가는 것이 필요하다. 종래에는 포토리소그래피 기술이나 전자선 리소그래피 기술 등, 고도의 미세가공기술을 적용하여 채널 길이를 단축시켰다. 이러한 방법에서는 적용되는 미세가공기술이 매우 고가이며 고도의 기술이기 때문에, 고성능의 소자를 저가로 제작하기가 어려웠다.
또한, 채널 길이를 현저하게 좁히면, 소스-드레인간의 누출전류가 커져 트랜지스터 특성으로서는 전류 증폭비(온/오프 비)를 크게 얻을 수 없다는 문제가 발생 하였다.
본 발명의 목적은 채널 길이를 정확하게 제어하여, 트랜지스터의 기본특성의 향상을 도모한 유기 박막 트랜지스터 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 채널 길이가 짧아졌을 경우, 소스-드레인간의 누출전류를 경감시키는 박막 트랜지스터를 제공하는 데 있다.
본 발명에 따른 유기 박막 트랜지스터는 기판과, 상기 기판 위의 일부에 설치된 게이트 전극과, 상기 게이트 전극 및 상기 기판을 덮도록 설치된 절연층과, 상기 절연층 위에서 상기 게이트 전극에 대응하는 영역에 설치된 소스 또는 드레인과, 상기 소스 또는 드레인 및 상기 절연층을 덮도록 설치된 반도체층과, 상기 반도체층 위에서 상기 소스 또는 드레인에 대응하는 영역 중 상기 게이트 전극과 겹쳐있는 영역에 설치된 드레인 또는 소스와, 상기 소스 또는 드레인과 상기 드레인 또는 소스 사이에 형성되며, 그 길이(채널 길이)가 상기 반도체층의 막 두께에 의해 규정되는 채널을 포함한다.
또한, 본 발명에 따른 박막 트랜지스터는 기판과, 상기 기판 위의 일부에 설치된 소스 또는 드레인과, 상기 소스 또는 드레인과 상기 기판을 덮도록 설치된 반도체층과, 상기 반도체층 위에서 상기 소스 또는 드레인에 대응하는 영역의 일부에 설치된 드레인 또는 소스와, 상기 드레인 또는 소스를 덮도록 설치된 절연층과, 상기 절연층 위에서 상기 드레인 또는 소스에 대응하는 영역 중 상기 드레인 또는 소스가 상기 소스 또는 드레인과 겹쳐있는 영역에 설치된 게이트 전극과, 상기 소스 또는 드레인과 드레인 또는 소스 사이에 형성되며, 그 길이(채널 길이)가 상기 반도체층의 막 두께에 의해 규정되는 채널을 포함한다.
또한, 상기 본 발명의 박막 트랜지스터에 따르면, 상기 소스 또는 드레인의 상부에 절연층이 설치되는 것이 포함된다.
또, 상기 본 발명의 박막 트랜지스터에 따르면, 반도체층이 유기 반도체 재료로 구성되며, 그 두께가 1㎛ 이하인 것이 포함된다.
또, 상기 본 발명의 박막 트랜지스터에 따르면, 상기 소스 또는 상기 드레인 중 하나는 일 함수가 큰 재료인 금, 백금, 파라듐, 구리, 니켈, 인듐-주석 산화물 또는 폴리티오펜 혹은 이들을 복수 조합시킨 재료로부터 선택되며, 소스 또는 드레인 중 다른 하나는 일 함수가 작은 재료인 인듐, 알루미늄, 은, 칼슘, 마그네슘 또는 리튬 혹은 이들을 복수 조합시킨 재료로부터 선택되는 것이 포함된다.
또, 상기 본 발명의 박막 트랜지스터에 따르면, 상기 반도체층은 p형 유기 반도체 재료이고, 게이트 전극에 가까운 쪽의 소스 또는 드레인은 일 함수가 큰 재료에 의해 구성되며, 게이트 전극에 먼 쪽의 소스 또는 드레인은 일 함수가 작은 재료에 의해 구성되는 것이 포함된다.
또, 상기 본 발명의 박막 트랜지스터에 따르면, 상기 p형 반도체는 펜타신, 테트라신(tetracene), 티오펜, 프탈로시아닌 및 이들의 말단이 치환된 유도체와 폴리티오펜, 폴리페닐렌, 폴리페닐렌비닐렌, 폴리플루오렌 및 이들의 말단 또는 그 측쇄(側鎖)가 치환된 유도체의 폴리머 중에서 선택되는 것이 포함된다.
또한, 상기 본 발명의 박막 트랜지스터에 따르면, 반도체층은 n형 유기 반도 체 재료이고, 게이트 전극에 가까운 쪽의 소스 또는 드레인은 일 함수가 작은 재료에 의해 구성되고, 게이트 전극에 먼 쪽의 소스 또는 드레인은 일 함수가 큰 재료에 의해 구성되는 것이 포함된다.
또, 상기 본 발명의 박막 트랜지스터에 따르면, 상기 n형 반도체는 페릴렌테트라카르복실산 2무수물, 나프탈렌테트라카르복실산 2무수물, 플루오르화 프탈로시아닌 및 이들의 말단이 치환된 유도체 중에서 선택된 것임이 포함된다.
본 발명의 박막 트랜지스터의 제조방법은, 기판 위에 게이트 전극, 절연층, 소스 또는 드레인, 반도체층 및 드레인 또는 소스를 갖는 박막 트랜지스터의 제조방법으로서, 상기 기판 위의 일부에 상기 게이트 전극을 설치하고, 상기 게이트 전극 및 상기 기판을 상기 절연층으로 덮고, 상기 절연층 위에서 상기 게이트 전극에 대응하는 영역의 일부에 상기 소스 또는 드레인을 설치하며, 상기 소스 또는 드레인 및 상기 절연층을 반도체층으로 덮고, 상기 반도체층 위에서 적어도 상기 소스 또는 드레인에 대응하는 영역 중 상기 소스 또는 드레인이 상기 게이트 전극과 겹쳐있는 영역을 덮도록 상기 드레인 또는 소스를 형성하며, 소스 또는 드레인과 드레인 또는 소스 사이에 채널 길이가 상기 반도체층의 막 두께에 의해 규정되는 채널층을 형성함으로써 이루어진다.
또한, 본 발명의 박막 트랜지스터의 제조방법은, 기판 위에 소스 또는 드레인, 반도체층, 드레인 또는 소스, 절연층 및 게이트 전극을 적층한 박막 트랜지스터의 제조방법으로서, 상기 기판 위의 일부에 상기 소스 또는 드레인을 설치하고, 상기 소스 또는 드레인 및 상기 기판을 상기 반도체층으로 덮고, 상기 반도체층 위에서 상기 소스 또는 드레인에 대응하는 영역의 일부에 드레인 또는 소스를 설치하며, 상기 드레인 또는 소스를 절연층으로 덮고, 상기 절연층 위에서 적어도 상기 드레인 또는 소스에 대응하는 영역 중 상기 드레인 또는 소스가 상기 소스 또는 드레인과 겹쳐있는 영역에 상기 게이트 전극을 설치하며, 상기 소스 또는 드레인과 드레인 또는 소스 사이에 채널 길이가 상기 반도체층의 막 두께에 의해 규정되는 채널층을 형성함으로써 이루어진다.
또한, 상기 본 발명의 박막 트랜지스터의 제조방법에 따르면, 상기 트랜지스터를 구성하는 요소 중 적어도 일부는 용액을 도포하거나 또는 부착함으로써 제작되는 것이 포함된다.
또, 본 발명에 따르면, 상기 박막 트랜지스터를 이용하여 제작되며, 전계발광소자, 액정소자 또는 전기영동(electrophoresis)소자인 표시부를 포함하는 표시소자가 제공된다.
또, 본 발명에 따르면, 상기 박막 트랜지스터는 게이트 전극에 접촉된 절연층의 전부 혹은 일부에 강 유전체 재료를 이용하는 메모리 소자를 포함하며, 상기 강 유전체 재료가 유기 유전체 재료임이 포함된다.
또, 본 발명에 따르면, 상기 박막 트랜지스터를 복수 배치한 박막 트랜지스터 집적회로가 포함된다.
본 발명의 유기 박막 트랜지스터는 유기 반도체 박막으로 구성되기 때문에, 박막의 두께를 소스-드레인간 거리에 적용함으로써, 고도의 미세가공기술을 이용하지 않고도 매우 좁은 채널 길이를 정확히 형성할 수가 있다.
또한, 상기 트랜지스터의 소자 구조가 적층 박막으로 구성되어 있기 때문에, 인쇄기술을 적용하여 양호하게 제어하며 용이하게 제조할 수 있다.
또한, 소스와 드레인을 일 함수가 다른 재료로 형성함으로써 소스-드레인간의 누출전류를 경감시킬 수 있다.
도 1은 본 발명의 유기 박막 트랜지스터의 일례에 대한 모식적 단면도.
도 2는 도 1의 트랜지스터의 주요 부분에 대한 확대 단면도.
도 3은 본 발명의 유기 박막 트랜지스터의 다른 예에 대한 모식적 단면도.
도 4는 도 3의 트랜지스터의 주요 부분에 대한 확대 단면도.
도 5는 본 발명의 유기 박막 트랜지스터의 소스-드레인간에 절연막을 설치한 소자의 일례에 대한 모식적 단면도.
도 6은 본 발명의 소스 또는 드레인 형상을 갖는 소자의 일례에 대한 모식적 단면도.
도 7은 θ = 약 120˚의 유기 박막 트랜지스터의 드레인 전압 4V에서의 드레인 전류의 게이트 전압 의존성을 나타내는 도면.
도 8은 θ = 약 150˚의 유기 박막 트랜지스터의 드레인 전압 4V에서의 드레인 전류의 게이트 전압 의존성을 나타내는 도면.
도 9는 본 발명의 박막 트랜지스터를 이용하여 작성된 표시소자의 일례에 대한 모식적 단면도.
도 10은 본 발명의 박막 트랜지스터를 이용하여 작성된 메모리 소자의 일례 에 대한 모식적 단면도.
도 11 내지 도 15는 본 발명의 유기 박막 트랜지스터의 형성을 위한 제조공정을 나타내는 도면으로서,
도 11(a)은 게이트 전극의 평면도.
도 11(b)은 게이트 전극을 기판에 증착한 상태의 단면도.
도 12(a)는 게이트 전극 위에 절연막을 형성한 상태의 평면도.
도 12(b)는 도 12(a)에 도시된 상태의 단면도.
도 13(a)은 드레인을 절연막 위에 형성한 상태의 평면도.
도 13(b)은 도 13(a)에 도시된 상태의 단면도.
도 14(a)는 드레인을 포함하는 절연막 위에 반도체층을 증착한 상태의 평면도.
도 14(b)는 도 14(a)에 도시된 상태의 단면도.
도 15(a)는 반도체층 위에 소스를 증착한 상태의 평면도.
도 15(b)는 도 15(a)에 도시된 상태의 단면도.
도 16은 실시예 2에서 얻은 트랜지스터에서 소스-드레인간 전류의 게이트 전압 의존성을 나타내는 도면.
도 17은 실시예 3에서 얻은 트랜지스터에서 -10V ∼ -50V에서의 게이트 전극에 의한 소스-드레인간 전류의 소스-드레인간 전압 의존성을 나타내는 도면.
도 18은 실시예 4에서 얻은 트랜지스터의 드레인 전압 4V에서의 드레인 전류와 게이트 전압의 상관곡선을 나타내는 도면.
도 19는 실시예 5에서 얻은 소자의 드레인 전류-게이트 전압 곡선을 나타내며, 실선은 소스로서 금을, 드레인으로서 인듐을 이용했을 경우, 점선은 소스, 드레인 모두 금을 이용했을 경우를 나타내는 도면.
도 20은 실시예 6에서 얻은 소자의 드레인 전류-게이트 전압 곡선을 나타내는 도면.
도 21은 종래 타입의 유기 박막 트랜지스터에서, 바닥 접촉 구조라 불리는 소자구조의 모식적 단면도.
도 22는 종래 타입의 유기 박막 트랜지스터에서, 상부 접촉 구조라 불리는 소자구조의 모식적 단면도.
본 발명자들은 유기 박막 트랜지스터의 경우, 박막의 두께는 특별한 미세가공기술을 적용하지 않아도 매우 얇게 할 수 있다는 점에 주목하고, 이러한 특징을 소스-드레인간의 거리를 제어하는 데 적용하면, 고도의 미세가공기술을 적용하지 않아도 매우 짧은 채널 길이를 실현할 수 있음을 발견하고 본 발명을 완성하였다.
즉, 본 발명의 박막 트랜지스터는 도 1에 나타낸 바와 같이, 기판(10) 위에 게이트 전극(20), 절연층(30), 소스 또는 드레인(40), 반도체층(50) 및 드레인 또는 소스(60)를 갖는 박막 트랜지스터에 있어서, 상기 기판(10) 위의 일부에 상기 게이트 전극(20)을 설치하고, 상기 게이트 전극(20) 및 상기 기판(10)을 상기 절연층(30)으로 덮고, 상기 절연층(30) 위에서 상기 게이트 전극(20)에 대응하는 영역의 일부에 상기 소스 또는 드레인(40)을 설치하며, 상기 소스 또는 드레인(40) 및 상기 절연층(30)을 반도체층(50)으로 덮고, 상기 반도체층(50) 위에서 상기 소스 또는 드레인(40)에 대응하는 영역 중, 상기 소스 또는 드레인(40)이 상기 게이트 전극과 겹쳐있는 영역을 덮도록 상기 드레인 또는 소스(60)를 형성함으로써 이루어진다. 도 1의 구조의 주요 부분을 도 2에 확대하여 나타낸다. 본 트랜지스터 구조에서는, 게이트 전극(20)으로부터의 바이어스 인가에 의해 절연층(30)과 접하는 계면영역 상부의 반도체층(50)에서 소스 또는 드레인(40)에 근접하는 영역에 채널이 형성된다. 이로써 소스 또는 드레인(40)과 드레인 또는 소스(60)간의 영역(70)이 채널영역이 되고, 그 길이(채널 길이)는 반도체층(50)의 막두께에 의해 규정된다.
또한, 도 3은 본 발명에 따른 박막 트랜지스터의 다른 실시예를 나타내며, 기판(10) 위의 일부에 소스 또는 드레인(60)을 설치하고, 그 소스 또는 드레인(60) 및 상기 기판(10)을 반도체층(50)으로 덮고, 상기 반도체층(50) 위에서 상기 소스 또는 드레인(60)에 대응하는 영역의 일부에 드레인 또는 소스(40)를 설치하며, 상기 드레인 또는 소스(40)를 절연층(30)으로 덮고, 상기 절연층(30) 위에서 상기 드레인 또는 소스(40)에 대응하는 영역 중, 상기 드레인 또는 소스(40)가 상기 소스 또는 드레인(60)과 겹쳐있는 영역에 게이트 전극(20)을 설치함으로써 이루어진다. 도 3에 도시된 구조의 주요부분을 도 4에 확대하여 나타낸다. 본 트랜지스터 구조에서는, 게이트 전극(20)으로부터의 바이어스 인가에 의해 절연층(30)과 접하는 계면영역 하부의 반도체층(50)에서 소스 또는 드레인(40)에 근접하는 영역에 채널이 형성된다. 이로써 소스 또는 드레인(40)과 드레인 또는 소스(60)간의 영역(70)이 채널영역이 되어, 채널(70)이 소스 또는 드레인(40)과 드레인 또는 소스(60) 사이에 형성되며, 그 길이(채널 길이)는 반도체층(50)의 막두께에 의해 규정된다.
본 발명에 따른 박막 트랜지스터는 도 5에 나타낸 바와 같이, 도 1의 박막 트랜지스터에 있어서, 상기 소스 또는 드레인(40)의 상부에 절연층(80)을 설치할 수도 있다.
본 발명에서 사용되는 기판(10)은 특별히 한정되지 않으며 어떠한 것을 이용하여도 무방하다. 일반적으로 적합하게 이용되는 것은 석영 등의 유리기판이나 실리콘웨이퍼 등이지만, 폴리카보네이트, 폴리이미드나 폴리에틸렌테레프탈레이트 (PET)와 같이 유연성이 있는 플라스틱 기판 등도 이용할 수 있다. 또한, 기판의 배치 위치가 게이트 전극(20)의 절연층(30)의 맞은편 극 쪽인지, 소스 또는 드레인(60)의 반도체층(50)의 맞은편 극 쪽인지에 대해서는 한정되지 않는다. 게이트 전극(20)을 먼저 제작할 경우, 기판은 게이트 전극(20)과 접촉되어 게이트 절연층(30) 맞은 편에 설치되는 것이 바람직하며, 소스 또는 드레인(60)을 먼저 제작할 경우에는, 기판은 소스 또는 드레인(60)과 접촉되어 반도체층(50) 맞은 편에 설치되는 것이 바람직하다.
본 발명에서 사용되는 게이트 전극(20)의 재료는 저항치가 낮은 재료라면 어떠한 것이어도 무방하다. 일반적으로 텅스텐, 크롬, 은, 니켈, 금이나 구리 등의 금속이 이용되는 경우가 많은데, 이들로 한정되는 것은 아니다. 그 제작방법도 특별히 한정되지 않으며 어떠한 방법을 채용하여도 무방하다. 일반적으로 이용되는 방법은 도금배선 등이지만, 활판 인쇄, 스크린 인쇄, 잉크젯 인쇄와 같이 용액을 도포하거나 혹은 부착하는 습식 제조 프로세스 등도 적용된다. 이러한 경우에는 은 페이스트 이외에, 티오펜계 도전성 고분자(PEDOT)나 폴리아닐린 및 이들의 유도체와 같은 유기재료에 의한 전극을 게이트 전극(20)으로서 이용할 수가 있다. 또한, 진공증착법이나 스퍼터링법 등, 상기와는 다른 건식 제조 프로세스를 적용할 수도 있다. 또한, 소자의 안정화, 수명의 연장, 전하주입의 고효율화 등을 도모하기 위해, 게이트 전극(20)을 복수의 재료의 혼합 내지는 적층에 의해 구성하거나 혹은 표면처리를 가할 수도 있다.
본 발명에서 사용되는 게이트 전극(20)의 형상은 특별히 한정되지 않으며, 어떠한 형상을 이용하여도 무방하다. 일반적으로 적합하게 이용되는 것은 폭 1㎛ 이상 1㎜ 이하, 두께 20㎚ 이상 10㎛ 이하의 직선배선이지만, 이것으로 한정되는 것은 아니다.
본 발명에 사용되는 게이트 전극에 접촉되는 절연층(30)은 보다 효과적인 전계효과를 얻기 위해 유전율이 큰 재료가 바람직하다. 예컨대, SiO2나 Al2O3 등을 들 수 있는데, 이들에 한정되는 것은 아니며 소자의 유연성을 부여하기 위해 폴리메틸메타크릴레이트(PMMA), 폴리이미드, 폴리스티렌, 폴리파라크실렌, 폴리플루오르화 비닐리덴(PVF), 폴리비닐페놀, 풀루란(pullulan) 등의 폴리머 유전체 등도 이용할 수 있다. 더욱이, 티탄산 지르콘산 납(PZT) 등의 강 유전체 박막 등도 이용이 가능하다. 또, 반도체 박막(50)의 결정 입자를 크게 하거나, 배향성을 높이기 위해 절연층(30)의 반도체층(50)쪽을 코팅하거나, 절연층(30) 표면에 배향처리 등 을 할 수도 있다.
본 발명에서 이용되는 절연층(30)의 작성법은 특별히 한정되지 않으며 어떠한 방법을 이용하여도 무방하다. 일반적으로 진공증착이나 스퍼터링 등의 기상성장법이 이용되는 경우가 많은데, 간편하면서 저렴하게 제작한다는 점에서 스크린 인쇄, 잉크젯 인쇄와 같이 재료를 용매와 혼합시킨 용액을 도포 혹은 부착하는 등의 방법으로 작성하는 습식 제조 프로세스로서의 인쇄방법 등도 적용된다. 또한, 이 때에는 일반적으로 층 두께가 50㎚ 이상 5000㎚ 이하인 것이 이용되는데, 100㎚ 이상 500㎚ 이하인 것이 바람직하다.
본 발명에 이용되는 게이트 전극에 접촉되는 절연층(30)의 형상은 특별히 한정되지는 않고 어떠한 형상을 이용하여도 무방하다. 일반적으로는 반도체층(50)보다 면적이 넓은 형상인 것이 바람직하다.
본 발명에서 이용되는 소스 또는 드레인(전극)(40 또는 60)의 재료로서, 한 쪽은 일 함수(work function)가 큰 재료인 금, 백금, 파라듐, 구리, 니켈, 인듐-주석 산화물 또는 폴리티오펜 혹은 이들을 복수 조합시킨 재료가 이용되고, 다른 쪽은 일 함수가 작은 재료인 인듐, 알루미늄, 은, 칼슘, 마그네슘 또는 리튬 혹은 이들을 복수 조합시킨 재료가 이용되는데, 이 때, 일 함수의 조정, 소자의 안정화, 수명의 연장, 전하주입의 고효율화 등을 도모하기 위하여 소스 및 드레인은 복수의 재료를 혼합 혹은 적층하여 구성하거나, 표면처리를 하거나 반도체층과의 사이에 계면수식(界面修飾)을 실시하는 것도 가능하다.
더욱이, 소스 또는 드레인을 상술한 바와 같이 일 함수가 다른 재료로 구성 함으로써, 소스 또는 드레인(전극)의 한쪽과 반도체층 사이에서 장벽(barrier)이 형성되며, 이로써 소스-드레인간의 누출전류를 경감시킬 수 있다.
본 발명에서 이용되는 소스 또는 드레인(40 또는 60)의 작성법은 특별히 한정되지 않으며 어떠한 방법을 이용하여도 무방하다. 일반적으로 진공증착이나 스퍼터링 등의 기상성장법이 이용되는 경우가 많은데, 간편하면서 저렴하게 작성한다는 점에서 스크린 인쇄, 잉크젯 인쇄와 같이 재료를 용매와 혼합시켜 용액을 도포하는 등의 방법으로 작성하는 습식 제조 프로세스로서의 인쇄방법 등도 적용된다.
본 발명에서 이용되는 소스 또는 드레인(40 또는 60)의 패턴형상은 특별히 한정되지 않으며 어떠한 패턴형상을 이용하여도 무방하다. 일반적으로는 폭 1㎛ 이상 1㎜ 이하, 두께 20㎚ 이상 10㎛ 이하의 직선배선이 바람직하게 이용되지만, 이것으로 한정되는 것은 아니다.
본 발명에서 이용되는 소스 또는 드레인(40)의 단면형상은, 효과적인 전계분포를 실현하기 위하여 절연층(30)의 막 표면(도 6의 A-B면)과 소스 또는 드레인(40)의 측면(도 6의 B-C면)이 이루는 각도(θ)를 130도 이하로 하는 것이 바람직하다. 보다 효과적으로는, 가능한 한 당해 각도(θ)가 90도에 가까워지는 것이 바람직하다.
상기 θ가 약 120°인 소자의, 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 도 7에 나타낸다. 도면에서, 소스-드레인간 전압이 4V일 때의 서브-임계치(sub-threshold) 기울기(slope)는 약 0.15V/decade가 되는 것으로 나타났다.
상기 θ가 약 150°인 소자의 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 도 8에 나타낸다. 도면에서, 게이트 전압을 변화시켜도 드레인 전류는 거의 변화하지 않아, 게이트 전극에 의한 변조효과가 나타나지 않음이 명백히 확인되었다.
이러한 형상을 작성하기 위한 제조방법은 특별히 한정되지는 않으며 어떠한 방법을 이용하여도 무방하지만, 일반적으로는 포토에칭기술이나 마스크 증착 등을 이용하여 형상이 성형된다. 특히, 잉크젯법과 같은 도포법을 이용하였을 경우, 그 전극재료와 건조조건에 따라서는, 전극 형상이 절연층(30)의 막 표면과 소스 또는 드레인(40)의 측면이 이루는 각도가 90도 이하가 되는 경우도 발생할 수 있지만, 이것은 문제가 되지 않는다.
본 발명의 게이트 전극(20), 소스 또는 드레인(40), 드레인 또는 소스(60)의 배치에 관해서는, 배선될 때 기판 평면 위의 각각의 축의 상호 각도는 특별히 한정되지 않으며, 어떠한 각도로 배선되어도 무방하다. 단, 게이트 전극(20), 소스 또는 드레인(40), 드레인 또는 소스(60)가 교차된 부분을 가질 필요가 있다. 또한, 각각이 소자부를 벗어난 부분에서는 상하방향으로 겹치지 않도록 설치되는 것이 바람직하다.
본 발명의 박막 트랜지스터에서는 반도체층(50)에 유기 반도체 재료가 이용된다. 그 조성은 특별히 한정되지 않으며, 단일 물질로 구성되어도 무방하고 복수 물질의 혼합에 의해 구성되어도 무방하다. 더욱이, 여러 종류의 물질의 층상 구조로 구성될 수도 있다. 지금까지 우수한 특성을 보이는 유기 반도체 재료로는 이하 와 같은 것이 알려져 있다.
안트라신, 테트라신, 펜타신 또는 그 말단이 치환된 이들의 유도체; α-섹시티오펜(sexithiophene), 페릴렌테트라카르복실산 2무수물(PTCDA) 및 그 말단이 치환된 유도체; 나프탈렌 테트라카르복실산 2무수물(NTCDA) 및 그 말단이 치환된 유도체; 구리 프탈로시아닌 및 그 말단이 플루오르 등으로 치환된 유도체; 구리 프탈로시아닌의 구리가 니켈, 산화티탄, 플루오르화 알루미늄 등으로 치환된 유도체 및 각각의 말단이 플루오르 등으로 치환된 유도체; 풀러렌(fullerene), 루브렌(rubrene), 코로넨(coronene), 안트라디티오펜 및 이들의 말단이 치환된 유도체; 폴리페닐렌비닐렌, 폴리티오펜, 폴리플루오렌, 폴리페닐렌, 폴리아세틸렌 및 이들의 말단 또는 측쇄가 치환된 유도체의 폴리머.
더욱 구체적으로는 반도체층(50)이 p형 유기 반도체 재료일 경우, 게이트 전극(20)에 가까운 쪽의 상기 소스 또는 드레인(40)은 일 함수가 큰 재료로 구성하고, 게이트 전극(20)에 먼 쪽의 소스 또는 드레인(60)은 일 함수가 작은 재료로 구성하는 것이 바람직하다.
상기 p형 반도체로는 펜타신, 테트라신, 티오펜, 프탈로시아닌 및 이들의 말단이 치환된 유도체와 폴리티오펜, 폴리페닐렌, 폴리페닐렌비닐렌, 폴리플루오렌 및 이들의 말단 혹은 그 측쇄가 치환된 유도체의 폴리머를 들 수 있다.
또, 반도체층(50)이 n형 유기 반도체 재료일 경우, 게이트 전극(20)에 가까운 쪽의 소스 또는 드레인(40)은 일 함수가 작은 재료로 구성하고, 게이트 전극(20)에 먼 쪽의 소스 또는 드레인(60)은 일 함수가 큰 재료로 구성하는 것이 바람직하다.
상기 n형 반도체로는 페릴렌테트라카르복실산 2무수물, 나프탈렌 테트라카르복실산 2무수물, 플루오르화 프탈로시아닌 및 이들의 말단이 치환된 유도체를 들 수 있다.
본 발명에 이용되는 반도체층(50)의 제작법은 특별히 한정되지 않으며 어떠한 방법을 이용하여도 무방하다. 일반적으로 진공증착 등의 기상성장법이 이용되는 경우가 많은데, 간편하면서 저렴하게 제조한다는 점에서는 스크린 인쇄, 잉크젯 인쇄와 같이, 재료를 용매와 혼합시킨 용액을 도포 혹은 부착하는 등의 방법으로 작성하는 인쇄방법이 적용된다. 또, 마이크로컨택 프린팅, 마이크로 몰딩과 같이 소프트 리소그래피라 불리는 인쇄법 등을 적용할 수도 있다.
본 발명의 반도체층(50)의 두께는 채널 길이를 제어하는 것으로서, 얇으면 얇을수록 고성능을 부여할 수가 있다. 일반적으로 이용되는 두께는 1㎛ 이하이며, 0.5㎛ 이하 0.05㎛ 이상인 것이 바람직하다. 이 때, 막 두께의 균질성을 유지하기 위하여 반도체층(50)을 구성하는 재료의 구조 형태를 비정질(amorphus)로 할 수도 있다. 더욱이, 비정질성의 고분자 매체에 유기 반도체 재료를 분산시킨 것을 반도체층(50)으로서 형성할 수도 있다.
본 발명에서 이용되는 반도체층(50)의 형상은 특별히 한정되지 않으며 어떠한 형상을 이용하여도 무방하다. 단, 소스 또는 드레인(40), 드레인 또는 소스(60)가 교차된 부분보다 넓은 면적의 형상을 갖는 것이 요구된다.
도 5에 나타낸 바와 같이 본 발명의 트랜지스터 소자에 절연층(80)을 삽입할 경우, 절연층(80)의 폭은 소스 또는 드레인(40)의 폭보다 좁으면 문제가 없고, 소스 또는 드레인(40)의 폭을 넘지 않을 정도로 가까운 폭인 것이 바람직하다.
본 발명의 절연층(80)이 삽입되는 위치는 소스 또는 드레인(40) 위이지만, 반도체층(50)과의 위치관계는 특별히 한정되지 않는다. 소스 또는 드레인(40) 상부이면서 반도체층(50) 하부이어도 무방하고, 소스 또는 드레인(40)의 상부이면서 반도체층(50)과 드레인 또는 소스(60) 사이에 위치하는 영역에 설치하여도 무방하다. 이 때 절연층의 폭은 소스 또는 드레인(40)의 폭보다 좁으면 문제가 없지만, 소스 또는 드레인(40)의 폭을 넘지 않는 정도로 가까운 것이 바람직하다. 또, 상기 절연층은 소스 또는 드레인(40)과 반도체층(50) 사이, 그리고 반도체층(50)과 드레인 또는 소스(60) 사이의 양쪽에 설치하여도 무방하다.
절연층(80)의 재료로는 보다 효과적인 절연성을 갖는 재료가 바람직하다. 가령, SiO2나 Al2O3 등을 들 수 있는데 이들로 한정되는 것은 아니며, 소자의 유연성을 부여하기 위하여 폴리메틸메타크릴레이트(PMMA), 폴리이미드, 폴리에틸렌, 폴리스티렌, 폴리파라크실렌, 폴리플루오르화 비닐리덴(PVF), 폴리비닐페놀과 같은 폴리머 절연체 등도 이용할 수 있다. 또한, 반도체 박막(50)의 결정 입자를 크게 하거나 배향성을 높이기 위하여 절연층(80)에 배향처리를 하거나 절연층(80) 위에 코팅처리를 할 수도 있다.
본 발명의 절연층(80)의 작성법은 특별히 한정되지 않으며 어떠한 방법을 이용하여도 무방하다. 일반적으로 진공증착이나 스퍼터링 등의 기상성장법이 이용되 는 경우가 많은데, 간편하면서 저렴하게 작성한다는 점에서는 스크린 인쇄, 잉크젯 인쇄와 같이, 재료를 용매와 혼합시킨 용액을 도포하는 등의 방법으로 작성하는 습식 제조 프로세스로서의 인쇄법 등도 적용된다. 또한, 이 때에는 일반적으로 층 두께가 0㎚ 이상 5000㎚ 이하인 것을 이용할 수 있고, 50㎚ 이상 500㎚ 이하인 것이 바람직하다.
상기와 같이 하여 구성된 본 발명의 박막 트랜지스터에 의해 표시소자를 제작할 수 있다. 가령 도 9에 나타내는 바와 같이, 본 발명의 박막 트랜지스터의 소스 또는 드레인(60) 위에서, 박막 트랜지스터 위 또는 박막 트랜지스터의 단부(端部) 위에 상부전극(100)을 수반한 표시부(90)를 설치함으로써 표시소자를 작성할 수 있다. 상기 표시소자의 표시부(90)가 전계발광소자, 액정소자 또는 전기영동소자가 된다.
또한, 본 발명에 따른 박막 트랜지스터의 절연층(30) 전부 혹은 일부에 강 유전체 재료를 이용하면 강 유전체 메모리 소자를 제작할 수 있다. 이 때, 도 10에 나타내는 바와 같이, 절연층(30) 내부에 플로팅 게이트 전극(110)을 도입함으로써 플로팅 메모리 소자를 제작할 수 있다.
더욱이, 본 발명의 박막 트랜지스터를 평면 위에서 복수 종류 조합시켜 배선함으로써 집적회로를 제작할 수 있다. n형 유기 반도체를 이용한 박막 트랜지스터 소자와, p형 유기 반도체를 이용한 박막 트랜지스터 소자를 복수 종류 조합시킴으로써 상보화(complementary)가 이루어진 집적회로를 제작할 수도 있다.
이하에서는 본 발명을 실시예를 통해 더욱 상세히 설명하겠으며, 본 발명은 이들 실시예로 한정되는 것은 아니다.
실시예 1
합성석영(ES grade)에 의한 기판(면적: 20 × 35㎜, 두께: 1.0㎜)을 순수(純水)로 5배 희석한 중성세제(이우치 세이에이도 제품 : 퓨어소프트)에 의해 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 기판을 자외선-오존 세정기를 이용하여 산소 분위기 하에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 석영 기판 위에, 도 11에 나타낸 바와 같이 게이트 전극(20)으로서 금을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 다음으로, 도 12에 나타낸 바와 같이 게이트 전극(20) 위에서 폴리메틸메타크릴레이트(PMMA)를 클로로포름에 용해시키고 그 용액으로부터 스핀 코팅법에 의해 0.4㎛의 두께로 절연막(30)을 제조하였다. 그 후, 절연막(30) 위에서 도 13에 나타낸 바와 같이 드레인(전극)(40)으로서 금을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 이 때, 드레인(40)은 앞서 작성된 게이트 전극(20)과 일부만 겹치고 게이트 전극(20)의 축과 드레인(40)의 축이 평행해지지 않도록 하였다. 더욱이, 그 위에 도 14에 나타낸 바와 같이 반도체층(50)으로서 펜타신을 진공증착하였다. 펜타신은 승화(昇華) 정제를 10회 반복하여 정제한 것을 이용하였다. 진공증착조건은 기판을 증착용 보트 위쪽에 고정시키고, 기판온도를 약 30℃로 조정하며 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 1㎚/min의 속도로 0.5㎛의 두께로 진공증착하였다. 그 후, 도 15에 나타낸 바와 같이 소스(전극)(60)로서 금을 폭 100㎛, 두께 0.05㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때, 소스(60)의 길이방향의 축이 드레인(40)의 길이방향의 축과 직교하며 게이트 전극(20)의 축과는 평행해지지 않도록 제조하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 이리하여 채널 길이 0.5㎛, 채널 폭 100㎛의 전계효과형 박막 트랜지스터가 제작되었다.
실시예 2
실리콘 열산화막 300㎚를 절연층(30)으로서 육성한 n형 실리콘 기판(면적: 20 × 35㎜, 두께: 1.0㎜)을 순수로 5배로 희석한 중성세제(이우치 세이에이도 제품 : 퓨어소프트)에 의해 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 자외선-오존 세정기를 이용하여 산소 분위기 하에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에, 드레인(40)으로서 금을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 그 위에 반도체층(50)으로서 펜타신 박막을 진공증착법에 의해 작성하였다. 펜타신은 승화 정제를 10회 반복하여 정제한 것을 이용하였다. 진공증착조건은 기판을 증착용 보트의 위쪽에 고정시키고, 기판온도를 약 45℃로 조정하며 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 1㎚/min의 속도로 0.5㎛의 두께로 진공증착하였다. 더욱이 그 위에 소스(60)로서 인듐을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 길이방향이 드레인(40)의 길이방향과 직교하도록 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 게이트 전극(20)은 기판으로서 이용된 실리콘 웨이퍼를 이용하였다. 이리하여 작성된 박막 트랜지스터는 채널 길이 0.5㎛, 채널 폭 100㎛의 전계효과형 박막 트랜지스터로서 동작하였다. 도 16은 이와 같이 작성된 소자의, 소스-드레인간 전압이 2V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 나타낸다. 도면에서 소스-드레인간 전압이 2V일 때, 서브-임계치 기울기 8V/decade가 얻어지는 것으로 나타났다.
실시예 3
실리콘 열산화막 300㎚를 절연층(30)으로서 육성한 n형 실리콘 기판(면적: 20 × 35㎜, 두께: 1.0㎜)을 순수로 5배로 희석한 중성세제(이우치 세이에이도 제품 : 퓨어소프트)에 의해 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 자외선-오존 세정기를 이용하여 산소 분위기 하에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에, 드레인(40)으로서 금을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 그 위에 반도체층(50)으로서 펜타신 박막을 진공증착법에 의해 작성하였다. 펜타신은 승화 정제를 10회 반복하여 정제한 것을 이용하였다. 진공증착조건은 기판을 증착용 보트의 위쪽에 고정시키고, 기판온도를 약 -190℃로 조정하며 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 1㎚/min의 속도로 0.5㎛의 두께로 진공증착하였다. 이렇게 제작된 펜타신은 비정질 구조이다. 더욱이 그 위에 소스(60)로서 인듐을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 길이방향이 드레인(40)의 길이방향과 직교하도록 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 게이트 전극(20)은 기판으로서 이용된 실리콘 웨이퍼를 이용하였다. 이리하여 작성된 박막 트랜지스터는 채널 길이 0.5㎛, 채널 폭 100㎛의 전계효과형 박막 트랜지스터로서 동작하였다. 도 17은 이와 같이 작성된 소자의 다양한 게이트 전압에서의 소스-드레인간 전류의 소스-드레인간 전압 의존성을 나타낸다. 도면에서 소스-드레인간 전류는 소스-드레인간 전압이 0V일 때의 누출전류를 뺀 것이다. 게이트 전압이 -50V로 높아져도 10V 이하의 소스-드레인 전압에서 포화영역이 나타나는 것으로 확인되었다.
실시예 4
n형 실리콘 기판을 순수로 5배로 희석한 중성세제(이우치 세이에이도 제품: 퓨어소프트)에 의해 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 자외선-오존 세정기에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에 드레인으로서 금을 폭 100㎛, 두께 0.1㎛의 크기로 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃ 하에서, 증착속도 6㎚/min이다. 이와 같이 작성된 전극의 측면을 주사형 전자 현미경으로 관측하고, 전자 현미경 이미지로부터 전극 측면과 절연층 표면이 이루는 각도를 구하였더니 약 120도였다. 폴리메틸메타크릴레이트(PMMA)를 클로로포름에 용해하고, 그 용액으로 스핀코팅법에 의해 드레인 상부에 두께 0.4㎛의 절연막을 제조하였다. 그 후 절연막 상부에 클로로포름용액으로 폴리-3-헥실티오펜의 박막 코팅을 형성하였다. 이 때의 막 두께는 1㎛였다. 더욱이 그 위에 소스로서 금을 폭 100㎛, 두께 0.1㎛의 크기로, 길이방향이 드레인의 길이방향과 직교하도록 진공 증착하였다. 이때의 막 제조조건은 기판온도 30℃ 하, 증착속도 6㎚/min이다. 게이트 전극은 기판으로서 이용된 실리콘웨이퍼를 이용하였다. 도 18은 이렇게 제작된 소자의 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 나타낸다. 서브-임계치 기울기는 0.2V/decade였다.
실시예 5
실리콘 열산화막 300㎚을 절연층으로서 육성한 n형 실리콘 기판을 순수로 5배로 희석한 중성세제(이우치 세이에이도 제품: 퓨어소프트)로 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 자외선-오존 세정기를 이용하여 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에 드레인으로서 금을 폭 100㎛, 두께 0.1㎛의 크기로 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃ 하에서, 증착속도 6㎚/min이다. 이와 같이 작성된 전극의 측면을 주사형 전자 현미경으로 관측하여 전자 현미경 이미지로부터 전극 측면과 절연층 표면이 이루는 각도를 구하였더니 약 120도였다. 금 전극이 형성된 기판을 옥타데실트리클로로실란의 클로로포름용액에 10분간 침지함으로써 표면 소수(疏水) 처리를 실시하였다. 그 위에 p형 반도체인 펜타신 박막을 진공 증착법으로 작성하였다. 펜타신은 승화 정제를 10회 반복하여 정제한 것을 이용하였다. 진공증착조건은 기판을 증착용 보트의 위쪽에 고정시키고, 기판온도를 약 45℃로 조정하며 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 1㎚/min의 속도로 500㎚의 두께로 진공증착하였다. 더욱이 그 위에 소스로서 금을 폭 100㎛, 두께 0.1㎛의 크기로, 길이방향이 드레인의 길이방향과 직교하도록 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃ 하, 증착속도 6㎚/min이다. 게이트 전극은 기판으로서 이용된 실리콘 웨이퍼를 이용하였다. 이리하여 작성된 박막 트랜지스터는 채널 길이 0.5㎛, 채널 폭 100㎛의 전계효과형 박막 트랜지스터로서 동작하였다. 도 19는 이와 같이 작성된 소자의, 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 점선으로 나타낸다. 서브-임계치 기울기는 0.15V/decade이고, 오프 전류는 10-8A 수준이었다. 이와 완전히 동일하게 하여, 소스로서 인듐을 이용한 소자를 제작하였다. 이 때, 인듐은 폭 100㎛, 두께 0.1㎛의 크기로, 길이방향이 드레인의 길이방향과 직교하도록 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃ 하, 증착속도 6㎚/min이다. 이와 같이 작성된 박막 트랜지스터는 채널 길이 0.5㎛, 채널 폭 100㎛의 전계효과형 박막 트랜지스터로서 동작하였다. 도 19는 이와 같이 작성된 소자의 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 실선으로 나타낸다. 서브-임계치 기울기는 0.2V/decade이고, 오프 전류는 10-10A 수준이었다. 즉, 완전히 동일하게 작성한 소자에서 소스 및 드레인의 양 전극을, 절연층의 다음에 작성되는 전극은 금으로 하고, 반도체층의 다음에 작성되는 전극은 인듐으로 하였을 경우에는, 양 전극 모두 금일 경우에 비해 서브-임계치 기울기는 거의 동일한 정도의 값을 나타내었으나, 오프 전류는 2자리수 이상 경감되었다.
실시예 6
실리콘 열산화막 50㎚을 절연층으로서 육성한 n형 실리콘 기판을 순수로 희석한 중성세제(이우치 세이에이도 제품: 퓨어소프트)에 의해 초음파 세정한 다음, 순수 속에서 초음파 세정에 의해 잠재(潛在) 제거하였다. 또한 그 후에 자외선-오존 세정기에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에 드레인으로서 알루미늄을 폭 100㎛, 두께 0.1㎛의 크기로 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 그 위에 n형 반도체인 메틸페릴렌 박막을 진공 증착법에 의해 제작하였다. 진공증착조건은 기판을 증착용 보트의 위쪽에 고정시키고, 기판온도를 약 -130℃로 조정하며 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 10㎚/min의 속도로 500㎚의 두께로 진공증착하였다. 더욱이 그 위에 소스로서 페이스트 형태의 은 미립자를 폭 100㎛, 두께 0.1㎛의 크기로 길이방향이 드레인의 길이방향과 직교하도록 선단 드로잉법(leading-edge drawing method)에 의해 제작하였다. 도 20은 이렇게 작성된 소자의 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 나타낸다. 전극을 알루미늄과 은으로 제작함으로써 오프 전류를 10-10A 수준으로 억제할 수 있다.
실시예 7
실리콘 열산화막 300㎚을 절연층(30)으로서 육성한 n형 실리콘 기판(면적: 20 × 35㎜, 두께: 1.0㎜)을 순수로 5배로 희석한 중성세제(이우치 세이에이도 제품: 퓨어소프트)에 의해 20분간 초음파 세정한 다음, 순수 속에서 20분간 초음파 세정하여 세제를 제거하였다. 또한 그 후에 자외선-오존 세정기를 이용하여 산소 분위기 하에서 20분간 자외선 조사 세정을 행하였다. 이와 같이 하여 세정한 기판 위에 드레인(40)으로서 금을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 진공 증착하였다. 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 그 위에 반도체층(50)으로서 펜타신 박막을 진공증착법에 의해 제작하였다. 펜타신은 승화 정제를 10회 반복하여 정제한 것을 이용하였다. 진공증착조건은 기판을 증착용 보트의 위쪽에 고정시키고 진공도를 2 ×10-6 Torr까지 감압하였다. 그 후 1㎚/min의 속도로 0.5㎛의 두께로 진공증착하였다. 더욱이 그 위에 소스(60)로서 인듐을 폭 100㎛, 두께 0.2㎛의 크기가 되도록 니켈제의 마스크를 이용하여 길이방향이 드레인(40)의 길이방향과 직교하도록 진공증착하였다. 이 때, 니켈 마스크를 두께 1㎜의 스페이서를 끼워서 기판으로부터 부상시켜 배치하고, 금 전극의 증착에 의해 마스크의 아래에도 전극재료가 싸여져 전극 측면이 단련(annealing)되도록 하였다. 또한, 이 때의 막 제조조건은 기판온도 30℃, 증착속도 6㎚/min이다. 이렇게 하여 제작된 전극의 측면을 주사형 전자 현미경으로 관측하여 전자 현미경 이미지로부터 전극 측면과 절연층 표면이 이루는 각도를 구하였더니 약 150도였다. 게이트 전극(20)은 기판으로서 이용된 실리콘웨이퍼를 이용하였다. 도 8은 이렇게 하여 제작된 소자의, 소스-드레인간 전압이 4V일 때의 소스-드레인간 전류의 게이트 전압 의존성을 나타낸다. 도면에서, 게이트 전압을 변화시켜도 드레인 전류는 거의 변화가 없어 게이트 전극에 의한 변조효과가 나타나지 않음이 분명히 확인되었다.
본 발명의 유기 박막 트랜지스터는 그 소자구조가 적층박막으로 구성되기 때문에, 단순한 도포 공정으로 제조가 가능하며, 인쇄기술의 적용이 매우 용이해진다. 동시에, 적층방향에 대한 소자의 복합화 및 3차원 집적화가 용이해진다. 더욱이 유기 반도체층을 소스로 덮는 구조이기 때문에, 반도체층의 시일효과로서도 기능하여 산소나 수분으로 인한 반도체의 열화를 방지하고, 소자의 수명 연장 효과를 가져온다. 본 발명의 유기 박막 트랜지스터의 소자구조는 채널 길이를 유기 반도체층의 막 두께로 제어할 수 있기 때문에, 1㎛ 이하의 채널 길이도 용이하게 실현되어, 저전압 구동이 매우 용이해진다. 유기재료를 이용하고 인쇄기술을 적용함으로써, 필름 소자화, 대면적 소자화, 플랙시블 소자화가 가능하며 충격에 대한 내성도 향상된다.

Claims (19)

  1. 기판(10)과, 상기 기판 위의 일부에 설치된 게이트 전극(20)과, 상기 게이트 전극 및 상기 기판을 덮도록 설치된 절연층(30)과, 상기 절연층 위에서 상기 게이트 전극에 대응하는 영역에 설치된 소스 또는 드레인(40)과, 상기 소스 또는 드레인 및 상기 절연층을 덮도록 설치되며, 유기 반도체 재료로 구성된 반도체층(50)과, 상기 반도체층 위에서 상기 소스 또는 드레인(40)에 대응하는 영역 중 상기 게이트 전극과 겹쳐있는 영역에 설치된 드레인 또는 소스(60)와, 상기 소스 또는 드레인(40)과 상기 드레인 또는 소스(60) 사이에 형성되며, 그 길이가 상기 반도체층(50)의 막 두께에 의해 규정된 채널(70)을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  2. 기판(10)과, 상기 기판 위의 일부에 설치된 소스 또는 드레인(60)과, 상기 소스 또는 드레인과 상기 기판을 덮도록 설치되며, 유기 반도체 재료로 구성된 반도체층(50)과, 상기 반도체층 위에서 상기 소스 또는 드레인(60)에 대응하는 영역의 일부에 설치된 드레인 또는 소스(40)와, 상기 드레인 또는 소스(40)를 덮도록 설치된 절연층(30)과, 상기 절연층 위에서 상기 드레인 또는 소스(40)에 대응하는 영역 중 상기 드레인 또는 소스(40)가 상기 소스 또는 드레인(60)과 겹쳐있는 영역에 설치된 게이트 전극과, 상기 소스 또는 드레인(40)과 드레인 또는 소스(60) 사이에 형성되며, 그 길이가 상기 반도체층(50)의 막 두께에 의해 규정된 채널(70)을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 소스 또는 드레인(40)의 상부에 절연층(80)이 설치된 것을 특징으로 하는 유기 박막 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    소스 또는 드레인(40, 60)의 단면 형상에 있어서, 절연막(30)과 소스 또는 드레인(40, 60)의 측면이 이루는 각도(θ)가 90도 ~ 130도인 것을 특징으로 하는 유기 박막 트랜지스터.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체층(50)의 두께가 0.05㎛ ~ 1㎛ 인 것을 특징으로 하는 유기 박막 트랜지스터.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 소스 및 상기 드레인(40, 60)은 일 함수가 다른 재질로 구성되는 것을 특징으로 하는 유기 박막 트랜지스터.
  7. 제 6 항에 있어서,
    상기 소스 또는 드레인(40, 60) 중 하나는 일 함수가 큰 재료인 금, 백금, 파라듐, 구리, 니켈, 인듐-주석 산화물 또는 폴리티오펜 혹은 이들을 복수 조합한 재료로부터 선택되며, 상기 소스 또는 드레인 중 다른 하나는 일 함수가 작은 재료인 인듐, 알루미늄, 은, 칼슘, 마그네슘 또는 리튬 혹은 이들을 복수 조합한 재료로부터 선택되는 것을 특징으로 하는 유기 박막 트랜지스터.
  8. 제 7 항에 있어서,
    상기 반도체층(50)은 p형 유기 반도체 재료이고, 상기 게이트 전극에 가까운 쪽의 상기 소스 또는 드레인은 일 함수가 큰 재료인 금, 백금, 파라듐, 구리, 니켈, 인듐-주석 산화물 또는 폴리티오펜 혹은 이들을 복수 조합한 재료로부터 선택하여 구성되며, 상기 게이트 전극에 먼 쪽의 상기 소스 또는 드레인은 일 함수가 작은 재료인 인듐, 알루미늄, 은, 칼슘, 마그네슘 또는 리튬 혹은 이들을 복수 조합한 재료로부터 선택하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터.
  9. 제 8 항에 있어서,
    상기 p형 반도체는 펜타신, 테트라신, 티오펜, 프탈로시아닌 및 이들의 말단이 치환된 유도체와 폴리티오펜, 폴리페닐렌, 폴리페닐렌비닐렌, 폴리플루오렌 및 이들의 말단 또는 그 측쇄가 치환된 유도체의 폴리머 중에서 선택되는 것을 특징으로 하는 유기 박막 트랜지스터.
  10. 제 7 항에 있어서,
    상기 반도체층(50)은 n형 유기 반도체 재료이고, 상기 게이트 전극에 가까운 쪽의 상기 소스 또는 드레인은 일 함수가 작은 재료인 인듐, 알루미늄, 은, 칼슘, 마그네슘 또는 리튬 혹은 이들을 복수 조합한 재료로부터 선택하여 구성되고, 상기 게이트 전극에 먼 쪽의 상기 소스 또는 드레인은 일 함수가 큰 재료인 금, 백금, 파라듐, 구리, 니켈, 인듐-주석 산화물 또는 폴리티오펜 혹은 이들을 복수 조합한 재료로부터 선택하여 구성되는 것을 특징으로 하는 유기 박막 트랜지스터.
  11. 제 10 항에 있어서,
    상기 n형 반도체는 페릴렌테트라카르복실산 2무수물, 나프탈렌테트라카르복실산 2무수물, 플루오르화 프탈로시아닌 및 이들의 말단이 치환된 유도체 중에서 선택되는 것을 특징으로 하는 유기 박막 트랜지스터.
  12. 기판(10) 위에 게이트 전극(20), 절연층(30), 소스 또는 드레인(40), 유기 반도체 재료로 구성된 반도체층(50) 및 드레인 또는 소스(60)를 갖는 유기 박막 트랜지스터의 제조방법으로서,
    상기 기판 위의 일부에 상기 게이트 전극을 설치하고, 상기 게이트 전극 및 상기 기판을 상기 절연층으로 덮고, 상기 절연층 위에서 상기 게이트 전극에 대응하는 영역의 일부에 상기 소스 또는 드레인을 설치하며, 상기 소스 또는 드레인 및 상기 절연층을 반도체층으로 덮고, 상기 반도체층 위에서 상기 소스 또는 드레인에 대응하는 영역 중 상기 소스 또는 드레인이 상기 게이트 전극과 겹쳐있는 영역을 덮도록 상기 드레인 또는 소스를 형성하며, 상기 소스 또는 드레인과 드레인 또는 소스 사이에 채널 길이가 상기 반도체층의 막 두께에 의해 규정된 채널층(70)을 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  13. 기판(10) 위에 소스 또는 드레인(60), 유기 반도체 재료로 구성된 반도체층(50), 드레인 또는 소스(40), 절연층(30) 및 게이트 전극(20)을 갖는 유기 박막 트랜지스터의 제조방법으로서,
    상기 기판 위의 일부에 상기 소스 또는 드레인을 설치하고, 상기 소스 또는 드레인 및 상기 기판을 상기 반도체층으로 덮고, 상기 반도체층 위에서 상기 소스 또는 드레인에 대응하는 영역의 일부에 드레인 또는 소스를 설치하며, 상기 드레인 또는 소스를 절연층으로 덮고, 상기 절연층 위에서 상기 드레인 또는 소스에 대응하는 영역 중 상기 드레인 또는 소스가 상기 소스 또는 드레인과 겹쳐있는 영역에 상기 게이트 전극을 설치하며, 상기 소스 또는 드레인과 드레인 또는 소스 사이에 채널 길이가 상기 반도체층의 막 두께에 의해 규정된 채널층(70)을 형성하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 트랜지스터를 구성하는 요소 중 적어도 일부는 용액을 도포 또는 부착함으로써 제작되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
  15. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 유기 박막 트랜지스터를 이용하여 제작되는 것을 특징으로 하는 표시소자.
  16. 제 15 항에 있어서,
    상기 표시소자의 표시부는 전계발광소자, 액정소자 또는 전기영동소자인 것을 특징으로 하는 표시소자.
  17. 제 7 항 내지 제 11 항 중 어느 한 항에 기재된 상기 게이트 전극에 접촉된 상기 절연층의 전부 혹은 일부에 강 유전체 재료를 이용하는 것을 특징으로 하는 메모리 소자.
  18. 제 17 항에 있어서,
    상기 강 유전체 재료는 유기 유전체 재료인 것을 특징으로 하는 메모리 소자.
  19. 제 1 항 내지 제 3 항 중 어느 한 항에 기재된 유기 박막 트랜지스터를 복수 배치한 것을 특징으로 하는 유기 박막 트랜지스터 집적회로.
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