JPS6266664A - 駆動回路基板 - Google Patents
駆動回路基板Info
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- JPS6266664A JPS6266664A JP60205305A JP20530585A JPS6266664A JP S6266664 A JPS6266664 A JP S6266664A JP 60205305 A JP60205305 A JP 60205305A JP 20530585 A JP20530585 A JP 20530585A JP S6266664 A JPS6266664 A JP S6266664A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78663—Amorphous silicon transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は薄膜スイッチング素子をマトリックス状に配列
してなる表示装置の駆動回路基板に関する。
してなる表示装置の駆動回路基板に関する。
エレクトロルミネッセンス、発光ダイオード。
プラズマ、蛍光。表示管、液晶等の表示デバイスは。
表示部の薄型化が可能であり計測機器、事務機器やコン
ピュータ等の端末表示装置あるいは特殊な表示装置への
用途として要求が高まっている。これらの中で薄膜トラ
ンジスタのスイッチング素子マトリックスアレイを用い
たエレクトロルミネッセンスや液晶表示装置は、低消費
電力化や低コスト化が可能であるために表示デバイスと
して注目され、近年各所で開発されている（例えばＩＩ
ＪＥＴｒａｎｓａｃｔＩｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｃｅｓ Ｖｏｌ ＢＤ−２０，Ｎｏ−１Ｎｏ−
１ｉｅＮｏｖｅ １９７３．ＰＰ９９５−１００１参照
）、このようなスイッチングトランジスタの材料として
は結晶。
ピュータ等の端末表示装置あるいは特殊な表示装置への
用途として要求が高まっている。これらの中で薄膜トラ
ンジスタのスイッチング素子マトリックスアレイを用い
たエレクトロルミネッセンスや液晶表示装置は、低消費
電力化や低コスト化が可能であるために表示デバイスと
して注目され、近年各所で開発されている（例えばＩＩ
ＪＥＴｒａｎｓａｃｔＩｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｃｅｓ Ｖｏｌ ＢＤ−２０，Ｎｏ−１Ｎｏ−
１ｉｅＮｏｖｅ １９７３．ＰＰ９９５−１００１参照
）、このようなスイッチングトランジスタの材料として
は結晶。
多拮晶、アモルファス状態の８ｉ、ＣｄＳｅ、Ｔｅ。
ＣｄＳ 等が用いられる。この中でも多結晶半導体や
アモルファス半導体の薄膜技術は、低温プロセスが可能
な之めにガラス基板等の比較的低温で取扱うことの必要
な基板上にもスイッチングトランジスタのアクティブマ
トリックス素子を形成することができ、低価格で大面績
の表示装置を実用段階ｌこした。
アモルファス半導体の薄膜技術は、低温プロセスが可能
な之めにガラス基板等の比較的低温で取扱うことの必要
な基板上にもスイッチングトランジスタのアクティブマ
トリックス素子を形成することができ、低価格で大面績
の表示装置を実用段階ｌこした。
第３図ｒａ） （ｂ） （Ｃ）は一般的な′４膜トラン
ジスタアレイを用いた表示装置の等価回路と表示素子の
構造を示す平面図およびその断面図である。アドレス配
置 （１１） （１１，、１１！ 、 ・ｌｌｎ ）は
横方向に並ぶ薄膜トランジスタ（１３）のゲート電極を
共通にドライブし、データ配線（１２） （１２ｔ 、
１２ｔ 、・＝１２ｎ）は縦方向に並ぶ薄膜トランジ
スタ（１３）のソース電極に両津信号を与える。薄膜ト
ランジスタ（Ｉ３）の各々はアドレス配／Ｒ（１υとデ
ータ配ａ （１２）の各交点に対応した画素毎に用いら
れ、各ドレインＩＥｆｆｌは表示素子（１５）と共にキ
ャパシタ（１４） ｌこも接続されている。
ジスタアレイを用いた表示装置の等価回路と表示素子の
構造を示す平面図およびその断面図である。アドレス配
置 （１１） （１１，、１１！ 、 ・ｌｌｎ ）は
横方向に並ぶ薄膜トランジスタ（１３）のゲート電極を
共通にドライブし、データ配線（１２） （１２ｔ 、
１２ｔ 、・＝１２ｎ）は縦方向に並ぶ薄膜トランジ
スタ（１３）のソース電極に両津信号を与える。薄膜ト
ランジスタ（Ｉ３）の各々はアドレス配／Ｒ（１υとデ
ータ配ａ （１２）の各交点に対応した画素毎に用いら
れ、各ドレインＩＥｆｆｌは表示素子（１５）と共にキ
ャパシタ（１４） ｌこも接続されている。
表示素子（１５）は、列えば液晶やエレクトロルミネッ
センス素子である。具体的に液晶表示装置を例にとると
、アドレス配＠（ｌυ、データ配線（１２）。
センス素子である。具体的に液晶表示装置を例にとると
、アドレス配＠（ｌυ、データ配線（１２）。
トランジスタ（Ｌ３）およびキャパシタ（１４）を集積
形成した駆動回路基板とこれに対向する透明電極を全面
に形成した基板との間に液晶層を挟持することにより増
成される。また最近ではここで使われている薄膜トラン
ジスタの０Ｎ−ＯＦＦ特性等が改善され補助容量となる
キャパシタ（１４）がなくしても実質的には表示素子（
１５）となる液晶自体のもつ容量だけで１込んだ画像情
報の保持タイムを充分長くとれるようになった。
形成した駆動回路基板とこれに対向する透明電極を全面
に形成した基板との間に液晶層を挟持することにより増
成される。また最近ではここで使われている薄膜トラン
ジスタの０Ｎ−ＯＦＦ特性等が改善され補助容量となる
キャパシタ（１４）がなくしても実質的には表示素子（
１５）となる液晶自体のもつ容量だけで１込んだ画像情
報の保持タイムを充分長くとれるようになった。
このようｌこアクティブマトリックス型の表示装置はア
ドレス配線の走査毎に−ライン分の画像データを竹込む
線順次走査方式で採用することにより表示素子（１５）
をデユーティ比はぼ１００％で駆動ることができるため
に見易い画像が得られる。
ドレス配線の走査毎に−ライン分の画像データを竹込む
線順次走査方式で採用することにより表示素子（１５）
をデユーティ比はぼ１００％で駆動ることができるため
に見易い画像が得られる。
第３図＋ｂ）及び第３図（ｃ）は第３図（ａ）に示す薄
膜トランジスタアレイを用い九表示装置用駆動回路基板
の部分平面図及びＡ−Ａ’断面図である。
膜トランジスタアレイを用い九表示装置用駆動回路基板
の部分平面図及びＡ−Ａ’断面図である。
先ず例えばガラス板のような透明絶縁性基板（２の上に
ＭＯやＣｒのような金属溝１体でアドレス配＠（ｔｉｔ
、・・・＄１４１１）とゲート電極（２υのパターン形
成し、久いてこれらの導電体パターン上を例えば５ｉｎ
２等の絶縁膜（２２）で債う、そうしてゲート電極（２
１）上に位置するところにａ−８ｉ等の半導体薄纜パタ
ーン（２３）を形成し次いでこの半導体薄膜パターン（
２３）上の一部に重なるソース環ｆｆｌ （２５）とド
レイン′１極（２６）を形成する。このソース電極（２
５）はアドレス配＠（ｌｌｔ・・・１１ｏ）と絶縁＠
（２２）を介して直交するデータ配＠（１２ｔ・・・１
２ｍ）に接続されており、またドレイン電極（２６）は
ＩＴＯ等の透明導電嗅からなる表示用の１面素電極（２
４月こ接続するようにして表示装置用駆動回路基板を構
成してい念。
ＭＯやＣｒのような金属溝１体でアドレス配＠（ｔｉｔ
、・・・＄１４１１）とゲート電極（２υのパターン形
成し、久いてこれらの導電体パターン上を例えば５ｉｎ
２等の絶縁膜（２２）で債う、そうしてゲート電極（２
１）上に位置するところにａ−８ｉ等の半導体薄纜パタ
ーン（２３）を形成し次いでこの半導体薄膜パターン（
２３）上の一部に重なるソース環ｆｆｌ （２５）とド
レイン′１極（２６）を形成する。このソース電極（２
５）はアドレス配＠（ｌｌｔ・・・１１ｏ）と絶縁＠
（２２）を介して直交するデータ配＠（１２ｔ・・・１
２ｍ）に接続されており、またドレイン電極（２６）は
ＩＴＯ等の透明導電嗅からなる表示用の１面素電極（２
４月こ接続するようにして表示装置用駆動回路基板を構
成してい念。
このような従来のＴＰＴ（薄膜トランジスタンの１造を
用いた場合には、一般的に非晶質のａ−８１等はキャリ
ヤ移動度が小さいので高速な電気信号ｌこ対処する為に
ソース電極（２５）とドレイン′１極（２６）とのチャ
ンネル長ｊをできるだけ短かくなるよ５Ｊこしてきた。
用いた場合には、一般的に非晶質のａ−８１等はキャリ
ヤ移動度が小さいので高速な電気信号ｌこ対処する為に
ソース電極（２５）とドレイン′１極（２６）とのチャ
ンネル長ｊをできるだけ短かくなるよ５Ｊこしてきた。
しかしながら、従来のリソグラフィー技術によって作れ
るチャンネル長ｊの値には限界があり、最小値は約５μ
ｍとなっていた。この値は〜１゜Ｃ「 以下の比較的小
面構の表示装置用駆動回路基板を得るような場合であり
、基板面積が３０ｃｍ０を越えるような場合にはチャン
ネル長ｌを小さくすることが更に困難となっていた。
るチャンネル長ｊの値には限界があり、最小値は約５μ
ｍとなっていた。この値は〜１゜Ｃ「 以下の比較的小
面構の表示装置用駆動回路基板を得るような場合であり
、基板面積が３０ｃｍ０を越えるような場合にはチャン
ネル長ｌを小さくすることが更に困難となっていた。
１〔発明の目的〕
本発明は上記したよりな問題点に対処したもので、ＴＰ
Ｔのチーヤンネル長を短かくする構造とすることによっ
て大面積で且つ高速な信号処理ｌこ対しても正しい画凶
情報を作り得る駆動回路基板を提供するものである。
Ｔのチーヤンネル長を短かくする構造とすることによっ
て大面積で且つ高速な信号処理ｌこ対しても正しい画凶
情報を作り得る駆動回路基板を提供するものである。
本発明はｆ８縁性基板上にアドレス配＠およびこのアド
レス配線の所定箇所より配設されるゲート電極とにより
構成される複数本の第１の導電体パターンが設けられる
。
レス配線の所定箇所より配設されるゲート電極とにより
構成される複数本の第１の導電体パターンが設けられる
。
この第１の導１８１苓パターン上は絶縁膜で覆われてお
り、この絶縁膜上に第２の導電体パターンが設けられて
いる。この第２の導電体パターンは、その一部が第１の
導電体パターンのデートＩｔ極上へ延びるソース′１！
極と絶縁膜を介して１ｇ１の導電体パターンのアドレス
配線と直交する所望のデータ配線を構成している。ゲー
ト電極上へ延びるソースＴ！１極上と、このゲート心極
上の領域に絶縁膜を介して具備した半導体薄膜の島状パ
ターンが形成されて詔？）、この半導体薄膜パターン上
にはその一方で第２の導１体パターンと直なる領域をも
ち他方では画素′Ｔｔ極へ接続をなす領域をもつドレイ
ン電極が設けられている。
り、この絶縁膜上に第２の導電体パターンが設けられて
いる。この第２の導電体パターンは、その一部が第１の
導電体パターンのデートＩｔ極上へ延びるソース′１！
極と絶縁膜を介して１ｇ１の導電体パターンのアドレス
配線と直交する所望のデータ配線を構成している。ゲー
ト電極上へ延びるソースＴ！１極上と、このゲート心極
上の領域に絶縁膜を介して具備した半導体薄膜の島状パ
ターンが形成されて詔？）、この半導体薄膜パターン上
にはその一方で第２の導１体パターンと直なる領域をも
ち他方では画素′Ｔｔ極へ接続をなす領域をもつドレイ
ン電極が設けられている。
実質的にはソース電極とドレイン電極のチャンネル長を
半導体薄膜パターンの厚さとする薄膜トランジスタで構
成した駆動回路基板としている。
半導体薄膜パターンの厚さとする薄膜トランジスタで構
成した駆動回路基板としている。
すなわち本発明によれば大面積の基板上ｆこ非晶質等の
キャリヤ移動度の小さい半導体薄膜を用いいたアクティ
ブ、マドＩＪックス型で高速動作可能な駆動回路基板を
既存のリソグラフィー技術ｔこより容易に作ることがで
きる。
キャリヤ移動度の小さい半導体薄膜を用いいたアクティ
ブ、マドＩＪックス型で高速動作可能な駆動回路基板を
既存のリソグラフィー技術ｔこより容易に作ることがで
きる。
また、従来のようなゲート峨極丁はのＴＦＴｑ造ｌこお
いではチャンネル部で露出する＠ −Ｓｉ等の半導体薄
膜が光によって導電率変化が起る。この念めチャンネル
領域上に絶縁（ＩＪを介して金＾４パターンを形成する
などの光遮蔽が必要であったが本発明の１造ではチャン
ネル部がソースが他とドレイン電極とにより１われでお
り特に光遮蔽パターンを必要としない。
いではチャンネル部で露出する＠ −Ｓｉ等の半導体薄
膜が光によって導電率変化が起る。この念めチャンネル
領域上に絶縁（ＩＪを介して金＾４パターンを形成する
などの光遮蔽が必要であったが本発明の１造ではチャン
ネル部がソースが他とドレイン電極とにより１われでお
り特に光遮蔽パターンを必要としない。
更には＊模トランジスタの基−収１２となるゲート電極
と、デートＷ！！、縁℃と、ソース１甑及びドレイン電
極を構成する為の最小の工程でアクティブ、マトリック
スｎの駆動回路基板を作り上げることができる。このよ
うにツ漬工卑を短棒し安価な表示装置を提供するばかり
でなく表示ｐｌ萱としての性能向上も計ることができる
。
と、デートＷ！！、縁℃と、ソース１甑及びドレイン電
極を構成する為の最小の工程でアクティブ、マトリック
スｎの駆動回路基板を作り上げることができる。このよ
うにツ漬工卑を短棒し安価な表示装置を提供するばかり
でなく表示ｐｌ萱としての性能向上も計ることができる
。
Ｃ発明の実施例〕
以下本発明の実施列について第１図ｆａ） 、 （ｂ）
、第２図（ａ） 、 （ｂ）を参照して貌明する。
、第２図（ａ） 、 （ｂ）を参照して貌明する。
第１１角（ａ） 、 （ｂ）は本発明の一実施例を示す
平面図及びＡ−Ａ’断面図である。先ず１例えばガラス
基板からなる厚さ約１ｍｍの透明絶縁性基板（１０１）
上にスパッタリング法や電子ビーム（ｈ−Ｇｕｎ）ＭＷ
法により厚さ約１００ ＯＡのＭｏ等の金属膜を付着し
、ホトレジスト１パターンを用いてアドレス配線（１０
２）とこのアドレス配４Ｉ（ｉ０２）の所定箇所より延
設されるゲート電極（１０３）を形成する。
平面図及びＡ−Ａ’断面図である。先ず１例えばガラス
基板からなる厚さ約１ｍｍの透明絶縁性基板（１０１）
上にスパッタリング法や電子ビーム（ｈ−Ｇｕｎ）ＭＷ
法により厚さ約１００ ＯＡのＭｏ等の金属膜を付着し
、ホトレジスト１パターンを用いてアドレス配線（１０
２）とこのアドレス配４Ｉ（ｉ０２）の所定箇所より延
設されるゲート電極（１０３）を形成する。
次ｌこ、ガ兄ばプラズマ、光、マイクロ波、熱等を利用
したＣＶＤ法もしくはスパッタリング法により約２００
ＯＡのシリコン酸化＠ （Ｓ ｉ Ｏ，）（１０りを付
着しアドレス配［（１０２）及びゲート電極（１０３）
上を慢う、このあと図示しないが基板周辺のアドレス配
置 （１０２）から電極を取り出す為にホトレジスト・
パターンを用いてこの絶［１に開孔を施こしておく。
したＣＶＤ法もしくはスパッタリング法により約２００
ＯＡのシリコン酸化＠ （Ｓ ｉ Ｏ，）（１０りを付
着しアドレス配［（１０２）及びゲート電極（１０３）
上を慢う、このあと図示しないが基板周辺のアドレス配
置 （１０２）から電極を取り出す為にホトレジスト・
パターンを用いてこの絶［１に開孔を施こしておく。
次に、例えばスパッタ１１ング法やＥ−Ｇｕｎ蒸着法に
より厚さ約１００ＯＡのＩＴＯ（インジウム。
より厚さ約１００ＯＡのＩＴＯ（インジウム。
チン・オキサイド）等の透明導罵嘆を堆積させ、同様な
ホトレジスト・ノドターンを形成してソース電極（１０
５）と画素電極（１０６）を作る。
ホトレジスト・ノドターンを形成してソース電極（１０
５）と画素電極（１０６）を作る。
次にプラズマ等のＣＶＤ法により厚さ約３ｏｏ。
Ａのアモルファス・シリコン（ａ−８ｉ）を堆積させ。
ホトレジストを用いてデート′を極（１０３）上に位置
するように半導体薄膜の島状パターン（１０υを形成す
る。
するように半導体薄膜の島状パターン（１０υを形成す
る。
このあと真空蒸着法やスパッタリング法によシ厚さ約５
００ＡＣ） Ｍ ｏと厚さ約１μｍのアルミニウムを連
続的に付着させ、ホトレジストを用いてソース電極（１
０５）を接続しかつアドレス配線（１０２）と直交する
データ配置 （１０９）と、半導体薄膜パター ン（１
０７） ｉｃ ”Ｘ−すりかつ画素を極（１０６）に接
続するドレイン電極（１１０）を作る。またこのとき、
上記した基板周辺のアドレス配置電極取出し部にもこの
金属膜パターンを形成することｌこよって表示装置用駆
動回路基板を完成することができる。
００ＡＣ） Ｍ ｏと厚さ約１μｍのアルミニウムを連
続的に付着させ、ホトレジストを用いてソース電極（１
０５）を接続しかつアドレス配線（１０２）と直交する
データ配置 （１０９）と、半導体薄膜パター ン（１
０７） ｉｃ ”Ｘ−すりかつ画素を極（１０６）に接
続するドレイン電極（１１０）を作る。またこのとき、
上記した基板周辺のアドレス配置電極取出し部にもこの
金属膜パターンを形成することｌこよって表示装置用駆
動回路基板を完成することができる。
第２図１ａ） 、 （ｂ）は本発明の他の実施例を示す
平面図及びＡ−Ａ’断面図である。先ず、絶縁性基板（
１０１）上にスパッタリング法等により厚さ約２０００
ＡのＴａ＠を付着しホトレジストによりアドレス配置
（１０２）とこのアドレス配線（１０２Ｊの所定箇所よ
り延設されるゲート′ｉｌＬ極パターン（１０３）を形
成する。次いでｃｖＤ、１により厚さ約２５０ＯＡのＳ
ｉｎ、模からなる絶縁膜（１０４）を付着させる１次に
厚さ約１００ＯＡのｃｒ膜をスパッタリング法やＢ−Ｇ
ｕｎ蒸・Ｐ！！法により付着し、ホトレジストを用いて
データ配置 （１０９）及びこのデータ配線（１０９）
より絶縁膜（１０４）を介してゲート電極（１０３）上
の一部に延設されるソース′成極（１０５）を形成する
。
平面図及びＡ−Ａ’断面図である。先ず、絶縁性基板（
１０１）上にスパッタリング法等により厚さ約２０００
ＡのＴａ＠を付着しホトレジストによりアドレス配置
（１０２）とこのアドレス配線（１０２Ｊの所定箇所よ
り延設されるゲート′ｉｌＬ極パターン（１０３）を形
成する。次いでｃｖＤ、１により厚さ約２５０ＯＡのＳ
ｉｎ、模からなる絶縁膜（１０４）を付着させる１次に
厚さ約１００ＯＡのｃｒ膜をスパッタリング法やＢ−Ｇ
ｕｎ蒸・Ｐ！！法により付着し、ホトレジストを用いて
データ配置 （１０９）及びこのデータ配線（１０９）
より絶縁膜（１０４）を介してゲート電極（１０３）上
の一部に延設されるソース′成極（１０５）を形成する
。
この場合、Ｃｒｎ”ａ−３４と連続付着させてパターニ
ングしても良い０次にプラズマ・ＣＶＤ法により厚さ約
５００ＯＡの２−８ｉとフォスフイン等をドープした約
５０ＯＡのｎ”ａ−８ｉを付着する。
ングしても良い０次にプラズマ・ＣＶＤ法により厚さ約
５００ＯＡの２−８ｉとフォスフイン等をドープした約
５０ＯＡのｎ”ａ−８ｉを付着する。
そしてこのあと連続的に２０００Ａ程度のＭｏ嗅を付Ｗ
Ｅ、ホ）Ｌｚシスト（ＣよりＭｏ、ｎ”ａ−８Ｉ、ａ−
８ｉを連続的にエツチングし半導体薄膜パターン（１０
７）及びオーミック性’Ｋｆｆｌ＠（１０８）を形成す
る。
Ｅ、ホ）Ｌｚシスト（ＣよりＭｏ、ｎ”ａ−８Ｉ、ａ−
８ｉを連続的にエツチングし半導体薄膜パターン（１０
７）及びオーミック性’Ｋｆｆｌ＠（１０８）を形成す
る。
次に、厚さ約１５０ＯＡのＩＴＯ＠を付着させ、ホトレ
ジストによりドレイン′電極およびこのドレイン電極の
延設部となる画素電極（１０６）を形成して表示装置用
駆動回路基板を完成する。
ジストによりドレイン′電極およびこのドレイン電極の
延設部となる画素電極（１０６）を形成して表示装置用
駆動回路基板を完成する。
尚、第２図（ａ） 、 ｒｂ）の実施列で述べた隻板同
辺の電極取出し部を除くアドレス配線およびゲートを也
の表面に陽極酸化膜を施こしておけばゲート絶縁膜だけ
で起るシ薔−ト等の欠陥を防ぐことができる。また、透
明導１ｉ！嗅であるＩＴＯのエツチング加工したあと露
出した半導体薄膜パターン上のＭｏを除去すれは光遮蔽
と半導体薄膜とのオーミック性を兼ねる金属膜がソース
電極と重なる部分での短絡欠陥を防ぐことができる。更
ｌこはデータ配線やアドレス配線の電極取出し部を強化
するために再びアルミニウムやＭｏとアルミニウムを付
着しＣｒ寝からなるデータ配線上やＴａ上に重ねるパタ
ーンを形成しても良い。
辺の電極取出し部を除くアドレス配線およびゲートを也
の表面に陽極酸化膜を施こしておけばゲート絶縁膜だけ
で起るシ薔−ト等の欠陥を防ぐことができる。また、透
明導１ｉ！嗅であるＩＴＯのエツチング加工したあと露
出した半導体薄膜パターン上のＭｏを除去すれは光遮蔽
と半導体薄膜とのオーミック性を兼ねる金属膜がソース
電極と重なる部分での短絡欠陥を防ぐことができる。更
ｌこはデータ配線やアドレス配線の電極取出し部を強化
するために再びアルミニウムやＭｏとアルミニウムを付
着しＣｒ寝からなるデータ配線上やＴａ上に重ねるパタ
ーンを形成しても良い。
またアドレス配線とデータ配線とが直交する各交点には
８ｉ０．等のゲート絶縁膜を兼ねる絶縁膜に限らず他の
絶縁膜やポリイミド樹脂＠などの絶縁膜を併用して構成
すればこの交差部に於けるアドレス配線とデータ配線の
相互干渉を少なくして狭示装置としての画数品質を向上
させることができる。
８ｉ０．等のゲート絶縁膜を兼ねる絶縁膜に限らず他の
絶縁膜やポリイミド樹脂＠などの絶縁膜を併用して構成
すればこの交差部に於けるアドレス配線とデータ配線の
相互干渉を少なくして狭示装置としての画数品質を向上
させることができる。
第１図は本発明による表示装置用駆動回路基板の一実施
例を示す図、第２図は本発明の他の実施例を示す図、第
３図は従来の表示装置用駆動回路基板を示す因である。 １０１・・・絶縁性ｉ仮、１０２・・・アドレス配線、
１０３・・・ゲート電極、１０４・・・絶縁１ｉＪ％
１０５・・・ソース電橋。 １０６・・・画素α億、１０７・・・半導体薄膜パター
ン。 １０８・・・オーミック性電極、１０９・・・データ配
線、１１０・・・ドレイン電極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 第 １ 図 第 ２ 図 第 ３ 図
例を示す図、第２図は本発明の他の実施例を示す図、第
３図は従来の表示装置用駆動回路基板を示す因である。 １０１・・・絶縁性ｉ仮、１０２・・・アドレス配線、
１０３・・・ゲート電極、１０４・・・絶縁１ｉＪ％
１０５・・・ソース電橋。 １０６・・・画素α億、１０７・・・半導体薄膜パター
ン。 １０８・・・オーミック性電極、１０９・・・データ配
線、１１０・・・ドレイン電極。 代理人 弁理士 則 近 憲 右 同 竹 花 喜久男 第 １ 図 第 ２ 図 第 ３ 図
Claims (8)
- （１）絶縁性基板の一主面上に設けられた第１の導電体
パターンと、この第１の導電体パターンを覆う絶縁膜と
、絶縁膜上にその一部が前記第１の導電体パターン上に
位置するように設けられた第２の導電体パターンと、絶
縁膜もしくは前記絶縁性基板上にあってその一部が前記
第１の導電体パターン上に位置するかもしくは接近する
ように設けられた第３の導電体パターンと、この第２お
よび第３の導電体パターン上にあってかつ前記第１の導
電体パターン上に前記絶縁膜を介して設けられた半導体
薄膜パターンと、 この半導体薄膜パターン表面上を覆いその一部が前記第
３の導電体パターンに接続され、あるいはこの半導体薄
膜パターン表面上の一部であってかつ一方で前記第２の
導電体パターン上にこの半導体薄膜パターンを介して重
なる部位を持ち他方で第３の導電体パターンに接続され
るように設けられた第４の導電体パターンとにより構成
されたことを特徴とする駆動回路基板。 - （２）前記第２及び第３の導電体が透明導電膜より構成
されたことを特徴とする特許請求の範囲第１項記載の駆
動回路基板。 - （３）前記第２の導電体パターンはその延設部に前記第
１の導電体パターンと前記絶縁膜を介して直交する配線
体を具備していることを特徴とする特許請求の範囲第１
項記載の駆動回路基板。 - （４）前記絶縁膜は前記半導体薄膜パターンが位置する
前記第１の導電体パターン上にあっては薄く前記第２の
導電体パターンの延設配線体と前記第１の導電体パター
ンとが交差する部位にあってはこれより厚い膜を有して
いることを特徴とする特許請求の範囲第１項記載の駆動
回路基板。 - （５）絶縁性基板の一主面上に設けた第１の導電体パタ
ーンと、この第１の導電体パターンを覆う絶縁膜と、 この絶縁膜上にその一部が前記第１の導電体パターン上
に位置するように設けた第２の導電体パターンと、 この第２の導電体パターン上の一部および前記第１の導
電体パターン上に前記絶縁膜を介して設けた半導体薄膜
パターンと、この半導体薄膜パターン表面上を覆う、あ
るいはこの半導体薄膜パターン表面上の一部にあってか
つ一方前記第２の導電体パターン上にこの半導体薄膜パ
ターンを介して重なる部位を持ち他方で前記絶縁膜もし
くは前記絶縁性基板上に延設される第３の導電体パター
ンとにより構成されたことを特徴とする駆動回路基板。 - （６）前記第３の導電体パターンが透明導電膜より構成
されたことを特徴とする特許請求の範囲第５項記載の駆
動回路基板。 - （７）前記第２の導電体パターンはその延設部に前記第
１の導電体パターンと前記絶縁膜を介して直交する配線
体を具備していることを特徴とする特許請求の範囲第５
項記載の駆動回路基板。 - （８）前記絶縁膜は前記半導体薄膜パターンが位置する
前記第１の導電体パターン上にあっては薄く前記第２の
導電体パターンの延設配線体と前記第１の導電体パター
ンとが交差する部位にあってはこれより厚い膜を有して
いることを特徴とする特許請求の範囲第５項記載の駆動
回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205305A JPS6266664A (ja) | 1985-09-19 | 1985-09-19 | 駆動回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60205305A JPS6266664A (ja) | 1985-09-19 | 1985-09-19 | 駆動回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6266664A true JPS6266664A (ja) | 1987-03-26 |
Family
ID=16504752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60205305A Pending JPS6266664A (ja) | 1985-09-19 | 1985-09-19 | 駆動回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6266664A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335336A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
| JPWO2005018003A1 (ja) * | 2003-08-19 | 2007-11-01 | 株式会社イデアルスター | 線状素子 |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
| JP2015525369A (ja) * | 2012-06-04 | 2015-09-03 | 北京京東方光電科技有限公司 | Ｔｆｔアレイ基板及びその製造方法、表示装置 |
| WO2020054017A1 (ja) * | 2018-09-13 | 2020-03-19 | 堺ディスプレイプロダクト株式会社 | 液晶表示装置 |
-
1985
- 1985-09-19 JP JP60205305A patent/JPS6266664A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335336A (ja) * | 1992-06-02 | 1993-12-17 | Nec Corp | 薄膜トランジスタの製造方法 |
| WO2003058723A1 (fr) * | 2001-12-28 | 2003-07-17 | National Institute Of Advanced Industrial Science And Technology | Transistor a film mince organique et son procede de fabrication |
| US7138682B2 (en) | 2001-12-28 | 2006-11-21 | National Institute Of Advanced Industrial Science And Technology | Organic thin-film transistor and method of manufacturing the same |
| JPWO2005018003A1 (ja) * | 2003-08-19 | 2007-11-01 | 株式会社イデアルスター | 線状素子 |
| JP2013115111A (ja) * | 2011-11-25 | 2013-06-10 | Hitachi Ltd | 酸化物半導体装置およびその製造方法 |
| JP2015525369A (ja) * | 2012-06-04 | 2015-09-03 | 北京京東方光電科技有限公司 | Ｔｆｔアレイ基板及びその製造方法、表示装置 |
| WO2020054017A1 (ja) * | 2018-09-13 | 2020-03-19 | 堺ディスプレイプロダクト株式会社 | 液晶表示装置 |
| US11435638B2 (en) | 2018-09-13 | 2022-09-06 | Sakai Display Products Corporation | Liquid crystal display device |
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