WO2020054017A1 - 液晶表示装置 - Google Patents

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WO2020054017A1
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semiconductor film
liquid crystal
display device
crystal display
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PCT/JP2018/033958
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恵隆 奥本
山本　明弘
長谷川　浩二
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堺ディスプレイプロダクト株式会社
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Definitions

  • the present invention relates to a liquid crystal display device.
  • a liquid crystal display device includes two substrates sandwiching a liquid crystal layer containing liquid crystal molecules, and applies a voltage to one of the two substrates (TFT substrate) to each electrode (pixel electrode) of a plurality of pixels arranged in a matrix. Pixel circuit is formed. Further, a common electrode facing the pixel electrode with the liquid crystal layer interposed therebetween is formed on the other substrate (counter substrate). A desired image is displayed on the display screen by changing the orientation of liquid crystal molecules in the liquid crystal layer for each pixel according to the potential difference between the pixel electrode and the common electrode.
  • the pixel circuit is mainly constituted by a thin film transistor (TFT), and the application state of a voltage to a pixel electrode is switched by switching on and off of the TFT.
  • TFT thin film transistor
  • a TFT is formed on a gate electrode formed on a surface of a glass plate or the like, a semiconductor film formed on the gate electrode via an insulating film, and a TFT formed on the semiconductor film.
  • a source electrode and a drain electrode Including a source electrode and a drain electrode.
  • the TFT of Patent Document 1 includes a semiconductor film formed inside a gate electrode in plan view, and a drain electrode and a source electrode formed on the semiconductor film so as to face each other. It is connected to the pixel electrode of the device.
  • FIG. 7 shows an example of a pixel circuit in a liquid crystal display device, together with a liquid crystal layer LC and a pixel electrode 120 schematically shown.
  • the pixel circuit includes a TFT 103, a source of the TFT 103 is connected to a data bus line (source bus line) 111, a gate is connected to a scan bus line (gate bus line) 112, and a drain is connected to the pixel electrode 120.
  • a drain is connected to the pixel electrode 120.
  • an auxiliary capacitance Cs is formed electrically in parallel with the liquid crystal layer LC.
  • the TFT 103 When the TFT 103 is turned on according to the voltage of the scan line 112, a voltage based on the image data is applied to the pixel electrode 120 from the data bus line 111, and the capacitance of the liquid crystal layer LC and the auxiliary capacitance Cs are changed according to the image data. Of charge is stored. Therefore, even when the TFT 103 is turned off, the potential of the pixel electrode 120 is maintained, and light from the light source passes through the liquid crystal layer LC with an amount of light corresponding to the potential difference between the pixel electrode 120 and the common electrode 121 for each pixel. .
  • FIG. 7 shows a transition of the potential (pixel voltage Vd) of the pixel electrode 120 in two frames (N frame and N + 1 frame) during the frame inversion driving. As shown in FIG.
  • the pixel voltage Vd becomes a voltage (a pull-in voltage or a pull-in voltage or a voltage) corresponding to the amount of charge drawn into the parasitic capacitance Cgd. (Feedthrough voltage) ⁇ V. Therefore, due to the variation of the parasitic capacitance value, in each pixel, the original luminance based on the image data cannot be obtained, and the display quality such as the luminance unevenness or the color unevenness occurs in the screen of the liquid crystal display device, thereby deteriorating the display quality. There is. It is conceivable to correct the image data in consideration of the fluctuation due to the pull-in voltage ⁇ V. However, since the size of the parasitic capacitance Cgd can fluctuate for each liquid crystal display device and for each pixel, the image data of all the pixels can always be appropriately corrected. It is difficult to correct.
  • a liquid crystal display device includes: a TFT substrate including a thin film transistor and a pixel electrode connected to the thin film transistor; and a counter substrate including a common electrode facing the pixel electrode via a liquid crystal layer.
  • the thin film transistor is stacked on the gate electrode with a gate insulating film interposed therebetween, and has a planar shape including a first side and a second side respectively overlapping the gate electrode in plan view; and A first electrode connected to the pixel electrode and a second electrode facing the first electrode, wherein the first side and the second side form a predetermined angle.
  • the first electrode at least partially covers each of the first side and the second side.
  • a decrease in display quality due to a variation in a parasitic capacitance of a TFT forming a pixel circuit can be reduced.
  • FIG. 4 is a diagram illustrating an example of a cross section taken along a cutting line passing through a TFT in the liquid crystal display device according to the first embodiment of the present invention.
  • FIG. 2 is a plan view illustrating an example of a TFT in the liquid crystal display device according to the first embodiment.
  • FIG. 4 is a plan view illustrating another example of the TFT in the liquid crystal display device of Embodiment 1.
  • FIG. 4 is a plan view illustrating another example of the TFT in the liquid crystal display device of Embodiment 1.
  • FIG. 4 is a plan view illustrating another example of the TFT in the liquid crystal display device of Embodiment 1.
  • FIG. 9 is a plan view illustrating an example of a TFT in the liquid crystal display device according to the second embodiment of the present invention.
  • FIG. 6B is a plan view showing that the channel area does not substantially change in the TFT of the example of FIG. 6A.
  • FIG. 6B is a plan view showing that the channel area does not substantially change in the TFT of the example of FIG. 6A.
  • FIG. 3 is a circuit diagram illustrating an example of a pixel circuit of a liquid crystal display device.
  • FIG. 4 is a diagram illustrating a transition of a pixel voltage of the liquid crystal display device.
  • FIG. 11 is a plan view illustrating an example of a TFT in a conventional liquid crystal display device.
  • the present inventors have conducted intensive studies in order to reduce display unevenness due to the parasitic capacitance of the TFT driving the pixel.
  • the present inventors have found that display unevenness can be suppressed by forming a semiconductor film and an electrode (for example, a drain electrode) connected to a pixel electrode so as to appropriately overlap with each other. This will be described with reference to FIG. 9 which shows a plan view of a TFT 103 which is an example of a TFT in a conventional liquid crystal display device.
  • the TFT 103 has a gate electrode 104 formed on a base material (not shown) such as a glass plate, and a gate electrode 104 in plan view on the gate electrode 104 via a gate insulating film (not shown). And a drain electrode 107 and a source electrode 108 formed on the semiconductor film 106 so as to face each other.
  • the drain electrode 107 is connected to a pixel electrode (not shown). Note that, in the semiconductor film 106, a region denoted by reference numeral Ch between the drain electrode 107 and the source electrode 108 indicates a channel formed in the semiconductor film 106.
  • the semiconductor film 106 is formed inside the gate electrode 104 in a plan view. By doing so, it is possible to prevent excitation of a channel in the semiconductor film 106 by light transmitted through a base material (not shown).
  • the gate electrode 104 is larger than the semiconductor film 106, even a small pixel can be formed relatively easily, which can support high definition of a liquid crystal display device.
  • the drain electrode 107 and the source electrode 107 are formed along one direction as shown in FIG.
  • the inventors of the present invention have found that in the configuration as in the example of FIG. 9, the parasitic capacitance Cgd (see FIG. 7) may vary due to a factor that was not regarded as a problem in the configuration using the U-shaped source electrode. Was issued.
  • the magnitude of the parasitic capacitance Cgd is determined based on the area of the portion of the drain electrode 107 overlapping the gate electrode 104.
  • the TFT 103 when the TFT 103 is in an on state, carriers are excited in the semiconductor film 106, so that the semiconductor film 106 also functions as a conductor. That is, in the semiconductor film 106, a region closer to the drain electrode 107 than an intermediate line M passing between the drain electrode 107 and the source electrode 108 (hereinafter, also referred to as a “second region”) has a drain with respect to the formation of the parasitic capacitance Cgd. It is thought that it behaves similarly to the electrode 107.
  • the parasitic capacitance Cgd when the TFT 103 is in the ON state is determined by the area of the second region of the semiconductor film 106 and the region of the drain electrode 107 overlapping the gate electrode 104 except for the overlapping portion with the semiconductor film 106. (Hereinafter also referred to as “first region”). Accordingly, the variation of the parasitic capacitance Cgd between the plurality of TFTs 103, that is, the variation of the pull-in voltage ⁇ V (see FIG. 8) is caused by the area of the second region of the semiconductor film 106 and the first region of the drain electrode 107 between the plurality of TFTs 103. It occurs with the variation of each area.
  • FIG. 9 shows an example of an enlarged portion which is newly occupied when the second region of the semiconductor film 106 and the first region of the drain electrode 107 change in the enlargement direction, with a two-dot chain line and reference numerals 106a and 107a. Are shown.
  • the drain electrode 107 overlaps only one of the four sides of the semiconductor film 106 having a rectangular planar shape, the enlarged portion 106a of the semiconductor film 106 becomes larger than the enlarged portion 107a of the drain electrode 107.
  • the magnitude relationship between the respective reduced portions is the same as the magnitude relationship between the enlarged portions shown in FIG.
  • Variations in the area of the second region of the semiconductor film 106 and the area of the first region of the drain electrode 107 between the plurality of TFTs 103 are caused by, for example, displacement of the edge of the exposed portion during their formation using photolithography technology, and This is caused by a shift in the edge of the etched portion.
  • This variation occurs independently of each other in the process of forming the semiconductor film 106 and the process of forming the drain electrode 107.
  • the enlarged portion 106a of the semiconductor film 106 is much larger than the enlarged portion 107a of the drain electrode 107.
  • the semiconductor film 106 and the drain electrode 107 are formed such that the variation is within a certain range regardless of whether the area of the second region of the semiconductor film 106 or the area of the first region of the drain electrode 107 varies independently. Thereby, for example, the occurrence of display unevenness that can be visually recognized can be reduced.
  • One of the first region of the drain electrode 107 and the second region of the semiconductor film 106 may fluctuate in the enlargement or reduction direction, and the other may fluctuate in the opposite direction. Accordingly, by forming both the second region of the semiconductor film 106 and the first region of the drain electrode 107 such that the amounts of variation thereof are as close to each other as possible, the parasitic capacitance Cgd when both of them vary in opposite directions is reduced. The effects can be offset.
  • the displacement width S1 and the displacement width S2 are not necessarily the same, it is considered that no significant difference occurs on average.
  • the drain electrode 107 by forming the drain electrode 107 so as to appropriately overlap the semiconductor film 106 and reducing the difference between the first length L1 and the second length L2, the amount of change in the first region of the drain electrode 107 and the The amount of change in the second region of the semiconductor film 106 can be reduced by approaching each other. Accordingly, a large variation in the parasitic capacitance Cgd due to only a variation in one of the area of the first region of the drain electrode 107 and the area of the second region of the semiconductor film 106 can be reduced. The occurrence of display unevenness that can be visually recognized can be reduced.
  • the first length L1 of the drain electrode 107 substantially equal to the second length L2 of the semiconductor film 106, the first region of the drain electrode 107 and the second region of the semiconductor film 106 are described above. When the fluctuations occur in opposite directions, the fluctuation of the parasitic capacitance Cgd and the display unevenness can be extremely reduced.
  • FIG. 1 shows a liquid crystal display device 1 according to the first embodiment by a cross-sectional view taken along a cutting line passing through a TFT 3 in a certain pixel.
  • FIG. 2 is a plan view illustrating an example of the TFT 3 in the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a thin film transistor (TFT) 3 and a TFT substrate 2 having a pixel electrode 9 connected to the TFT 3 and a common electrode 11 opposed to the pixel electrode 9 via a liquid crystal layer LC.
  • TFT thin film transistor
  • the TFT 3 includes a gate electrode 4 formed on a base substrate 2 a, a semiconductor film 6 laminated on the gate electrode 4 via a gate insulating film 5 covering the gate electrode 4, and A first electrode 7 and a second electrode 8 facing the first electrode 7. Further, a contact layer 60 made of a semiconductor having a high impurity concentration is formed between the first electrode 7 and the second electrode 8 and the semiconductor film 6.
  • a flattening film 14a is formed on the TFT 3, and a pixel electrode 9 is formed on the surface of the flattening film 14a.
  • the first electrode 7 is connected to the pixel electrode 9 via the via contact 15.
  • the capacitor electrode 20 is formed on the base material 2 a alongside the gate electrode 4, and an auxiliary capacitor Cs is formed between the capacitor electrode 20 and the first electrode 7 and the pixel electrode 9. Have been.
  • a first alignment film 17a is formed on the flattening film 14a and the pixel electrode 9, and a liquid crystal layer LC is formed between the first alignment film 17a and the second alignment film 17b by injecting a nematic liquid crystal or the like. ing.
  • the second alignment film 17b is laminated on the surface of the counter substrate 10 facing the TFT substrate 2 together with the color filter 19, the flattening film 14b, and the common electrode 11.
  • the counter substrate 10 is arranged at a predetermined distance from the TFT substrate 2 by a spacer (not shown).
  • a polarizing plate may be provided on the surface of each of the TFT substrate 2 and the counter substrate 10 facing the direction opposite to the liquid crystal layer LC, and when the liquid crystal display device 1 is a transmission type, A light source constituted by an LED or the like, or a light guide plate (neither is shown) is provided to face the polarizing plate provided on the TFT substrate 2. Since each component such as the pixel electrode 9, the first and second alignment films 17a and 17b, and the liquid crystal layer LC can have a general structure, detailed description thereof is omitted.
  • One of the first electrode 7 and the second electrode 8 is a drain electrode, and the other is a source electrode.
  • two electrodes formed on a semiconductor film in a TFT have the same function in terms of structure, so that the TFT 3 functions properly even if either the source electrode or the drain electrode is connected to the pixel electrode 9. obtain.
  • the liquid crystal display device of the embodiment will be described assuming that the electrode connected to the pixel electrode 9 is a drain electrode. Therefore, the first electrode 7 and the second electrode 8 are also referred to as a drain electrode and a source electrode, respectively.
  • the semiconductor film 6 is formed inside the gate electrode 4 in plan view, and has a planar shape including a first side 61 and a second side 62 that respectively overlap the gate electrode 4 in plan view. Have. The first side 61 and the second side 62 are adjacent to each other at a predetermined angle. A channel Ch is formed in the semiconductor film 6 when a predetermined ON voltage is applied to the gate electrode 4.
  • the semiconductor film 6 has a rectangular, specifically, a substantially square, planar shape, and the first side 61 and the second side 62 form a substantially right angle, and each of the two sides sandwiches one vertex. Adjacent.
  • the first electrode 7 at least partially covers each of the first side 61 and the second side 62.
  • a line M indicates an intermediate line defined in the middle between the first electrode 7 and the second electrode 8, similarly to the intermediate line M in FIG. 9 referred to above.
  • the “length” is a designed (regular) length of the first electrode 7 and the semiconductor film 6 unless otherwise specified.
  • the first length L1 of the drain electrode 107 is not covered by the semiconductor film 106 in the gate electrode 104. It is only about twice the width of the blank portion, and is much smaller than the second length L2 of the semiconductor film 106. Even if the width of the drain electrode 107 (the length in the vertical direction in FIG. 9) is slightly increased, the first length L1 itself does not change. Although the first length L1 of the drain electrode 107 can be increased by enlarging the gate electrode 104 with respect to the semiconductor film 106, such an enlargement is not preferable from the viewpoint of miniaturization of the pixel.
  • the first electrode 7 connected to the pixel electrode 9 is substantially orthogonal to the facing direction (first direction X) of the semiconductor film 6 with the first electrode 7 and the second electrode 8. It overlaps not only the second side 62 but also the first side 61.
  • first direction X the first length L1 of the first electrode 7 can be extended, and the second length L2 of the semiconductor film 6 can be reduced. That is, the first length L1 of the first electrode 7 can be made longer than before, and the second length L2 of the semiconductor film 6 can be made shorter than before. Accordingly, the amount of change in the first region of the first electrode 7 (for example, the sum of the enlarged portion 7a shown in FIG.
  • the amount of change in the second region of the semiconductor film 6 (for example, the sum of the enlarged portion 6a shown in FIG. 2) ) Can be brought closer to each other. Further, the amount of change in the second region of the semiconductor film 6 can be suppressed. Therefore, variation in the parasitic capacitance Cgd among the plurality of TFTs 3 can be reduced, and display unevenness can be reduced.
  • “Plan view” means that the liquid crystal display device 1 is viewed with a line of sight parallel to the thickness direction of the TFT substrate 2.
  • “adjacent at a predetermined angle” means that the first side 61 and the second side 62 of the semiconductor film 6 are adjacent to each other across a corner in the planar shape of the semiconductor film 6. ing. That is, the first side 61 and the second side 62 of the semiconductor film 6 are not, for example, a pair of parallel opposite sides in a rectangular shape, and the “predetermined angle” may be any angle other than 0 degree and 180 degrees. . Further, the corner portion sandwiched between the first side 61 and the second side 62 may be a vertex of a polygon as in the example of FIG. 2, or may be rounded as if chamfered.
  • the first length L1 of the first electrode 7 and the second length L2 of the semiconductor film 6 can be easily approached.
  • the first electrode 7 and the semiconductor film 6 are formed such that the first length L1 of the first electrode 7 and the second length L2 of the semiconductor film 6 are substantially equal.
  • these lengths need not necessarily be the same.
  • the displacement width S1 of the first region of the first electrode 7 and the displacement width S2 of the second region of the semiconductor film 6 can be estimated in advance.
  • the length L1 and the second length L2 of the semiconductor film 6 may be a length based on the displacement width S1 and the displacement width S2, respectively.
  • the ratio of the second length L2 of the semiconductor film 6 to the first length L1 of the first electrode 7 is determined by the displacement width of the first length L1 of the first electrode 7 and the second length L2 of the semiconductor film 6.
  • the length may be substantially equal to the ratio of the displacement width S1 to S2.
  • the first electrode 7 is gated along a first direction X that is a direction in which the first electrode 7 and the second electrode 8 face each other (a direction in which the first electrode 7 and the second electrode 8 face each other). It is drawn out from the region above the electrode 4 and connected to the pixel electrode 9 (see FIG. 1). By pulling out the first electrode 7 along the first direction X, when there is a connection point (for example, the via contact 15 in the example of FIG. 1) with the pixel electrode 9 in a direction opposite to the second electrode 8, the path is short. The first electrode 7 and the pixel electrode 9 can be connected.
  • the second electrode 8 is also drawn out of the region above the gate electrode 4 along the first direction X and is connected to, for example, a data bus line (not shown).
  • the first side 61 of the semiconductor film 6 extends substantially parallel to the first direction X and is substantially orthogonal to the second side 62.
  • the rectangular semiconductor film 6 and the first electrode 7 can be efficiently laid out.
  • the first electrode 7 partially covers the first side 61 instead of the entire first side 61 so that a predetermined space is secured between the first electrode 7 and the second electrode 8.
  • the width of the first electrode 7 in the direction along the second side 62 of the semiconductor film 6 (the second direction Y orthogonal to the first direction X) is shorter than the length of the second side 62. Therefore, it may be possible to prevent the amount of change in the first region of the first electrode 7 from becoming too large than the amount of change in the second region of the semiconductor film 6.
  • the width of the first electrode 7 in the second direction Y may be the same as the length of the second side 62 or may be longer than the length of the second side 62.
  • the width of the first electrode 7 in the second direction Y is arbitrarily selected from the viewpoint of reducing the variation of the parasitic capacitance Cgd.
  • the first electrode 7 is configured such that the first electrode 7 has a first facing side 70 facing the second electrode 8 and a semiconductor film 6 located at an end of the first facing side 70 outside the semiconductor film 6.
  • 6 has a planar shape including a first side 61 and a first outer side 71 extending substantially in parallel.
  • the first electrode 7 has a rectangular shape on the gate electrode 4, and a first outer side of the outer edge, which is close to the first side 61 of the semiconductor film 6 and extends substantially parallel to the first side 61. 71.
  • the first outer side 71 is located between the outer edge 41 of the gate electrode 4 close to the first side 61 of the semiconductor film 6 and the first side 61 of the semiconductor film 6, and the gate is disposed without the semiconductor film 6 interposed therebetween. It is located at a position overlapping the electrode 4. That is, the first outer side 71 is disposed outside the semiconductor film 6 with respect to the first side 61 of the semiconductor film 6.
  • the distance P1 between the first outer side 71 of the first electrode 7 and the first side 61 of the semiconductor film 6 is larger than the maximum value of the relative displacement between the first electrode 7 and the semiconductor film 6. It is also preferable to increase the size. However, if the interval P1 is excessively increased, the TFT 3 increases. Therefore, the interval P1 should be about 0.5 ⁇ m larger than the maximum value of the relative displacement between the first electrode 7 and the semiconductor film 6. preferable.
  • the distance P1 between the first outer side 71 of the first electrode 7 and the first side 61 of the semiconductor film 6 is 1 ⁇ m or more and 2 ⁇ m or less, and preferably 1.5 ⁇ m.
  • the semiconductor film 6 has a substantially square planar shape in the example of FIG.
  • the semiconductor film 6 may have another planar shape having at least the first side 61 and the second side 62 as in a shape described later.
  • the planar shape of the semiconductor film 6 may be a polygon other than a quadrangle.
  • the first electrode 7 covers the first side 61 and the second side 62 at least partially, so that the first electrode 7 overlaps with only one side of the semiconductor film 6. Of the first region and the second region of the semiconductor film 6 can be made closer to each other.
  • the gate electrode 4 also has a substantially square planar shape in the example of FIG. 2, but may have another polygonal shape such as a rectangle, and may have an arbitrary planar shape.
  • the gate electrode 4, the first electrode 7, and the second electrode 8 can be formed using, for example, titanium, aluminum, a copper-titanium alloy, or the like.
  • the semiconductor film 6 is formed using, for example, amorphous silicon, low-temperature polycrystalline silicon (LTPS), or a mixed crystal semiconductor.
  • the gate insulating film 5 is formed of a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN x ).
  • FIGS. 3 to 5 show other examples of the TFT 3 in the liquid crystal display device of the present embodiment. Description will be made sequentially with reference to the drawings.
  • the first electrode 7 covers the entire second side 62 of the semiconductor film 6 along a second direction Y orthogonal to the first direction X, which is the direction in which the first electrode 7 and the second electrode 8 face each other.
  • a second direction Y orthogonal to the first direction X
  • the first electrode 7 may cover the entire second side 62 of the semiconductor film 6. Therefore, the width of the first electrode 7 in the second direction Y may be longer than the second side 62 of the semiconductor film 6. In other words, both sides of the first electrode 7 that are substantially parallel to the first direction X may be located outside the semiconductor film 6.
  • the semiconductor film 6 has a shape in which four corners of a rectangle in plan view are rounded by chamfering.
  • the semiconductor film 6 has the first side 61 and the second side 62 sandwiching the chamfered corner, and the first electrode 7 forms the first and second sides of the semiconductor film 6.
  • Sides 61 and 62 are partially covered.
  • ⁇ is the length reduced by the roundness of the corner portion in the length L2.
  • the first electrode 7 extends from above the gate electrode 4 along a second direction Y substantially orthogonal to a first direction X that is a direction in which the first electrode 7 and the second electrode 8 face each other. Have been withdrawn.
  • the connection point with the pixel electrode 9 see FIG. 1
  • the first electrode 7 is pulled out from above the gate electrode 4 in the second direction Y, so that the first electrode 7 and the pixel electrode 9 can be connected via a short path.
  • the first and second sides 61 and 62 of the semiconductor film 6 are partially covered by the first electrode 7.
  • the shape and size of the second electrode 8 and the drawing direction from above the gate electrode 4 are not limited to the examples shown in FIGS. 2 to 5, and the second electrode 8 may have any shape and size. And may be drawn out from above the gate electrode 4 along an arbitrary direction.
  • FIGS. 6A to 6C each showing a plan view of the TFT 3a.
  • components other than the TFT 3a in the liquid crystal display device according to the second embodiment are the same as those in the liquid crystal display device 1 according to the first embodiment, and a description thereof will be omitted.
  • 6A to 6C show a TFT 3a formed based on the same design
  • FIG. 6A shows an example in which a first electrode 7 and a second electrode 8 are formed at regular positions in design. I have.
  • FIGS. 6B and 6C each show an example in which both electrodes are formed so as to be displaced upward or downward on the respective drawings with respect to the semiconductor film 6 during manufacturing.
  • the first electrode 7 partially covers each of the first side 61 and the second side 62 of the semiconductor film 6. Therefore, as in the first embodiment, the variation in the parasitic capacitance Cgd between the drain electrode (first electrode 7) of the TFT 3a and the gate electrode 4 among the plurality of TFTs 3 can be reduced, and display unevenness can be reduced. can do.
  • the semiconductor film 6 has a rectangular planar shape in plan view, and particularly has a substantially square planar shape in the example of FIG. 6A and the like.
  • the planar shape of the semiconductor film 6 is such that, in addition to the first side 61 and the second side 62, the third side 63 facing the first side 61 and the fourth side 64 facing the second side 62 in plan view.
  • the second electrode 8 partially covers each of the third side 63 and the fourth side 64 of the semiconductor film 6.
  • the second electrode 8 has a rectangular shape on the gate electrode 4, and the second electrode 8 does not cross the third side 63 of the semiconductor film 6.
  • An outer edge (second outer side 81) of the three outer edges that is closer to the third side 63 is located outside the semiconductor film 6 than the third side 63.
  • the second electrode 8 includes a second facing side 80 facing the first electrode 7 and a third side 63 of the semiconductor film 6 from an end of the second facing side 80 located outside the semiconductor film 6 in a plan view. It has a planar shape including a second outer side 81 extending substantially in parallel. The second outer side 81 is located outside the semiconductor film 6 and between the outer edge 42 of the gate electrode 4 near the third side 63 of the semiconductor film 6, and the gate electrode 4 does not pass through the semiconductor film 6. 4. In other words, the second outer side 81 of the second electrode 8 is disposed outside the semiconductor film 6 with respect to the third side 63 of the semiconductor film 6.
  • a relative displacement may occur between the first electrode 7 and the semiconductor film 6 during manufacturing.
  • the first electrode 7 and the second electrode 8 can be formed simultaneously from one metal layer formed on the semiconductor film 6 by etching using a single mask or the like. It is formed efficiently by the method. Therefore, the second electrode 8 may have a positional shift with respect to the semiconductor film 6 and may have a positional shift that occurs in conjunction with the positional shift of the first electrode 7.
  • the conventional TFT 103 of FIG. 9 referred to above even if the drain electrode 107 and the source electrode 108 are displaced on the semiconductor film 106 in conjunction with each other, the channel Ch itself hardly changes, and a large problem hardly occurs.
  • the first and second electrodes 7 and 8 in FIG. 2 are displaced in the vertical direction, the first and second electrodes 7 and 8 are placed on the semiconductor film 6 on the first opposed side 70 of the first electrode 7.
  • the length of the located part changes. Therefore, the substantial channel width of the channel Ch varies.
  • the channel width fluctuates, the amount of charge that can be stored in the auxiliary capacitance Cs (see FIG. 1) during the ON period of the TFT 3 fluctuates.
  • the pixel voltage Vd (see FIG. 8) fluctuates, and the display quality becomes poor. May cause a decrease.
  • the on-period of the TFT tends to be shortened as the definition of the liquid crystal display device becomes higher. Therefore, the fluctuation of the channel width related to the charging performance of the auxiliary capacitor Cs tends to be a problem.
  • the second electrode 8 since the second electrode 8 partially covers the third side 63 and the fourth side 64 of the semiconductor film 6, respectively, the first and second electrodes Even if the upper and lower parts 7 and 8 are displaced upward or downward in FIG. 6A and are formed in a state as shown in FIG. 6B or FIG. 6C, the display quality does not substantially deteriorate. More specifically, the lengths W1 and W2 of the first opposing side 70 of the first electrode 7 and the second opposing side 80 of the second electrode 8 located on the semiconductor film 6 are the first and second lengths. As shown in FIG. 6B and FIG. 6C, the positions of the electrodes 7 and 8 change respectively.
  • the sum (W1 + W2) is that the first outer side 71 of the first electrode 7 is located outside the semiconductor film 6 and the second outer side 81 of the second electrode 8 is located outside the semiconductor film 6. As long as you do. For this reason, the area of the channel Ch in plan view and the substantial channel width do not change, and therefore, the display quality is hardly deteriorated.
  • the distance P2 between the third side 63 and the third side 63 is substantially the same. Therefore, as described above for the first electrode 7, the interval P2 between the first outer side 71 of the second electrode 8 and the third side 63 of the semiconductor film 6 is, for example, 1 ⁇ m or more and 2 ⁇ m or less, and is preferably Is 1.5 ⁇ m. It is presumed that the first and second electrodes 7 and 8 can be displaced with substantially the same probability in both the upper and lower directions in FIG. 6A. Therefore, by setting the intervals P1 and P2 to be substantially the same length, the occurrence of display unevenness can be reduced.
  • the planar shape of the semiconductor film 6 has a rectangular shape, that is, a point-symmetric shape.
  • the first electrode 7 and the second electrode 8 may be symmetric with respect to the center of the semiconductor film 6 at least inside the gate electrode 4 in plan view.
  • the liquid crystal display device according to each embodiment is, for example, a gate electrode 4, a semiconductor film 6, a first electrode 7, and a second electrode according to the purpose described in the description of each embodiment in a conventional liquid crystal display device manufacturing method. 8 can be manufactured by forming them using an exposure mask having appropriate openings so that each is formed.
  • the liquid crystal display device of each embodiment is not limited at all by the manufacturing method.
  • a liquid crystal display device includes a TFT substrate including a thin film transistor and a pixel electrode connected to the thin film transistor; a counter substrate including a common electrode facing the pixel electrode via a liquid crystal layer; Wherein the thin film transistor is stacked on the gate electrode with a gate insulating film interposed therebetween, and has a planar shape including a first side and a second side respectively overlapping the gate electrode in plan view; A first electrode connected to the pixel electrode and a second electrode opposed to the first electrode, respectively formed on the semiconductor film, wherein the first side and the second side Adjacent to each other at an angle, the first electrode at least partially covers each of the first side and the second side.
  • the first electrode is led out from a region above the gate electrode along a first direction in which the first electrode and the second electrode face each other. You may. In that case, the first electrode and the pixel electrode may be able to be connected via a short path.
  • the first side extends substantially parallel to the first direction and is substantially orthogonal to the second side, and the first electrode includes the first side and the first side.
  • the second sides may be partially covered. In that case, the semiconductor film and the first electrode can be efficiently laid out in some cases.
  • a width of the first electrode in a direction along the second side may be shorter than a length of the second side. In that case, the variation of the first electrode due to the variation may be prevented from becoming too large.
  • the planar shape of the semiconductor film includes a third side facing the first side and a fourth side facing the second side. Furthermore, the second electrode may partially cover each of the third side and the fourth side. In that case, a substantial change in the channel width of the channel formed in the semiconductor film can be suppressed, and a reduction in display quality can be suppressed.
  • the first electrode is located on a first opposing side facing the second electrode and outside the semiconductor film on the first opposing side in plan view.
  • the second electrode has a planar shape including a first outer side extending substantially in parallel with the first side from an end, and the second electrode has a second opposing side facing the first electrode in plan view;
  • a second outer side extending substantially in parallel with the third side from an end located outside the semiconductor film on an opposite side of the second side, and having a planar shape including a second outer side between the first side and the first outer side; May be substantially the same as the distance between the third side and the second outer side. In that case, the occurrence of display unevenness can be further reduced.
  • the plane shape of the semiconductor film has a point-symmetric shape, and the first electrode and the second electrode are in a plan view. At least inside the gate electrode may be symmetric with respect to the center of the semiconductor film. In that case, the occurrence of display unevenness can be further reduced.
  • liquid crystal display device 2 TFT substrate 3, 3a TFT Reference Signs List 4 gate electrode 5 gate insulating film 6 semiconductor film 61 first side of semiconductor film 62 second side of semiconductor film 63 third side of semiconductor film 64 fourth side of semiconductor film 7 first electrode (drain electrode) 70 first opposing side 71 first outer side 8 second electrode (source electrode) 80 Second opposing side 81 Second outer side 9 Pixel electrode 10
  • Counter substrate 11 Common electrode
  • Cgd Parasitic capacitance Ch Channel Cs Auxiliary capacitance L1, L1a to L1c Overlapping the gate electrode without the semiconductor film among the outer edges of the first electrode Length L2, L2a-L2d Length of the portion of the outer edge of the semiconductor film closer to the first electrode than the intermediate line, the length not covered by the first electrode LC Liquid crystal layer M Intermediate line
  • P1 First The distance P2 between the first outer side of the electrode and the first side of the semiconductor film The distance between the second outer side of the second electrode and the third side of the semiconductor film

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Abstract

液晶表示装置は、薄膜トランジスタおよび薄膜トランジスタに接続された画素電極を備えるＴＦＴ基板と、液晶層を介して画素電極に対向する共通電極を備える対向基板と、を備え、薄膜トランジスタは、ゲート絶縁膜を介してゲート電極の上に積層されていて、平面視においてゲート電極とそれぞれ重なる第１辺および第２辺を含む平面形状を有する半導体膜と、半導体膜の上にそれぞれ形成されている、画素電極に接続された第１電極および第１電極と対向する第２電極と、を含み、半導体膜の第１辺および第２辺は、所定の角度をなして互いに隣接しており、第１電極は、半導体膜の第１辺および第２辺それぞれを少なくとも部分的に覆っている。

Description

液晶表示装置
　本発明は、液晶表示装置に関する。
　液晶表示装置は、液晶分子を含む液晶層を挟持する二つの基板を備え、その二つの基板の一方（ＴＦＴ基板）に、マトリクス状に並ぶ複数の画素それぞれの電極（画素電極）に電圧を印加する画素回路が形成されている。また、他方の基板（対向基板）には液晶層を挟んで画素電極と対向する共通電極が形成されている。画素電極と共通電極との電位差に応じて液晶層内の液晶分子の配向が画素毎に変化することによって、所望の画像が表示画面に表示される。画素回路は主に薄膜トランジスタ（ＴＦＴ）によって構成されており、ＴＦＴのオンとオフとが切り替わることによって、画素電極への電圧の印加状態が切り換えられる。ＴＦＴは、たとえば、特許文献１に示されるように、ガラス板などの表面に形成されたゲート電極と、絶縁膜を介してゲート電極の上に形成された半導体膜と、半導体膜上にそれぞれ形成されたソース電極およびドレイン電極とを含んでいる。特許文献１のＴＦＴは、平面視でゲート電極の内側に形成された半導体膜、および、この半導体膜の上に互いに対向して形成されたドレイン電極とソース電極とを備え、ドレイン電極は液晶表示装置の画素電極に接続されている。
　図７には、液晶表示装置における画素回路の一例が、模式的に示された液晶層ＬＣ、および画素電極１２０と共に示されている。図７において画素回路はＴＦＴ１０３を有し、ＴＦＴ１０３のソースはデータバスライン（ソースバスライン）１１１に接続され、ゲートはスキャンバスライン（ゲートバスライン）１１２に接続され、ドレインは画素電極１２０に接続されている。また、液晶層ＬＣと電気的に並列に補助容量Ｃｓが形成されている。スキャンバスライン１１２の電圧に応じてＴＦＴ１０３がオン状態になると、データバスライン１１１から画像データに基づく電圧が画素電極１２０に印加され、液晶層ＬＣが有する容量および補助容量Ｃｓには画像データに応じた量の電荷が蓄えられる。そのため、ＴＦＴ１０３がオフ状態に切り替わっても、画素電極１２０の電位が維持され、光源からの光が、画素毎に画素電極１２０と共通電極１２１との電位差に応じた光量で液晶層ＬＣを透過する。
特開平１０－２０２９８号公報
　しかし、図７に示されるように、ＴＦＴ１０３のゲートとドレインとの間には、ＴＦＴの構造上、寄生容量Ｃｇｄが存在する。そのため、ＴＦＴ１０３がオフ状態になると、補助容量Ｃｓなどに蓄えられた電荷の一部は、寄生容量Ｃｇｄの大きさに応じて寄生容量Ｃｇｄに引き込まれる。図８には、フレーム反転駆動中の二つのフレーム（ＮフレームおよびＮ＋１フレーム）における画素電極１２０の電位（画素電圧Ｖｄ）の推移が示されている。図８に示されるように、ＴＦＴ１０３がオン状態（Ｈ１区間）からオフ状態（Ｈ２区間）に切り替わると、画素電圧Ｖｄは、寄生容量Ｃｇｄに引き込まれた電荷の量に応じた電圧（引き込み電圧またはフィードスルー電圧）ΔＶだけ低下する。そのため、寄生容量値のばらつきによって、各画素において、画像データに基づく本来の輝度が得られず、液晶表示装置の画面内で輝度ムラまたは色ムラなどの表示ムラが生じて表示品位が低下することがある。引き込み電圧ΔＶによる変動を考慮して画像データを補正することも考えられるが、寄生容量Ｃｇｄの大きさは液晶表示装置毎および画素毎に変動し得るため、常に全ての画素の画像データを適切に補正することは困難である。
　そこで本発明は、画素を駆動するＴＦＴの寄生容量のばらつきによる表示品位の低下が少ない液晶表示装置を提供することを目的とする。
　本発明の一実施形態の液晶表示装置は、薄膜トランジスタおよび前記薄膜トランジスタに接続された画素電極を備えるＴＦＴ基板と、液晶層を介して前記画素電極に対向する共通電極を備える対向基板と、を備え、前記薄膜トランジスタは、ゲート絶縁膜を介してゲート電極の上に積層されていて、平面視において前記ゲート電極とそれぞれ重なる第１辺および第２辺を含む平面形状を有する半導体膜と、前記半導体膜の上にそれぞれ形成されている、前記画素電極に接続された第１電極および前記第１電極と対向する第２電極と、を含み、前記第１辺および前記第２辺は、所定の角度をなして互いに隣接しており、前記第１電極は、前記第１辺および前記第２辺それぞれを少なくとも部分的に覆っている。
　本発明の一実施形態によれば、液晶表示装置において、画素回路を構成するＴＦＴの寄生容量のばらつきによる表示品位の低下を少なくすることができる。
本発明の実施形態１の液晶表示装置におけるＴＦＴを通る切断線での断面の一例を示す図である。 実施形態１の液晶表示装置におけるＴＦＴの一例を示す平面図である。 実施形態１の液晶表示装置におけるＴＦＴの他の例を示す平面図である。 実施形態１の液晶表示装置におけるＴＦＴの他の例を示す平面図である。 実施形態１の液晶表示装置におけるＴＦＴの他の例を示す平面図である。 本発明の実施形態２の液晶表示装置におけるＴＦＴの一例を示す平面図である。 図６Ａの例のＴＦＴにおいてチャネルの面積が略変動しないことを示す平面図である。 図６Ａの例のＴＦＴにおいてチャネルの面積が略変動しないことを示す平面図である。 液晶表示装置の画素回路の一例を示す回路図である。 液晶表示装置の画素電圧の推移を示す図である。 従来の液晶表示装置におけるＴＦＴの一例を示す平面図である。
　本発明者らは、画素を駆動するＴＦＴの寄生容量に起因する表示ムラを少なくするために鋭意検討を重ねた。そして、本発明者らは、半導体膜と、画素電極に接続される電極（たとえばドレイン電極）とを、互いに適切に重なるように形成することによって表示ムラを抑制し得ることを見出した。この点について、従来の液晶表示装置におけるＴＦＴの一例であるＴＦＴ１０３の平面図を示す図９を参照して説明する。
　ＴＦＴ１０３は、ガラス板などのベース基材（図示せず）上に形成されたゲート電極１０４と、ゲート絶縁膜（図示せず）を介してゲート電極１０４の上であって平面視でゲート電極１０４の内側に形成された半導体膜１０６と、半導体膜１０６の上に互いに対向するように形成されたドレイン電極１０７およびソース電極１０８とを含んでいる。ドレイン電極１０７は図示されない画素電極に接続されている。なお、半導体膜１０６においてドレイン電極１０７とソース電極１０８とに挟まれて符号Ｃｈを付された領域は、半導体膜１０６に形成されるチャネルを示している。
　一般に、液晶表示装置の画素を駆動するＴＦＴが図９の例のようなボトムゲート型で構成される場合、平面視においてゲート電極１０４よりも内側に半導体膜１０６が形成される。そうすることで、図示されないベース基材を透過した光によって半導体膜１０６にチャネルが励起されることを防ぐことができる。加えて、ゲート電極１０４が半導体膜１０６よりも大きいため、小さい画素であっても比較的容易に形成することができ、液晶表示装置の高精細化に対応することができる。また、従来多用されていたＵ字形状のソース電極の形成は、画素の小型化に伴って困難になる傾向にあるため、図９の例のように一方向に沿ってドレイン電極１０７とソース電極１０８とを対向させる構成が使用されている。しかし、図９の例のような構成では、Ｕ字形状のソース電極を用いる構成において問題視されていなかった要因によって寄生容量Ｃｇｄ（図７参照）がばらつき得ることが、本発明者らによって見出された。
　図９の例のような構成のＴＦＴ１０３では、寄生容量Ｃｇｄの大きさは、ドレイン電極１０７におけるゲート電極１０４と重なっている部分の面積に基づいて定まる。ここで、ＴＦＴ１０３がオン状態のときは、半導体膜１０６にキャリアが励起されるため、半導体膜１０６も導体として機能する。すなわち、半導体膜１０６のうち、ドレイン電極１０７とソース電極１０８との中間を通る中間線Ｍよりもドレイン電極１０７寄りの領域（以下「第２領域」ともいう）は、寄生容量Ｃｇｄの形成に関してドレイン電極１０７と同様に振る舞うと考えられる。従って、ＴＦＴ１０３がオン状態のときの寄生容量Ｃｇｄは、半導体膜１０６の第２領域の面積と、ドレイン電極１０７におけるゲート電極１０４と重なっている領域のうち半導体膜１０６との重複部分を除いた領域（以下「第１領域」ともいう）の面積との合計に基づいて定まると考えられる。従って、複数のＴＦＴ１０３間における寄生容量Ｃｇｄのばらつき、すなわち、引き込み電圧ΔＶ（図８参照）のばらつきは、複数のＴＦＴ１０３間における半導体膜１０６の第２領域の面積およびドレイン電極１０７の第１領域の面積それぞれのばらつきに伴って発生する。
　図９には、半導体膜１０６の第２領域およびドレイン電極１０７の第１領域が拡大方向に変動したときに新たに占められる拡大部分の例が、二点鎖線、および、符号１０６ａ、１０７ａを付して示されている。図９から明らかなように、ドレイン電極１０７が、矩形の平面形状を有する半導体膜１０６の四辺のうちの一辺だけに重なっている場合、半導体膜１０６の拡大部分１０６ａはドレイン電極１０７の拡大部分１０７ａよりも遥かに大きい。図示されていないが、半導体膜１０６およびドレイン電極１０７が小さくなる方向にばらついたときも、それぞれの縮小部分同士の大小関係は、図９に示される拡大部分同士の大小関係と同様である。
　複数のＴＦＴ１０３間における半導体膜１０６の第２領域の面積およびドレイン電極１０７の第１領域の面積のばらつきは、たとえばフォトリソグラフィ技術を用いたそれらの形成時における露光部分の縁部のずれ、および、エッチング部分の縁部のずれなどによって発生する。このばらつきは、半導体膜１０６の形成工程とドレイン電極１０７の形成工程とにおいて互いに独立して発生する。図９の例のように、半導体膜１０６の第２領域およびドレイン電極１０７の第１領域が拡大方向に変動したときに半導体膜１０６の拡大部分１０６ａがドレイン電極１０７の拡大部分１０７ａよりも遥かに大きいと、半導体膜１０６の第２領域が変動しただけで、寄生容量Ｃｇｄが大きく変動する。半導体膜１０６の第２領域の面積およびドレイン電極１０７の第１領域の面積の両方がばらつくこともあり得るが、いずれか一方だけがばらつくケースの方が多いと考えられる。従って、半導体膜１０６の第２領域の面積およびドレイン電極１０７の第１領域の面積のどちらが単独でばらついても、その変動量が一定範囲内となるように半導体膜１０６およびドレイン電極１０７を形成することによって、たとえば、視認され得る表示ムラの発生を少なくすることができる。
　また、ドレイン電極１０７の第１領域および半導体膜１０６の第２領域の一方が拡大方向または縮小方向に変動し、他方がその逆方向に変動することもあり得る。従って、半導体膜１０６の第２領域およびドレイン電極１０７の第１領域それぞれの変動量がなるべく近付くように両者を形成しておくことによって、両者が互いに逆方向に変動したときの寄生容量Ｃｇｄへの影響を相殺させることができる。
　ドレイン電極１０７の第１領域が拡大方向に変動したときの拡大部分１０７ａの面積は、ドレイン電極１０７の外縁のうちで半導体膜１０６を介さずにゲート電極１０４に重なっている部分の長さ（以下「第１長さ」ともいう）Ｌ１（＝Ｌ１ａ＋Ｌ１ｂ）と、ドレイン電極１０７の外縁の変位幅Ｓ１との積である。そして、半導体膜１０６の第２領域が拡大方向に変動したときの拡大部分１０６ａの面積は、半導体膜１０６の第２領域の外縁のうちドレイン電極１０７に覆われていない部分の長さ（以下「第２長さ」ともいう）Ｌ２（＝Ｌ２ａ＋Ｌ２ｂ＋Ｌ２ｃ＋Ｌ２ｄ）と、半導体膜１０６の第２領域の外縁の変位幅Ｓ２との積に、２×（Ｓ２）2（第２領域の二つの角部における拡大面積）を加えた大きさである。変位幅Ｓ１および変位幅Ｓ２は必ずしも同じではないが、平均的には大きな違いは生じないと考えられる。従って、ドレイン電極１０７を半導体膜１０６に適切に重なるように形成して、第１長さＬ１と第２長さＬ２との差を小さくすることにより、ドレイン電極１０７の第１領域の変動量および半導体膜１０６の第２領域の変動量を互いに近付けて抑制することができる。従って、ドレイン電極１０７の第１領域の面積および半導体膜１０６の第２領域の面積のいずれか一方にばらつきが生じただけで寄生容量Ｃｇｄに大きな変動が生じることを少なくすることができ、たとえば、視認される表示ムラの発生を少なくすることができる。さらに、ドレイン電極１０７の第１長さＬ１と、半導体膜１０６の第２長さＬ２とを略同じにすることによって、ドレイン電極１０７の第１領域と半導体膜１０６の第２領域とが前述したように互いに逆方向に変動した場合には、寄生容量Ｃｇｄの変動および表示ムラを極めて小さくすることも可能となる。
　本発明者らは、鋭意検討を重ねた結果、上述したような知見を得た。以下、図面を参照し、この知見に基づく実施形態の液晶表示装置を説明する。なお、以下に説明される各実施形態における各構成要素の材質、形状、それらの相対的な位置関係などは、明確に限定されているものを除いてあくまで例示に過ぎない。本発明の液晶表示装置はこれらによって限定的に解釈されるものではない。
〔実施形態１〕
　図１には、実施形態１の液晶表示装置１が、或る画素内のＴＦＴ３を通る切断線での断面図によって示されている。図２には、本実施形態の液晶表示装置におけるＴＦＴ３の一例の平面図が示されている。図１に示されるように、液晶表示装置１は、薄膜トランジスタ（ＴＦＴ）３およびＴＦＴ３に接続された画素電極９を備えるＴＦＴ基板２と、液晶層ＬＣを介して画素電極９に対向する共通電極１１を備える対向基板１０と、を備えている。ＴＦＴ３は、ベース基材２ａ上に形成されたゲート電極４と、ゲート電極４を覆うゲート絶縁膜５を介してゲート電極４の上に積層されている半導体膜６と、半導体膜６の上にそれぞれ形成されている第１電極７および第１電極７と対向する第２電極８と、を含んでいる。また、第１電極７および第２電極８と半導体膜６との間には、不純物濃度の高い半導体によってコンタクト層６０が形成されている。ＴＦＴ３の上には平坦化膜１４ａが形成されており、平坦化膜１４ａの表面に画素電極９が形成されている。第１電極７は、ビアコンタクト１５を介して画素電極９に接続されている。また、図１では、ベース基材２ａ上に、ゲート電極４と並んで容量電極２０が形成されており、容量電極２０と、第１電極７および画素電極９との間に補助容量Ｃｓが形成されている。
　平坦化膜１４ａおよび画素電極９の上に第１配向膜１７ａが形成され、第１配向膜１７ａと第２配向膜１７ｂとの間に、ネマティック液晶などを注入することによって液晶層ＬＣが形成されている。第２配向膜１７ｂは、対向基板１０におけるＴＦＴ基板２を向く表面に、カラーフィルタ１９、平坦化膜１４ｂおよび共通電極１１と共に積層されている。対向基板１０は図示されないスペーサによってＴＦＴ基板２との間に所定の間隔を空けて配置されている。また、図示されていないが、ＴＦＴ基板２および対向基板１０それぞれの液晶層ＬＣと反対方向を向く表面には偏光板が備えられていてもよく、液晶表示装置１が透過型の場合には、ＴＦＴ基板２に備えられる偏光板に対向して、ＬＥＤなどによって構成される光源、または導光板（いずれも図示せず）が備えられる。画素電極９、第１および第２の配向膜１７ａ、１７ｂ、および液晶層ＬＣなどの各構成要素は一般的な構造を有し得るため、それらの詳細な説明は省略される。
　第１電極７および第２電極８の一方はドレイン電極であり、他方はソース電極である。一般に、ＴＦＴにおける半導体膜の上に形成される二つの電極は構造上互いに同じ機能を有するため、ＴＦＴ３はソース電極およびドレイン電極のどちらの電極が画素電極９に接続されていても適切に機能し得る。以下では、画素電極９に接続されている電極はドレイン電極であるものとして、実施形態の液晶表示装置が説明される。従って、第１電極７および第２電極８は、それぞれ、ドレイン電極およびソース電極とも称される。
　図２に示されるように、半導体膜６は、平面視においてゲート電極４の内側に形成されており、平面視においてゲート電極４とそれぞれ重なる第１辺６１および第２辺６２を含む平面形状を有している。第１辺６１および第２辺６２は、所定の角度をなして互いに隣接している。半導体膜６には、ゲート電極４への所定のオン電圧の印加時にチャネルＣｈが形成される。半導体膜６は、図２の例では、矩形、具体的には略正方形の平面形状を有しており、第１辺６１と第２辺６２は略直角をなし、一つの頂点を挟んで互いに隣接している。そして、第１電極７は、第１辺６１および第２辺６２それぞれを少なくとも部分的に覆っている。換言すると、第１電極７における半導体膜６の第１辺６１と交わらない二つの外縁のうち第１辺６１に近接している外縁（第１外側辺７１）が第１辺６１よりも半導体膜６の外側に位置するように第１電極７が形成されている。その結果、第１辺６１と第２辺６２とが、それぞれ部分的に第１電極７に覆われている。なお、図２において、線Ｍは、先に参照した図９における中間線Ｍと同様に、第１電極７と第２電極８との間の中間に画定される中間線を示している。
　このように本実施形態では、画素電極９（図１参照）に接続された第１電極７が、半導体膜６の第１辺６１および第２辺６２を少なくとも部分的に覆っている。そのため、第１電極７の第１長さＬ１（＝Ｌ１ａ＋Ｌ１ｂ＋Ｐ１）と、半導体膜６の第２長さＬ２（＝Ｌ２ａ＋Ｌ２ｂ＋Ｌ２ｃ）との差を小さくすることができる。従って、前述したように、複数のＴＦＴ３間におけるドレイン電極（第１電極７）とゲート電極４との間の寄生容量Ｃｇｄ（図１参照）のばらつきを小さくすることができ、表示ムラを少なくすることができる。なお、上記および下記の説明において、特に断りがなければ、「長さ」は、第１電極７および半導体膜６などの設計上の（正規の）長さである。
　図９に示される従来のＴＦＴ１０３のようにドレイン電極１０７が半導体膜１０６の一つの辺にだけ重なる構成では、ドレイン電極１０７の第１長さＬ１は、ゲート電極１０４における半導体膜１０６に覆われない余白部分の幅の２倍程度しかなく、半導体膜１０６の第２長さＬ２よりも遥かに小さい。ドレイン電極１０７の幅（図９における上下方向の長さ）を少々大きくしても、第１長さＬ１自体は変化しない。ゲート電極１０４を半導体膜１０６に対して拡大することによって、ドレイン電極１０７の第１長さＬ１を長くすることはできるが、画素の小型化の観点からそのような拡大は好ましくない。
　これに対して、本実施形態では、画素電極９に接続された第１電極７が、半導体膜６における、第１電極７および第２電極８の対向方向（第１方向Ｘ）と略直交する第２辺６２だけでなく、第１辺６１にも重なっている。その結果、第１方向Ｘにおいて、第１電極７の第１長さＬ１を延長することができると共に、半導体膜６の第２長さＬ２を削減することができる。すなわち、第１電極７の第１長さＬ１を従来よりも長くすると共に、半導体膜６の第２長さＬ２を従来よりも短くすることができる。従って、第１電極７の第１領域の変動量（たとえば図２に示される拡大部分７ａの総和）と、半導体膜６の第２領域の変動量（たとえば図２に示される拡大部分６ａの総和）とを互いに近付けることができる。また、半導体膜６の第２領域の変動量を抑制することもできる。従って、複数のＴＦＴ３間における寄生容量Ｃｇｄのばらつきを小さくすることができ、表示ムラを少なくすることができる。
　なお「平面視」は、ＴＦＴ基板２の厚さ方向と平行な視線で液晶表示装置１を見ることを意味している。また「所定の角度をなして隣接している」は、半導体膜６の第１辺６１および第２辺６２が、半導体膜６の平面形状におけるコーナー部を挟んで隣り合っていることを意味している。すなわち、半導体膜６の第１辺６１および第２辺６２は、たとえば矩形形状における一組の平行な対辺ではなく、「所定の角度」は０度および１８０度以外の任意の角度であってよい。また、第１辺６１と第２辺６２に挟まれるコーナー部は、図２の例のように多角形の頂点であってもよく、面取りされたような丸みなどを付されていてもよい。
　本実施形態によれば、このように、第１電極７の第１長さＬ１と半導体膜６の第２長さＬ２とを近付け易くなる。好ましくは、第１電極７の第１長さＬ１と半導体膜６の第２長さＬ２とが略等しくなるように、第１電極７および半導体膜６が形成される。しかし、これらの長さが必ずしも同じである必要は無い。
　また、予め、第１電極７の第１領域の変位幅Ｓ１、および、半導体膜６の第２領域の変位幅Ｓ２が推定可能であり、両者が相違する場合は、第１電極７の第１長さＬ１および半導体膜６の第２長さＬ２は、それぞれ、その変位幅Ｓ１および変位幅Ｓ２に基づく長さであってもよい。たとえば、第１電極７の第１長さＬ１および半導体膜６の第２長さＬ２は、第１電極７の第１長さＬ１に対する半導体膜６の第２長さＬ２の比率が、変位幅Ｓ２に対する変位幅Ｓ１の比率に略等しくなる長さであってもよい。
　図２の例では、第１電極７は、第１電極７と第２電極８とが向き合う方向（第１電極７と第２電極８との対向方向）である第１方向Ｘに沿ってゲート電極４の上の領域から外部に引き出されており、画素電極９（図１参照）と接続されている。第１電極７を第１方向Ｘに沿って引き出すことによって、第２電極８と反対方向に画素電極９との接続点（たとえば図１の例のビアコンタクト１５）がある場合に、短い経路で第１電極７と画素電極９とを接続することができる。なお、第２電極８も、第１方向Ｘに沿ってゲート電極４の上の領域から引き出され、たとえば図示されないデータバスラインに接続されている。
　また図２の例では、半導体膜６の第１辺６１は第１方向Ｘと略平行に延びると共に第２辺６２と略直交している。矩形の半導体膜６と第１電極７とを効率良くレイアウトすることができる。第１電極７は、第２電極８との間に所定の間隔が確保されるように、第１辺６１全体ではなく第１辺６１を部分的に覆っている。
　また図２の例では、第１電極７における半導体膜６の第２辺６２に沿う方向（第１方向Ｘに直交する第２方向Ｙ）の幅は、第２辺６２の長さよりも短い。そのため、第１電極７の第１領域の変動量が、半導体膜６の第２領域の変動量よりも大きくなり過ぎることを防止できることがある。なお、第１電極７における第２方向Ｙの幅は、第２辺６２の長さと同じであってもよいし、第２辺６２の長さより長くてもよい。第１電極７における第２方向Ｙの幅は、寄生容量Ｃｇｄのばらつきを小さくするという観点の下で任意に選択される。
　また図２の例では、第１電極７は、平面視において、第２電極８に対向する第１対向辺７０と、第１対向辺７０における半導体膜６の外側に位置する端部から半導体膜６の第１辺６１と略平行に延びる第１外側辺７１とを含む平面形状を有している。第１電極７はゲート電極４の上において矩形の形状を有しており、その外縁のうちで半導体膜６の第１辺６１に近接し且つ第１辺６１と略平行に延びる第１外側辺７１を有している。第１外側辺７１は、ゲート電極４における半導体膜６の第１辺６１に近接する外縁４１と半導体膜６の第１辺６１との間に位置付けられており、半導体膜６を介さずにゲート電極４に重なる位置に位置している。すなわち、第１外側辺７１は、半導体膜６の第１辺６１よりも、半導体膜６の外側に配置されている。
　液晶表示装置１の製造時には、第１電極７と半導体膜６との間には相対的な位置ずれも生じ得る。この位置ずれによって第１電極７の第１外側辺７１が半導体膜６の内側までずれ込むと、本実施形態の構成が実現されない。従って、第１電極７の第１外側辺７１と半導体膜６の第１辺６１との間の間隔Ｐ１は、第１電極７と半導体膜６との間の相対的な位置ずれの最大値よりも大きくしておくことが好ましい。しかし、間隔Ｐ１を過剰に大きくすると、ＴＦＴ３が増大するため、間隔Ｐ１は、第１電極７と半導体膜６との間の相対的な位置ずれの最大値よりも、０．５μｍ程度大きいことが好ましい。たとえば、第１電極７の第１外側辺７１と半導体膜６の第１辺６１との間隔Ｐ１は、１μｍ以上２μｍ以下であり、好ましくは１．５μｍである。
　半導体膜６は、図２の例では、略正方形の平面形状を有している。しかし、半導体膜６は、後述される形状のように、少なくとも第１辺６１および第２辺６２を有する他の平面形状を有していてもよい。たとえば、半導体膜６の平面形状は、四角形以外の多角形であってもよい。その場合でも、第１辺６１および第２辺６２を少なくとも部分的に第１電極７が覆うことによって、第１電極７が半導体膜６の一つの辺にだけ重なる場合よりも、第１電極７の第１領域および半導体膜６の第２領域それぞれの変動量を近付けることができる。
　ゲート電極４も、図２の例では略正方形の平面形状を有しているが、長方形などの他の多角形の形状であってもよく、任意の平面形状を有し得る。
　ゲート電極４、第１電極７および第２電極８は、たとえば、チタン、アルミニウム、または銅－チタン合金などを用いて形成され得る。半導体膜６は、たとえば、アモルファスシリコン、低温多結晶シリコン（ＬＴＰＳ）、または、混晶系半導体などを用いて形成される。また、ゲート絶縁膜５は、シリコン酸化膜（ＳｉＯ2）またはシリコン窒化膜（ＳｉＮX）などで構成されている。
　図３～図５には、本実施形態の液晶表示装置におけるＴＦＴ３の他の例がそれぞれ示されている。順に各図面を参照して説明する。
　図３には、第１電極７と第２電極８との対向方向である第１方向Ｘに直交する第２方向Ｙに沿う半導体膜６の第２辺６２全体が、第１電極７によって覆われる例が示されている。図３の例のように、第１電極７は半導体膜６の第２辺６２全体を覆っていてもよい。従って、第１電極７における第２方向Ｙの幅は、半導体膜６の第２辺６２より長くてもよい。換言すると、第１電極７における第１方向Ｘと略平行な二つの辺の両方が半導体膜６の外側に位置していてもよい。たとえば、第１方向Ｘに沿って第１電極７を長く形成することができない場合は、このように半導体膜６の第２辺６２全体を覆うことによって、第１電極７の第１長さＬ１が所望の長さに近付けられてもよい。図３の例においても、第１電極７の第１長さＬ１（＝Ｌ１ａ＋Ｌ１ｂ＋Ｌ１ｃ＋Ｐ１）と半導体膜６の第２長さＬ２（Ｌ２ａ＋Ｌ２ｃ）とは、略同じにされている。
　図４の例では、半導体膜６は、平面視で長方形の四つのコーナー部が面取りによって丸みを付けられた形状を有している。しかし、図４の例においても、半導体膜６は、面取りされたコーナー部を間に挟む第１辺６１および第２辺６２を有し、第１電極７によって半導体膜６の第１および第２の辺６１、６２が部分的に覆われている。これにより、第１電極７の第１長さＬ１（＝Ｌ１ａ＋Ｌ１ｂ＋Ｐ１）と半導体膜６の第２長さＬ２（Ｌ２ａ＋Ｌ２ｂ＋Ｌ２ｃ－α）とを近付けることができ、寄生容量Ｃｇｄ（図１参照）のばらつきを抑制することができる。なお、αは、長さＬ２におけるコーナー部の丸みによる短縮分の長さである。
　また、図５の例では、第１電極７は、第１電極７と第２電極８との対向方向である第１方向Ｘと略直交する第２方向Ｙに沿ってゲート電極４の上から引き出されている。たとえば画素電極９（図１参照）との接続点が図５における下方または上方にある場合に、第２方向Ｙに沿って第１電極７をゲート電極４の上から引き出すことによって、第１電極７と画素電極９とを短い経路で接続することができる。図５の例においても、第１電極７によって、半導体膜６の第１および第２の辺６１、６２が部分的に覆われている。従って、第１電極７の第１長さＬ１（＝Ｌ１ａ＋Ｌ１ｂ＋Ｌ１ｃ）と半導体膜６の第２長さＬ２（Ｌ２ａ＋Ｌ２ｂ＋Ｌ２ｃ）とを近付けることができ、寄生容量Ｃｇｄ（図１参照）のばらつきを抑制することができる。
　なお、第２電極８の形状、大きさ、および、ゲート電極４の上からの引き出し方向は、図２～図５に示される例に限定されず、第２電極８は、任意の形状および大きさを有していてもよく、任意の方向に沿ってゲート電極４の上から引き出されていてもよい。
〔実施形態２〕
　つぎに、実施形態２の液晶表示装置におけるＴＦＴ３ａについて、ＴＦＴ３ａの平面図をそれぞれ示す図６Ａ～図６Ｃを参照して説明する。なお、実施形態２の液晶表示装置においてＴＦＴ３ａ以外の構成要素は実施形態１の液晶表示装置１と同様であるため、それら同様の構成要素についての再度の説明は省略される。図６Ａ～図６Ｃは同一の設計に基づいて形成されたＴＦＴ３ａを示しており、図６Ａは、設計上の正規の位置に第１電極７および第２電極８が形成されている例を示している。一方、図６Ｂおよび図６Ｃは、それぞれ、製造時において、両電極が共に半導体膜６に対して各図面上の上方または下方に位置ずれした状態で形成された例を示している。
　図６Ａ～図６Ｃに示されるように、本実施形態においても、第１電極７は、半導体膜６の第１辺６１および第２辺６２それぞれを部分的に覆っている。従って、前述した実施形態１と同様に、複数のＴＦＴ３間におけるＴＦＴ３ａのドレイン電極（第１電極７）とゲート電極４との間の寄生容量Ｃｇｄのばらつきを小さくすることができ、表示ムラを少なくすることができる。また、半導体膜６は、平面視において矩形の平面形状を有し、特に図６Ａなどの例では略正方形の平面形状を有している。すなわち、半導体膜６の平面形状は、第１辺６１および第２辺６２に加えて、平面視において第１辺６１に対向する第３辺６３と、第２辺６２に対向する第４辺６４とを含んでいる。そして、第２電極８は半導体膜６の第３辺６３および第４辺６４それぞれを部分的に覆っている。具体的には、図６Ａ～図６Ｃの例において、第２電極８はゲート電極４上において矩形の形状を有しており、第２電極８において半導体膜６の第３辺６３と交わらない二つの外縁のうち第３辺６３に近接している外縁（第２外側辺８１）は、第３辺６３よりも半導体膜６の外側に位置している。
　第２電極８は、平面視において、第１電極７に対向する第２対向辺８０と、第２対向辺８０における半導体膜６の外側に位置する端部から半導体膜６の第３辺６３と略平行に延びる第２外側辺８１とを含む平面形状を有している。第２外側辺８１は、半導体膜６の外側であってゲート電極４における半導体膜６の第３辺６３に近接する外縁４２との間に位置付けられており、半導体膜６を介さずにゲート電極４に重なる位置に位置している。換言すると、第２電極８の第２外側辺８１は、半導体膜６の第３辺６３よりも半導体膜６の外側に配置されている。
　前述したように、第１電極７と半導体膜６との間には、製造時に相対的な位置ずれが生じ得る。第１電極７と第２電極８は、半導体膜６の上に形成された一つの金属層から単一のマスクを用いたエッチングなどによって同時に形成されることが可能で、好ましくは、そのような方法によって効率よく形成される。従って、第２電極８も半導体膜６に対して位置ずれを有し得ると共に、第１電極７の位置ずれと連動して生ずる位置ずれを有し得る。先に参照した図９の従来のＴＦＴ１０３では、ドレイン電極１０７とソース電極１０８とが連動して半導体膜１０６上で位置ずれしてもチャネルＣｈ自体は殆ど変化せず、大きな問題は生じ難かった。
　しかし、前述した実施形態１において、たとえば、図２における第１および第２の電極７、８に上下方向の位置ずれが生じると、第１電極７の第１対向辺７０における半導体膜６上に位置する部分の長さが変化する。そのため、チャネルＣｈの実質的なチャネル幅が変動する。チャネル幅が変動すると、ＴＦＴ３のオン期間中に補助容量Ｃｓ（図１参照）などに蓄えられ得る電荷の量が変動し、その結果、画素電圧Ｖｄ（図８参照）が変動して表示品位の低下を招くことがある。特に近年では、液晶表示装置の高精細化に伴って、ＴＦＴのオン期間が短くなる傾向にあり、そのため、補助容量Ｃｓの充電性能に関わるチャネル幅の変動は問題となり易い。
　そのような懸案に対して、実施形態２におけるＴＦＴ３ａでは、第２電極８が半導体膜６の第３辺６３および第４辺６４それぞれを部分的に覆っているため、第１および第２の電極７、８が図６Ａにおいて上方または下方に位置ずれして図６Ｂまたは図６Ｃに示されるような状態で形成されても表示品位の低下は略生じない。詳述すると、第１電極７の第１対向辺７０、および、第２電極８の第２対向辺８０それぞれにおける半導体膜６上に位置する部分の長さＷ１、Ｗ２は、第１および第２の電極７、８の位置ずれに伴って、図６Ｂおよび図６Ｃに示されるように、それぞれ変化する。しかし、それらの和（Ｗ１＋Ｗ２）は、第１電極７の第１外側辺７１が半導体膜６の外側に位置し、且つ、第２電極８の第２外側辺８１が半導体膜６の外側に位置している限り、変化しない。そのため、チャネルＣｈの平面視での面積、および、その実質的なチャネル幅が変動することは無く、従って、表示品位の低下も生じ難い。
　図６Ａに示される平面視において、第１電極７の第１外側辺７１と半導体膜６の第１辺６１との間の間隔Ｐ１と、第２電極８の第２外側辺８１と半導体膜６の第３辺６３との間の間隔Ｐ２とは略同じであることが好ましい。従って、第１電極７に関して前述したように、第２電極８の第１外側辺７１と半導体膜６の第３辺６３との間の間隔Ｐ２は、たとえば、１μｍ以上、２μｍ以下であり、好ましくは１．５μｍである。第１および第２電極７、８においては、図６Ａの上下いずれの方向にも略同じ確率で位置ずれが生じ得ると推定される。従って、間隔Ｐ１、Ｐ２を互いに略同じ長さにすることによって、表示ムラの発生を少なくすることができる。
　図６Ａ～図６Ｃの例では、半導体膜６の平面形状は、矩形の形状、すなわち、点対称形状を有している。この場合、第１電極７と第２電極８とは、平面視における少なくともゲート電極４の内側において、半導体膜６の中心に関して対称であってもよい。第１電極７および第２電極８がそのように形成されることによって、間隔Ｐ１、Ｐ２が互いに略等しくなり、従って、表示ムラの発生を少なくすることができる。
　各実施形態の液晶表示装置は、たとえば、従来の液晶表示装置の製造方法において、各実施形態の説明に示された趣旨に沿ったゲート電極４、半導体膜６、第１電極７および第２電極８がそれぞれ形成されるように、適切な開口を有する露光マスクを用いてこれらを形成することによって製造され得る。各実施形態の液晶表示装置は、その製造方法によって何ら限定されない。
〔まとめ〕
（１）本発明の一実施形態の液晶表示装置は、薄膜トランジスタおよび前記薄膜トランジスタに接続された画素電極を備えるＴＦＴ基板と、液晶層を介して前記画素電極に対向する共通電極を備える対向基板と、を備え、前記薄膜トランジスタは、ゲート絶縁膜を介してゲート電極の上に積層されていて、平面視において前記ゲート電極とそれぞれ重なる第１辺および第２辺を含む平面形状を有する半導体膜と、前記半導体膜の上にそれぞれ形成されている、前記画素電極に接続された第１電極および前記第１電極と対向する第２電極と、を含み、前記第１辺および前記第２辺は、所定の角度をなして互いに隣接しており、前記第１電極は、前記第１辺および前記第２辺それぞれを少なくとも部分的に覆っている。
　（１）の構成によれば、液晶表示装置において、画素回路を構成するＴＦＴの寄生容量のばらつきによる表示品位の低下を少なくすることができる。
（２）上記（１）の液晶表示装置において、前記第１電極は、前記第１電極と前記第２電極とが向き合う第１方向に沿って前記ゲート電極の上の領域から外部に引き出されていてもよい。その場合、短い経路で第１電極と画素電極とを接続することができることがある。
（３）上記（２）の液晶表示装置において、前記第１辺は前記第１方向と略平行に延びると共に前記第２辺と略直交しており、前記第１電極は、前記第１辺および前記第２辺それぞれを部分的に覆っていてもよい。その場合、半導体膜と第１電極とを効率良くレイアウトすることができることがある。
（４）上記（３）の液晶表示装置において、前記第１電極における前記第２辺に沿う方向の幅は、前記第２辺の長さよりも短くてもよい。その場合、ばらつきによる第１電極の変動量が大きくなり過ぎることを防止できることがある。
（５）上記（３）または（４）の液晶表示装置において、前記半導体膜の前記平面形状は、前記第１辺に対向する第３辺と、前記第２辺に対向する第４辺とをさらに含み、前記第２電極は前記第３辺および前記第４辺それぞれを部分的に覆っていてもよい。その場合、半導体膜に形成されるチャネルの実質的なチャネル幅の変動を抑制することができ、表示品位の低下を生じ難くすることができる。
（６）上記（５）の液晶表示装置において、前記第１電極は、平面視において、前記第２電極に対向する第１対向辺と、前記第１対向辺における前記半導体膜の外側に位置する端部から前記第１辺と略平行に延びる第１外側辺とを含む平面形状を有し、前記第２電極は、平面視において、前記第１電極に対向する第２対向辺と、前記第２対向辺における前記半導体膜の外側に位置する端部から前記第３辺と略平行に延びる第２外側辺とを含む平面形状を有し、前記第１辺と前記第１外側辺との間の間隔と、前記第３辺と前記第２外側辺との間の間隔とは略同じであってもよい。その場合、表示ムラの発生をいっそう少なくすることができる。
（７）上記（１）～（６）のいずれかの液晶表示装置において、前記半導体膜の前記平面形状は点対称形状を有し、前記第１電極と前記第２電極とは、平面視における少なくとも前記ゲート電極の内側において、前記半導体膜の中心に関して対称であってもよい。その場合、表示ムラの発生をいっそう少なくすることができる。
（８）上記（１）～（７）のいずれかの液晶表示装置において、平面視における前記第１電極と前記第２電極との中間を通る中間線よりも前記第１電極寄りの領域において、前記半導体膜の外縁のうちで前記第１電極に覆われていない部分の長さと、前記第１電極の外縁のうちで前記半導体膜を介さずに前記ゲート電極に重なっている部分の長さとが略等しくてもよい。その場合、第１電極と半導体膜とが、それぞれの面積の拡縮に関して逆方向にばらついたときには、視認され得る表示ムラが生じないことがある。
１　　液晶表示装置
２　　ＴＦＴ基板
３、３ａ　ＴＦＴ
４　　ゲート電極
５　　ゲート絶縁膜
６　　半導体膜
６１　半導体膜の第１辺
６２　半導体膜の第２辺
６３　半導体膜の第３辺
６４　半導体膜の第４辺
７　　第１電極（ドレイン電極）
７０　第１対向辺
７１　第１外側辺
８　　第２電極（ソース電極）
８０　第２対向辺
８１　第２外側辺
９　　画素電極
１０　対向基板
１１　共通電極
Ｃｇｄ　寄生容量
Ｃｈ　　チャネル
Ｃｓ　　補助容量
Ｌ１、Ｌ１ａ～Ｌ１ｃ　第１電極の外縁のうちで半導体膜を介さずにゲート電極に重なっている部分の長さ
Ｌ２、Ｌ２ａ～Ｌ２ｄ　半導体膜の外縁のうちで中間線よりも第１電極寄りの領域において第１電極に覆われていない部分の長さ
ＬＣ　　液晶層
Ｍ　　　中間線
Ｐ１　　第１電極の第１外側辺と半導体膜の第１辺との間の間隔
Ｐ２　　第２電極の第２外側辺と半導体膜の第３辺との間の間隔

Claims (8)

  1. 　薄膜トランジスタおよび前記薄膜トランジスタに接続された画素電極を備えるＴＦＴ基板と、
    　液晶層を介して前記画素電極に対向する共通電極を備える対向基板と、を備え、
    　前記薄膜トランジスタは、
    　　ゲート絶縁膜を介してゲート電極の上に積層されていて、平面視において前記ゲート電極とそれぞれ重なる第１辺および第２辺を含む平面形状を有する半導体膜と、
    　　前記半導体膜の上にそれぞれ形成されている、前記画素電極に接続された第１電極および前記第１電極と対向する第２電極と、を含み、
    　前記第１辺および前記第２辺は、所定の角度をなして互いに隣接しており、
    　前記第１電極は、前記第１辺および前記第２辺それぞれを少なくとも部分的に覆っている、液晶表示装置。
  2. 　前記第１電極は、前記第１電極と前記第２電極とが向き合う第１方向に沿って前記ゲート電極の上の領域から外部に引き出されている、請求項１に記載の液晶表示装置。
  3. 　前記第１辺は前記第１方向と略平行に延びると共に前記第２辺と略直交しており、
    　前記第１電極は、前記第１辺および前記第２辺それぞれを部分的に覆っている、請求項２に記載の液晶表示装置。
  4. 　前記第１電極における前記第２辺に沿う方向の幅は、前記第２辺の長さよりも短い、請求項３に記載の液晶表示装置。
  5. 　前記半導体膜の前記平面形状は、前記第１辺に対向する第３辺と、前記第２辺に対向する第４辺とをさらに含み、
    　前記第２電極は前記第３辺および前記第４辺それぞれを部分的に覆っている、請求項３または４に記載の液晶表示装置。
  6. 　前記第１電極は、平面視において、前記第２電極に対向する第１対向辺と、前記第１対向辺における前記半導体膜の外側に位置する端部から前記第１辺と略平行に延びる第１外側辺とを含む平面形状を有し、
    　前記第２電極は、平面視において、前記第１電極に対向する第２対向辺と、前記第２対向辺における前記半導体膜の外側に位置する端部から前記第３辺と略平行に延びる第２外側辺とを含む平面形状を有し、
    　前記第１辺と前記第１外側辺との間の間隔と、前記第３辺と前記第２外側辺との間の間隔とは略同じである、請求項５に記載の液晶表示装置。
  7. 　前記半導体膜の前記平面形状は点対称形状を有し、
    　前記第１電極と前記第２電極とは、平面視における少なくとも前記ゲート電極の内側において、前記半導体膜の中心に関して対称である、請求項１～６のいずれか１項に記載の液晶表示装置。
  8. 　平面視における前記第１電極と前記第２電極との中間を通る中間線よりも前記第１電極寄りの領域において、前記半導体膜の外縁のうちで前記第１電極に覆われていない部分の長さと、前記第１電極の外縁のうちで前記半導体膜を介さずに前記ゲート電極に重なっている部分の長さとが略等しい、請求項１～７のいずれか１項に記載の液晶表示装置。
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