JPH11282014A - アクティブマトリクス型液晶表示装置 - Google Patents
アクティブマトリクス型液晶表示装置Info
- Publication number
- JPH11282014A JPH11282014A JP10085960A JP8596098A JPH11282014A JP H11282014 A JPH11282014 A JP H11282014A JP 10085960 A JP10085960 A JP 10085960A JP 8596098 A JP8596098 A JP 8596098A JP H11282014 A JPH11282014 A JP H11282014A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
- pixel
- respect
- liquid crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/13625—Patterning using multi-mask exposure
Abstract
(57)【要約】
【課題】 画素開口率の低下を伴うことなく、アライメ
ント誤差が生じた場合に発生する分割露光領域間の輝度
差を抑え、表示品質に優れた液晶表示装置を得る。 【解決手段】 本発明の液晶表示装置は、走査線に対し
て所定の角度θをなして延設されたゲート電極と、該ゲ
ート電極に関して信号線側の第１の所定の領域に、該ゲ
ート電極と重なりあう部分を有して設けられたドレイン
電極と、ゲート電極に関してドレイン電極と反対側の第
２の所定の領域に設けられたソース電極とを含む第１の
画素と、走査線に対して前記所定の角度θをなして延設
されたゲート電極と、該ゲート電極に関して走査線側の
第３の所定の領域に、ゲート電極と重なりあう部分を有
して設けられたソース電極と、ゲート電極に関してソー
ス電極と反対側の第４の所定の領域に設けられたドレイ
ン電極とを含む第２の画素とを含むものである。
ント誤差が生じた場合に発生する分割露光領域間の輝度
差を抑え、表示品質に優れた液晶表示装置を得る。 【解決手段】 本発明の液晶表示装置は、走査線に対し
て所定の角度θをなして延設されたゲート電極と、該ゲ
ート電極に関して信号線側の第１の所定の領域に、該ゲ
ート電極と重なりあう部分を有して設けられたドレイン
電極と、ゲート電極に関してドレイン電極と反対側の第
２の所定の領域に設けられたソース電極とを含む第１の
画素と、走査線に対して前記所定の角度θをなして延設
されたゲート電極と、該ゲート電極に関して走査線側の
第３の所定の領域に、ゲート電極と重なりあう部分を有
して設けられたソース電極と、ゲート電極に関してソー
ス電極と反対側の第４の所定の領域に設けられたドレイ
ン電極とを含む第２の画素とを含むものである。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
スイッチング素子として利用したアクティブマトリクス
型液晶表示装置に関する。
スイッチング素子として利用したアクティブマトリクス
型液晶表示装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置は
画素毎にスイッチング素子を設けた構成をとり、各々の
画素に選択的に表示信号を印加することが可能なため、
高コントラストでクロストークのない鮮明な画像を得る
ことができるものである。また、その軽量、薄型、低消
費電力といった特徴から、ノート型パソコン等の携帯用
機器の液晶表示装置のディスプレイとして広く実用され
ている。
画素毎にスイッチング素子を設けた構成をとり、各々の
画素に選択的に表示信号を印加することが可能なため、
高コントラストでクロストークのない鮮明な画像を得る
ことができるものである。また、その軽量、薄型、低消
費電力といった特徴から、ノート型パソコン等の携帯用
機器の液晶表示装置のディスプレイとして広く実用され
ている。
【０００３】図７に従来アクティブマトリクス型液晶表
示装置の画素の一例の平面説明図（ａ）と断面説明図
（ｂ）を示す。断面図（ｂ）は平面図（ａ）のＡ−Ａ線
断面を矢印方向からみたときに対応する。同図に示すよ
うに、画素はガラス基板１０上に走査線１と一体のゲー
ト電極３、ゲート絶縁膜１３、半導体層６、画素電極
７、信号線２と一体のソース電極４、ドレイン電極５を
それぞれ、成膜・パターニングの工程を繰り返すことで
形成する。一方、対向ガラス基板１１上には共通電極９
が形成されており、液晶層１２を介してガラス基板１０
と対向した形で配置される。なお、平面図（ａ）に示さ
れるように、走査線１と平行に補助容量線８が配置され
ており、画素電極７との間で補助容量が形成される。補
助容量は、画素電極７と共通電極９間に液晶層１２を介
して形成される液晶容量に対して並列に挿入される容量
であり、保持期間中のＴＦＴの漏れ電流や画素電極７と
他の電極との容量結合による液晶印加電圧の変動を制御
する働きをもつ。このような同一構成の画素をアレイ状
に接続することで、表示領域は形成される。
示装置の画素の一例の平面説明図（ａ）と断面説明図
（ｂ）を示す。断面図（ｂ）は平面図（ａ）のＡ−Ａ線
断面を矢印方向からみたときに対応する。同図に示すよ
うに、画素はガラス基板１０上に走査線１と一体のゲー
ト電極３、ゲート絶縁膜１３、半導体層６、画素電極
７、信号線２と一体のソース電極４、ドレイン電極５を
それぞれ、成膜・パターニングの工程を繰り返すことで
形成する。一方、対向ガラス基板１１上には共通電極９
が形成されており、液晶層１２を介してガラス基板１０
と対向した形で配置される。なお、平面図（ａ）に示さ
れるように、走査線１と平行に補助容量線８が配置され
ており、画素電極７との間で補助容量が形成される。補
助容量は、画素電極７と共通電極９間に液晶層１２を介
して形成される液晶容量に対して並列に挿入される容量
であり、保持期間中のＴＦＴの漏れ電流や画素電極７と
他の電極との容量結合による液晶印加電圧の変動を制御
する働きをもつ。このような同一構成の画素をアレイ状
に接続することで、表示領域は形成される。
【０００４】図８はスイッチング素子としてＴＦＴを用
いた場合のアクティブマトリクス型液晶表示装置の等価
回路を示す説明図であり、図９は駆動波形を示す説明図
であり、簡単に駆動原理について説明する。信号線２２
と走査線２１との各交点にＴＦＴ２３を介して液晶容量
２５と補助容量２４が接続された構成をとる。またＴＦ
Ｔにはゲート電極とドレイン電極間で形成される寄生容
量Ｃｇｄ２６が付加される。走査回路３２は走査線に順
次ゲートパルスを印加し、それに同期して信号発生回路
３１は信号線に１ライン分の画像信号を出力する。ＴＦ
Ｔは走査線にゲートパルスが印加されている間ＯＮ状態
となり、信号線に出力されている画像信号に応じて画素
容量、補助容量に電荷が蓄積される。次にゲートパルス
が次の走査線に移るとＴＦＴはＯＦＦ状態となり、次に
ゲートパルスが印加されるまでの間蓄積された電荷は保
持されることになる。結果、個々の画素は独立に所定の
表示を行うことができる。
いた場合のアクティブマトリクス型液晶表示装置の等価
回路を示す説明図であり、図９は駆動波形を示す説明図
であり、簡単に駆動原理について説明する。信号線２２
と走査線２１との各交点にＴＦＴ２３を介して液晶容量
２５と補助容量２４が接続された構成をとる。またＴＦ
Ｔにはゲート電極とドレイン電極間で形成される寄生容
量Ｃｇｄ２６が付加される。走査回路３２は走査線に順
次ゲートパルスを印加し、それに同期して信号発生回路
３１は信号線に１ライン分の画像信号を出力する。ＴＦ
Ｔは走査線にゲートパルスが印加されている間ＯＮ状態
となり、信号線に出力されている画像信号に応じて画素
容量、補助容量に電荷が蓄積される。次にゲートパルス
が次の走査線に移るとＴＦＴはＯＦＦ状態となり、次に
ゲートパルスが印加されるまでの間蓄積された電荷は保
持されることになる。結果、個々の画素は独立に所定の
表示を行うことができる。
【０００５】
【発明が解決しようとする課題】ところで、ＴＦＴをス
イッチング素子として用いたアクティブマトリクス型液
晶表示装置では、ゲート電極とドレイン電極との間の容
量Ｃｇｄが寄生的に形成される。このＣｇｄはゲートパ
ルスが立ち下がる際に容量結合により画素電極電位ΔＶ
は次式で表される。
イッチング素子として用いたアクティブマトリクス型液
晶表示装置では、ゲート電極とドレイン電極との間の容
量Ｃｇｄが寄生的に形成される。このＣｇｄはゲートパ
ルスが立ち下がる際に容量結合により画素電極電位ΔＶ
は次式で表される。
【０００６】
【数１】
【０００７】Ｃｇｄはゲート／ドレイン電極間寄生容
量、Ｃｌｃは液晶容量、Ｃｓは補助容量、ΔＶｇはゲー
トパルスのスイング幅である。この式において仮にΔＶ
が表示領域内すべての画素間で同一であるならば、共通
電極電位Ｖｃｏｍを調節することで、実質的にΔＶを打
ち消すことが可能である。しかしながら実際は、表示領
域内でΔＶを一定にすることは困難である。その最も大
きな要因としては画素アレイ形成時のフォトリソ工程で
使用するステップアンドリピート露光装置（以下、ステ
ッパーと記す）のアライメント誤差があげられる。この
アライメント誤差が生じると分割露光領域で各レイヤー
の重なり量に違いが発生し、Ｃｇｄが分割露光領域間で
異なることになる。つまり分割露光領域間でΔＶが異な
る状態が発生する。このΔＶの分布はそのまま液晶印加
電圧の分布に反映されるため、結果、分割露光領域間で
輝度差が発生するといった問題を生じることになる。
量、Ｃｌｃは液晶容量、Ｃｓは補助容量、ΔＶｇはゲー
トパルスのスイング幅である。この式において仮にΔＶ
が表示領域内すべての画素間で同一であるならば、共通
電極電位Ｖｃｏｍを調節することで、実質的にΔＶを打
ち消すことが可能である。しかしながら実際は、表示領
域内でΔＶを一定にすることは困難である。その最も大
きな要因としては画素アレイ形成時のフォトリソ工程で
使用するステップアンドリピート露光装置（以下、ステ
ッパーと記す）のアライメント誤差があげられる。この
アライメント誤差が生じると分割露光領域で各レイヤー
の重なり量に違いが発生し、Ｃｇｄが分割露光領域間で
異なることになる。つまり分割露光領域間でΔＶが異な
る状態が発生する。このΔＶの分布はそのまま液晶印加
電圧の分布に反映されるため、結果、分割露光領域間で
輝度差が発生するといった問題を生じることになる。
【０００８】この問題の解決方法として、補助容量Ｃｓ
の値を大きくしてΔＶの変動を抑えることが考えられる
が、通常補助容量Ｃｓは光透過性を有しない金属膜で形
成されるため、補助容量Ｃｓの値を大きくするために金
属膜の大きさを大きくすると画素開口率が低下するとい
った問題を生じる。また、ＴＦＴを小型化しＣｇｄ自体
を小さくすることも考えられるが、ＴＦＴの小型化は駆
動能力の低下をもたらすためその自由度は小さい。
の値を大きくしてΔＶの変動を抑えることが考えられる
が、通常補助容量Ｃｓは光透過性を有しない金属膜で形
成されるため、補助容量Ｃｓの値を大きくするために金
属膜の大きさを大きくすると画素開口率が低下するとい
った問題を生じる。また、ＴＦＴを小型化しＣｇｄ自体
を小さくすることも考えられるが、ＴＦＴの小型化は駆
動能力の低下をもたらすためその自由度は小さい。
【０００９】本発明は、画素開口率の低下を伴うことな
く、ステッパーによるアライメント誤差が生じた場合に
発生する分割露光領域間の輝度差を抑え、表示品質に優
れた液晶表示装置を得ることを目的とするものである。
く、ステッパーによるアライメント誤差が生じた場合に
発生する分割露光領域間の輝度差を抑え、表示品質に優
れた液晶表示装置を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】本発明の請求項１にかか
わる液晶表示装置は、走査線に対して所定の角度θをな
して延設されたゲート電極と、該ゲート電極に関して信
号線側の第１の所定の領域に、該ゲート電極と重なりあ
う部分を有して設けられたドレイン電極と、ゲート電極
に関してドレイン電極と反対側の第２の所定の領域に設
けられたソース電極とを含む第１の画素と、走査線に対
して前記所定の角度θをなして延設されたゲート電極
と、該ゲート電極に関して走査線側の第３の所定の領域
に、ゲート電極と重なりあう部分を有して設けられたソ
ース電極と、ゲート電極に関してソース電極と反対側の
第４の所定の領域に設けられたドレイン電極とを含む第
２の画素とを含むことを特徴とする。
わる液晶表示装置は、走査線に対して所定の角度θをな
して延設されたゲート電極と、該ゲート電極に関して信
号線側の第１の所定の領域に、該ゲート電極と重なりあ
う部分を有して設けられたドレイン電極と、ゲート電極
に関してドレイン電極と反対側の第２の所定の領域に設
けられたソース電極とを含む第１の画素と、走査線に対
して前記所定の角度θをなして延設されたゲート電極
と、該ゲート電極に関して走査線側の第３の所定の領域
に、ゲート電極と重なりあう部分を有して設けられたソ
ース電極と、ゲート電極に関してソース電極と反対側の
第４の所定の領域に設けられたドレイン電極とを含む第
２の画素とを含むことを特徴とする。
【００１１】本発明の請求項２にかかわる液晶表示装置
は、前記第１の所定の領域が、ゲート電極および信号線
によって規定される領域であり、前記第２の所定の領域
が、ゲート電極および走査線によって規定される領域で
あり、前記第３の所定の領域が、ゲート電極および走査
線によって規定される領域であり、前記第４の所定の領
域が、ゲート電極および信号線によって規定される領域
であることを特徴とする。
は、前記第１の所定の領域が、ゲート電極および信号線
によって規定される領域であり、前記第２の所定の領域
が、ゲート電極および走査線によって規定される領域で
あり、前記第３の所定の領域が、ゲート電極および走査
線によって規定される領域であり、前記第４の所定の領
域が、ゲート電極および信号線によって規定される領域
であることを特徴とする。
【００１２】本発明の請求項３にかかわる液晶表示装置
は、前記第１の画素と第２の画素とが互いに隣接し、か
つ第１の画素と第２の画素とがアレイ状に複数個配列さ
れてなることを特徴とする。
は、前記第１の画素と第２の画素とが互いに隣接し、か
つ第１の画素と第２の画素とがアレイ状に複数個配列さ
れてなることを特徴とする。
【００１３】本発明の請求項４にかかわる液晶表示装置
は、前記第１の画素においてゲート電極とドレイン電極
とが重なり合う部分の面積と、第２の画素においてゲー
ト電極とドレイン電極とが重なり合う部分の面積とが同
一であることを特徴とする。
は、前記第１の画素においてゲート電極とドレイン電極
とが重なり合う部分の面積と、第２の画素においてゲー
ト電極とドレイン電極とが重なり合う部分の面積とが同
一であることを特徴とする。
【００１４】本発明の請求項５にかかわる液晶表示装置
は、前記第１の画素におけるＣｇｄの値と、第２の画素
におけるＣｇｄの値とが同一であることを特徴とする。
は、前記第１の画素におけるＣｇｄの値と、第２の画素
におけるＣｇｄの値とが同一であることを特徴とする。
【００１５】本発明の請求項６にかかわる液晶表示装置
は、前記第１の画素に含まれる画素電極およびゲート電
極によって保持容量が形成され前記第２の画素に含まれ
る第２の画素および電極ゲート電極とによって保持容量
が形成されてなることを特徴とする。
は、前記第１の画素に含まれる画素電極およびゲート電
極によって保持容量が形成され前記第２の画素に含まれ
る第２の画素および電極ゲート電極とによって保持容量
が形成されてなることを特徴とする。
【００１６】本発明の請求項７にかかわる液晶表示装置
は、走査線に対して所定の角度θをなして延設されたゲ
ート電極と、ドレイン電極とソース電極とが設けられ、
該ドレイン電極が、前記ゲート電極に関して信号線側か
ら延設されかつ前記ゲート電極の一部と重なり合う第１
の重なり部分を有して設けられ、前記ソース電極が、前
記ゲート電極に関して走査線側から延設されかつ前記ゲ
ート電極の一部と重なり合う第２の重なり部分とを有し
て設けられ、前記所定の角度θ方向のゲート電極の中心
線上の１点に関して前記第１の重なり部分と第２の重な
り部分とが点対称に形成された第１の画素と、走査線に
対して所定の角度θをなして延設されたゲート電極と、
ドレイン電極とソース電極とが設けられ、該ドレイン電
極が、前記ゲート電極に関して走査線側から延設されか
つ前記ゲート電極の一部と重なり合う第３の重なり部分
を有して設けられ、前記ソース電極が、前記ゲート電極
に関して信号線側から延設されかつ前記ゲート電極の一
部と重なり合う第４の重なり部分とを有して設けられ、
前記所定の角度θ方向のゲート電極の中心線上の１点に
関して前記第３の重なり部分と第４の重なり部分とが点
対称に形成された第２の画素とを含むことを特徴とす
る。
は、走査線に対して所定の角度θをなして延設されたゲ
ート電極と、ドレイン電極とソース電極とが設けられ、
該ドレイン電極が、前記ゲート電極に関して信号線側か
ら延設されかつ前記ゲート電極の一部と重なり合う第１
の重なり部分を有して設けられ、前記ソース電極が、前
記ゲート電極に関して走査線側から延設されかつ前記ゲ
ート電極の一部と重なり合う第２の重なり部分とを有し
て設けられ、前記所定の角度θ方向のゲート電極の中心
線上の１点に関して前記第１の重なり部分と第２の重な
り部分とが点対称に形成された第１の画素と、走査線に
対して所定の角度θをなして延設されたゲート電極と、
ドレイン電極とソース電極とが設けられ、該ドレイン電
極が、前記ゲート電極に関して走査線側から延設されか
つ前記ゲート電極の一部と重なり合う第３の重なり部分
を有して設けられ、前記ソース電極が、前記ゲート電極
に関して信号線側から延設されかつ前記ゲート電極の一
部と重なり合う第４の重なり部分とを有して設けられ、
前記所定の角度θ方向のゲート電極の中心線上の１点に
関して前記第３の重なり部分と第４の重なり部分とが点
対称に形成された第２の画素とを含むことを特徴とす
る。
【００１７】
【発明の実施の形態】実施の形態１図１および図２は本
発明の実施の形態１における画素を示す平面説明図であ
る。図１に示す第１の画素Ａにおいて、ＴＦＴのゲート
電極３は走査線１とある適当な角度θの方向に延ばして
配置されている。図１に示すように、該ゲート電極上
に、絶縁膜、半導体層６を形成後、該ゲート電極に関し
て信号線２側の第１の所定の領域にドレイン電極５を設
け、該ゲート電極に関してドレイン電極とは反対側の第
２の所定の領域にソース電極４を設けることでＴＦＴを
構成する。また、図２に示す第２の画素Ｂにおいて、Ｔ
ＦＴのゲート電極３は走査線１に対して第１の画素Ａと
同様の角度θをもって配置されている。該ゲート電極上
に、絶縁膜、半導体膜６を形成後、該ゲート電極に関し
て信号線２側の第３の所定の領域にソース電極４を設
け、該ゲート電極に関してソース電極とは反対側の第４
の所定の領域にドレイン電極５を設けることでＴＦＴを
形成する。ここで第１および第２の画素Ａ、Ｂにおいて
ゲート電極１、ドレイン電極５の重なり面積は同一であ
り、その重なり部形状も同一である。つまり第１および
第２の画素Ａ、Ｂは各々のドレイン電極の位置を反転さ
せた構成をとり、かつＣｇｄの値を同一とし、かつドレ
イン電極と、ゲート電極との重なり部の形状を同一とし
たものである。
発明の実施の形態１における画素を示す平面説明図であ
る。図１に示す第１の画素Ａにおいて、ＴＦＴのゲート
電極３は走査線１とある適当な角度θの方向に延ばして
配置されている。図１に示すように、該ゲート電極上
に、絶縁膜、半導体層６を形成後、該ゲート電極に関し
て信号線２側の第１の所定の領域にドレイン電極５を設
け、該ゲート電極に関してドレイン電極とは反対側の第
２の所定の領域にソース電極４を設けることでＴＦＴを
構成する。また、図２に示す第２の画素Ｂにおいて、Ｔ
ＦＴのゲート電極３は走査線１に対して第１の画素Ａと
同様の角度θをもって配置されている。該ゲート電極上
に、絶縁膜、半導体膜６を形成後、該ゲート電極に関し
て信号線２側の第３の所定の領域にソース電極４を設
け、該ゲート電極に関してソース電極とは反対側の第４
の所定の領域にドレイン電極５を設けることでＴＦＴを
形成する。ここで第１および第２の画素Ａ、Ｂにおいて
ゲート電極１、ドレイン電極５の重なり面積は同一であ
り、その重なり部形状も同一である。つまり第１および
第２の画素Ａ、Ｂは各々のドレイン電極の位置を反転さ
せた構成をとり、かつＣｇｄの値を同一とし、かつドレ
イン電極と、ゲート電極との重なり部の形状を同一とし
たものである。
【００１８】図３は本実施の形態１の表示領域を構成す
る画素のアレイ配列４１について示す説明図である。図
に示されるように本実施の形態における表示領域は、第
１の画素Ａと第２の画素Ｂが走査線方向、信号線方向共
に交互に配列された形で構成される。
る画素のアレイ配列４１について示す説明図である。図
に示されるように本実施の形態における表示領域は、第
１の画素Ａと第２の画素Ｂが走査線方向、信号線方向共
に交互に配列された形で構成される。
【００１９】ゲート電極およびソース電極の重なり面積
ならびにゲート電極およびドレイン電極の重なり面積に
それぞれ変動が生じるとＣｇｄの変動に大きく影響を及
ぼす。このような電極の重なり面積の変動はステッパー
のアライメント誤差により生じるものである。このよう
な電極の変動が生じた場合を考える。たとえば、ソース
電極およびドレイン電極がゲート電極に対して図１に示
すＸ方向にずれた場合、第１の画素ＡにおいてはＣｇｄ
は減少、第２の画素ＢではＣｇｄは増加する。またＹ方
向にずれた場合、第１の画素ＡにおいてはＣｇｄは減
少、第２の画素ＢにおいてはＣｇｄは増加することにな
る。つまり、ステッパーのアライメント誤差が生じた場
合、表示領域内で隣合う画素のＣｇｄの増減が反対方向
に生じることになる。またＣｇｄの値、およびＣｇｄを
形成するゲート電極と、ドレイン電極との重なり部形状
を同一としているために、ずれ量に対するＣｇｄの増減
量は同一となる。
ならびにゲート電極およびドレイン電極の重なり面積に
それぞれ変動が生じるとＣｇｄの変動に大きく影響を及
ぼす。このような電極の重なり面積の変動はステッパー
のアライメント誤差により生じるものである。このよう
な電極の変動が生じた場合を考える。たとえば、ソース
電極およびドレイン電極がゲート電極に対して図１に示
すＸ方向にずれた場合、第１の画素ＡにおいてはＣｇｄ
は減少、第２の画素ＢではＣｇｄは増加する。またＹ方
向にずれた場合、第１の画素ＡにおいてはＣｇｄは減
少、第２の画素ＢにおいてはＣｇｄは増加することにな
る。つまり、ステッパーのアライメント誤差が生じた場
合、表示領域内で隣合う画素のＣｇｄの増減が反対方向
に生じることになる。またＣｇｄの値、およびＣｇｄを
形成するゲート電極と、ドレイン電極との重なり部形状
を同一としているために、ずれ量に対するＣｇｄの増減
量は同一となる。
【００２０】図４は、電圧変化に対し最も輝度変化の大
きい透過率２０〜４０％付近におけるＣｇｄ変動（ΔＶ
変動）と輝度の関係を示す説明図である。図に示される
ように、Ｃｇｄ増加（図の右方向）に対し輝度は増加
（図の上方向）、Ｃｇｄ減少に対し輝度は減少の傾向を
示し、かつ、その輝度変化量はＣｇｄ変化量に対しほぼ
一定であるため、第１の画素Ａ、第２の画素Ｂのアライ
メントずれ量に対する輝度変化は図４に示すようにな
る。図５は、アライメントずれと輝度の関係を示す説明
図である。つまり、隣接画素の輝度変化が、反対方向に
同じ大きさで生じることとなり、ある領域での輝度は図
中Ａで示す第１の画素Ａと、図中Ｂで示す第２の画素Ｂ
の輝度の平均Ｍとなるため、その変化はほとんど生じな
い。
きい透過率２０〜４０％付近におけるＣｇｄ変動（ΔＶ
変動）と輝度の関係を示す説明図である。図に示される
ように、Ｃｇｄ増加（図の右方向）に対し輝度は増加
（図の上方向）、Ｃｇｄ減少に対し輝度は減少の傾向を
示し、かつ、その輝度変化量はＣｇｄ変化量に対しほぼ
一定であるため、第１の画素Ａ、第２の画素Ｂのアライ
メントずれ量に対する輝度変化は図４に示すようにな
る。図５は、アライメントずれと輝度の関係を示す説明
図である。つまり、隣接画素の輝度変化が、反対方向に
同じ大きさで生じることとなり、ある領域での輝度は図
中Ａで示す第１の画素Ａと、図中Ｂで示す第２の画素Ｂ
の輝度の平均Ｍとなるため、その変化はほとんど生じな
い。
【００２１】つまり、本実施の形態を用いることで、ス
テッパーのアライメントずれが生じた場合においても、
アライメントずれが生じない場合と比較して、複数画素
で形成される領域としての輝度はほとんど変化しないた
め、分割露光領域間の輝度差発生を抑制することが可能
となり、画素開口率を低下させることなく、表示品質に
優れた液晶表示装置を得ることが可能となる。
テッパーのアライメントずれが生じた場合においても、
アライメントずれが生じない場合と比較して、複数画素
で形成される領域としての輝度はほとんど変化しないた
め、分割露光領域間の輝度差発生を抑制することが可能
となり、画素開口率を低下させることなく、表示品質に
優れた液晶表示装置を得ることが可能となる。
【００２２】実施の形態２図６は、本発明の他の実施の
形態にかかわる画素部分の平面説明図である。図５にお
いて図１および図２に示した要素と同じ要素には同一の
符号を付して示した。図６に示したように、本実施の形
態においては、ドレイン電極の一部がソース電極の側に
延設され、かつ、ソース電極４の一部がドレイン電極５
の側に延設されている。その他の点は実施の形態１と同
様である。すなわち、走査線に対して所定の角度θをな
して延設されたゲート電極と、ドレイン電極とソース電
極とが設けられている点は実施の形態１と同様である。
本実施の形態では、図６の（ａ）に示すように、第１の
画素は、ドレイン電極５が、ゲート電極に関して信号線
側から延設されかつゲート電極（半導体層６の下層、図
示せず）の一部と重なり合う第１の重なり部分５１を有
して設けられていると同時に、ソース電極４が、ゲート
電極に関して走査線側から延設されかつゲート電極の一
部と重なり合う第２の重なり部分５２とを有して設けら
れていて、前記所定の角度θ方向のゲート電極の中心線
上の１点に関して前記第１の重なり部分と第２の重なり
部分とが点対称に形成されている。また、図６の（ｂ）
に示すように、第２の画素は、走査線に対して所定の角
度θをなして延設されたゲート電極と、ドレイン電極と
ソース電極とが設けられている点は実施の形態１と同様
である。本実施の形態では、ドレイン電極５が、ゲート
電極に関して走査線側から延設されかつゲート電極（半
導体層６の下層、図示せず）の一部と重なり合う第３の
重なり部分５３を有して設けられていると同時に、ソー
ス電極４が、ゲート電極に関して信号線側から延設され
かつゲート電極の一部と重なり合う第４の重なり部分５
４とを有して設けられていて、前記所定の角度θ方向の
ゲート電極の中心線上の１点に関して前記第３の重なり
部分と第４の重なり部分とが点対称に形成されている。
形態にかかわる画素部分の平面説明図である。図５にお
いて図１および図２に示した要素と同じ要素には同一の
符号を付して示した。図６に示したように、本実施の形
態においては、ドレイン電極の一部がソース電極の側に
延設され、かつ、ソース電極４の一部がドレイン電極５
の側に延設されている。その他の点は実施の形態１と同
様である。すなわち、走査線に対して所定の角度θをな
して延設されたゲート電極と、ドレイン電極とソース電
極とが設けられている点は実施の形態１と同様である。
本実施の形態では、図６の（ａ）に示すように、第１の
画素は、ドレイン電極５が、ゲート電極に関して信号線
側から延設されかつゲート電極（半導体層６の下層、図
示せず）の一部と重なり合う第１の重なり部分５１を有
して設けられていると同時に、ソース電極４が、ゲート
電極に関して走査線側から延設されかつゲート電極の一
部と重なり合う第２の重なり部分５２とを有して設けら
れていて、前記所定の角度θ方向のゲート電極の中心線
上の１点に関して前記第１の重なり部分と第２の重なり
部分とが点対称に形成されている。また、図６の（ｂ）
に示すように、第２の画素は、走査線に対して所定の角
度θをなして延設されたゲート電極と、ドレイン電極と
ソース電極とが設けられている点は実施の形態１と同様
である。本実施の形態では、ドレイン電極５が、ゲート
電極に関して走査線側から延設されかつゲート電極（半
導体層６の下層、図示せず）の一部と重なり合う第３の
重なり部分５３を有して設けられていると同時に、ソー
ス電極４が、ゲート電極に関して信号線側から延設され
かつゲート電極の一部と重なり合う第４の重なり部分５
４とを有して設けられていて、前記所定の角度θ方向の
ゲート電極の中心線上の１点に関して前記第３の重なり
部分と第４の重なり部分とが点対称に形成されている。
【００２３】このようにドレイン電極とソース電極とを
配設することによっても実施の形態１と同様にステッパ
ーのアライメントずれが生じた場合においても、アライ
メントずれが生じない場合と比較して、複数画素で形成
される領域としての輝度はほとんど変化しないため、分
割露光領域間の輝度差発生を抑制することが可能とな
り、画素開口率を低下させることなく、表示品質に優れ
た液晶表示装置を得ることが可能となる。
配設することによっても実施の形態１と同様にステッパ
ーのアライメントずれが生じた場合においても、アライ
メントずれが生じない場合と比較して、複数画素で形成
される領域としての輝度はほとんど変化しないため、分
割露光領域間の輝度差発生を抑制することが可能とな
り、画素開口率を低下させることなく、表示品質に優れ
た液晶表示装置を得ることが可能となる。
【００２４】なお、以上の実施の形態１および２では、
補助容量配線を設けた画素についての例を示したが、補
助容量配線が無く、隣接ゲート線と画素電極の間で補助
容量を形成する画素においても同様の効果が得られる。
また、共通ＣＳ構造に基づく補助容量の形成のばあいお
よびＣＳ on gate構造に基づく補助容量の形成のばあ
いにおいても適用可能であり、同様の効果が得られる。
また、エッチングストッパー型のＴＦＴについても同様
の効果が得られる。また、走査線とゲート電極の角度θ
は０°から９０°までどの値を用いても良く、この角度
θの方向にしたがって、ＴＦＴを配設することができ
る。さらに、アレイ基板に形成された２電極間に電圧を
印加し、基板面にほぼ水平方向に電界を発生させて液晶
分子を面内駆動するＩＰＳ方式の液晶表示装置にも本発
明を適用でき、同様の効果が得られる。
補助容量配線を設けた画素についての例を示したが、補
助容量配線が無く、隣接ゲート線と画素電極の間で補助
容量を形成する画素においても同様の効果が得られる。
また、共通ＣＳ構造に基づく補助容量の形成のばあいお
よびＣＳ on gate構造に基づく補助容量の形成のばあ
いにおいても適用可能であり、同様の効果が得られる。
また、エッチングストッパー型のＴＦＴについても同様
の効果が得られる。また、走査線とゲート電極の角度θ
は０°から９０°までどの値を用いても良く、この角度
θの方向にしたがって、ＴＦＴを配設することができ
る。さらに、アレイ基板に形成された２電極間に電圧を
印加し、基板面にほぼ水平方向に電界を発生させて液晶
分子を面内駆動するＩＰＳ方式の液晶表示装置にも本発
明を適用でき、同様の効果が得られる。
【００２５】
【発明の効果】以上説明したように、本発明によればア
ライメントずれにより発生するＣｇｄの変動が隣接画素
間で反対方向に発生するような構成をとることで、前記
Ｃｇｄの変動が引き起こす輝度差を見かけ上平均化し、
分割露光領域間の輝度差を抑制することが可能となる。
結果、画素開口率を低下させることなく表示品質に優れ
た液晶表示装置を高い量産性で提供することができる。
ライメントずれにより発生するＣｇｄの変動が隣接画素
間で反対方向に発生するような構成をとることで、前記
Ｃｇｄの変動が引き起こす輝度差を見かけ上平均化し、
分割露光領域間の輝度差を抑制することが可能となる。
結果、画素開口率を低下させることなく表示品質に優れ
た液晶表示装置を高い量産性で提供することができる。
【図１】本発明の一実施の形態における画素部分の平面
説明図である。
説明図である。
【図２】本発明の一実施の形態における画素部分の平面
説明図である。
説明図である。
【図３】本発明の一実施の形態におけるアレイ基板上の
画素配列を示す概略説明図である。
画素配列を示す概略説明図である。
【図４】本発明の一実施の形態におけるＣｇｄの変動と
輝度の関係を説明するための説明図である。
輝度の関係を説明するための説明図である。
【図５】本発明の一実施の形態におけるアライメントず
れと輝度の関係を説明するための説明図である。
れと輝度の関係を説明するための説明図である。
【図６】本発明の他の実施の形態における画素部分の平
面説明図である。
面説明図である。
【図７】従来例の画素の平面説明図および断面説明図で
ある。
ある。
【図８】従来例のアクティブマトリクス型液晶表示装置
の駆動原理を説明するための説明図である。
の駆動原理を説明するための説明図である。
【図９】従来例のアクティブマトリクス型液晶表示装置
で用いられる電圧波形の一例を示す説明図である。
で用いられる電圧波形の一例を示す説明図である。
１ 走査線 ２ 信号線 ３ ゲート電極 ４ ソース電極 ５ ドレイン電極 ６ 半導体層 ７ 画素電極 ８ 補助容量線 ９ 共通電極 １０ アレイ側ガラス基板 １１ 対向ガラス基板 １２ 液晶層 ２１ 走査線 ２２ 信号線 ２３ ＴＦＴ ２４ 補助容量 ２５ 液晶容量 ２６ 寄生容量Ｃｇｄ
Claims (7)
- 【請求項１】 走査線に対して所定の角度θをなして延
設されたゲート電極と、該ゲート電極に関して信号線側
の第１の所定の領域に、該ゲート電極と重なりあう部分
を有して設けられたドレイン電極と、ゲート電極に関し
てドレイン電極と反対側の第２の所定の領域に設けられ
たソース電極とを含む第１の画素と、走査線に対して前
記所定の角度θをなして延設されたゲート電極と、該ゲ
ート電極に関して走査線側の第３の所定の領域に、ゲー
ト電極と重なりあう部分を有して設けられたソース電極
と、ゲート電極に関してソース電極と反対側の第４の所
定の領域に設けられたドレイン電極とを含む第２の画素
とを含むことを特徴とする液晶表示装置。 - 【請求項２】 前記第１の所定の領域が、ゲート電極お
よび信号線によって規定される領域であり、前記第２の
所定の領域が、ゲート電極および走査線によって規定さ
れる領域であり、前記第３の所定の領域が、ゲート電極
および走査線によって規定される領域であり、前記第４
の所定の領域が、ゲート電極および信号線によって規定
される領域であることを特徴とする請求項１記載の液晶
表示装置。 - 【請求項３】 前記第１の画素と第２の画素とが互いに
隣接し、かつ第１の画素と第２の画素とがアレイ状に複
数個配列されてなることを特徴とする請求項１または２
記載の液晶表示装置。 - 【請求項４】 前記第１の画素においてゲート電極とド
レイン電極とが重なり合う部分の面積と、第２の画素に
おいてゲート電極とドレイン電極とが重なり合う部分の
面積とが同一であることを特徴とする請求項１、２また
は３記載の液晶表示装置。 - 【請求項５】 前記第１の画素におけるＣｇｄの値と、
第２の画素におけるＣｇｄの値とが同一であることを特
徴とする請求項１、２または３記載の液晶表示装置。 - 【請求項６】 前記第１の画素に含まれる画素電極およ
びゲート電極によって保持容量が形成され前記第２の画
素に含まれる第２の画素および電極ゲート電極とによっ
て保持容量が形成されてなることを特徴とする請求項
１、２、３、４または５記載の液晶表示装置。 - 【請求項７】 走査線に対して所定の角度θをなして延
設されたゲート電極と、ドレイン電極とソース電極とが
設けられ、該ドレイン電極が、前記ゲート電極に関して
信号線側から延設されかつ前記ゲート電極の一部と重な
り合う第１の重なり部分を有して設けられ、前記ソース
電極が、前記ゲート電極に関して走査線側から延設され
かつ前記ゲート電極の一部と重なり合う第２の重なり部
分とを有して設けられ、前記所定の角度θ方向のゲート
電極の中心線上の１点に関して前記第１の重なり部分と
第２の重なり部分とが点対称に形成された第１の画素
と、走査線に対して所定の角度θをなして延設されたゲ
ート電極と、ドレイン電極とソース電極とが設けられ、
該ドレイン電極が、前記ゲート電極に関して走査線側か
ら延設されかつ前記ゲート電極の一部と重なり合う第３
の重なり部分を有して設けられ、前記ソース電極が、前
記ゲート電極に関して信号線側から延設されかつ前記ゲ
ート電極の一部と重なり合う第４の重なり部分とを有し
て設けられ、前記所定の角度θ方向のゲート電極の中心
線上の１点に関して前記第３の重なり部分と第４の重な
り部分とが点対称に形成された第２の画素とを含むこと
を特徴とする液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08596098A JP4021045B2 (ja) | 1998-03-31 | 1998-03-31 | アクティブマトリクス型表示装置 |
| US09/268,729 US6339456B1 (en) | 1998-03-31 | 1999-03-17 | Active matrix liquid crystal display apparatus with parasitic capacitance fluctuation correction |
| KR1019990010757A KR100310524B1 (ko) | 1998-03-31 | 1999-03-29 | 액티브 매트릭스형 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08596098A JP4021045B2 (ja) | 1998-03-31 | 1998-03-31 | アクティブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11282014A true JPH11282014A (ja) | 1999-10-15 |
| JP4021045B2 JP4021045B2 (ja) | 2007-12-12 |
Family
ID=13873322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08596098A Expired - Fee Related JP4021045B2 (ja) | 1998-03-31 | 1998-03-31 | アクティブマトリクス型表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6339456B1 (ja) |
| JP (1) | JP4021045B2 (ja) |
| KR (1) | KR100310524B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330472A (ja) * | 2005-05-27 | 2006-12-07 | Sharp Corp | 液晶表示装置 |
| US10718964B2 (en) | 2012-12-27 | 2020-07-21 | Lg Display Co., Ltd. | Array substrate for display device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001354968A (ja) * | 2000-06-09 | 2001-12-25 | Hitachi Ltd | アクティブ・マトリクス型液晶表示装置およびその液晶組成物質 |
| US6734924B2 (en) * | 2000-09-08 | 2004-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| KR100442489B1 (ko) * | 2001-06-11 | 2004-07-30 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| CN1304895C (zh) * | 2003-04-07 | 2007-03-14 | 友达光电股份有限公司 | 像素结构及其制造方法 |
| KR20070113743A (ko) * | 2006-05-26 | 2007-11-29 | 삼성전자주식회사 | 박막 트랜지스터, 이를 갖는 어레이 기판 및 이의 제조방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593631B1 (fr) * | 1986-01-27 | 1989-02-17 | Maurice Francois | Ecran d'affichage a matrice active a resistance de grille et procedes de fabrication de cet ecran |
| US4762398A (en) * | 1987-01-26 | 1988-08-09 | Hosiden Electronics Co., Ltd. | Pixel transistor free of parasitic capacitance fluctuations from misalignment |
| KR970004883B1 (ko) * | 1992-04-03 | 1997-04-08 | 삼성전자 주식회사 | 액정표시패널 |
| JP3507117B2 (ja) * | 1993-02-26 | 2004-03-15 | キヤノン株式会社 | Ｔｆｔ基板及び該基板を有する液晶表示装置 |
| US5414283A (en) * | 1993-11-19 | 1995-05-09 | Ois Optical Imaging Systems, Inc. | TFT with reduced parasitic capacitance |
| US5532180A (en) * | 1995-06-02 | 1996-07-02 | Ois Optical Imaging Systems, Inc. | Method of fabricating a TFT with reduced channel length |
| KR0149311B1 (ko) * | 1995-07-28 | 1998-10-15 | 김광호 | 화소 간 기생 용량 차이가 없는 액정 표시 장치용 기판 |
| JP3223805B2 (ja) * | 1996-08-26 | 2001-10-29 | 日本電気株式会社 | 順スタガード型薄膜トランジスタ |
-
1998
- 1998-03-31 JP JP08596098A patent/JP4021045B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-17 US US09/268,729 patent/US6339456B1/en not_active Expired - Lifetime
- 1999-03-29 KR KR1019990010757A patent/KR100310524B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006330472A (ja) * | 2005-05-27 | 2006-12-07 | Sharp Corp | 液晶表示装置 |
| JP4693501B2 (ja) * | 2005-05-27 | 2011-06-01 | シャープ株式会社 | 液晶表示装置 |
| US10718964B2 (en) | 2012-12-27 | 2020-07-21 | Lg Display Co., Ltd. | Array substrate for display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990068314A (ko) | 1999-09-06 |
| JP4021045B2 (ja) | 2007-12-12 |
| US6339456B1 (en) | 2002-01-15 |
| KR100310524B1 (ko) | 2001-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7050038B2 (en) | Active-matrix substrate and display device | |
| KR101116075B1 (ko) | 액정 표시 장치 | |
| KR101230301B1 (ko) | 액정 표시 장치 및 그 구동 방법 | |
| US8243238B2 (en) | Transflective liquid crystal display device | |
| JPWO2009104346A1 (ja) | アクティブマトリクス基板及び液晶表示装置 | |
| US20070064191A1 (en) | Liquid crystal display | |
| JP4115649B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| KR20020036743A (ko) | 피드 스루 전압이 낮아진 박막 트랜지스터 액정 표시 장치 | |
| JP2556253B2 (ja) | 液晶表示装置 | |
| JP4065645B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH11282014A (ja) | アクティブマトリクス型液晶表示装置 | |
| US7173681B2 (en) | Two pixel electrodes interposing the signal line extending into without extending beyond the recess on the protection film caused by the contact hole | |
| KR100685911B1 (ko) | 액정표시장치 | |
| JP3082277B2 (ja) | 液晶表示装置 | |
| JP2003084298A (ja) | 平面表示装置 | |
| JP2639282B2 (ja) | 液晶表示パネル | |
| US20030076451A1 (en) | Active matrix display device | |
| JP2000310766A (ja) | アクティブマトリクス基板の駆動方法及び液晶表示装置 | |
| JPH10260429A (ja) | 薄膜トランジスタ | |
| JP2002072981A (ja) | 液晶表示装置 | |
| US20070242013A1 (en) | Liquid crystal display and manufacturing method of the same | |
| JP4763004B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP4693501B2 (ja) | 液晶表示装置 | |
| JP5213587B2 (ja) | 液晶表示装置 | |
| TWI469112B (zh) | 畫素陣列以及顯示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040901 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061107 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070420 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111005 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131005 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |