JP2556253B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP2556253B2 JP2556253B2 JP12223893A JP12223893A JP2556253B2 JP 2556253 B2 JP2556253 B2 JP 2556253B2 JP 12223893 A JP12223893 A JP 12223893A JP 12223893 A JP12223893 A JP 12223893A JP 2556253 B2 JP2556253 B2 JP 2556253B2
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- Japan
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- electrode
- gate
- bus line
- liquid crystal
- crystal display
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関し、特
に補正容量電極に関する。
に補正容量電極に関する。
【０００２】
【従来の技術】液晶を表示媒体とし、薄膜トランジスタ
をスイッチング素子として用いた液晶表示装置は、薄
型，低消費電力の点ですぐれ、広く使用されているが、
薄膜トランジスタのゲート電極とソース電極間のアライ
メントむらによって浮遊容量にばらつきがあると、ソー
ス電極に接続された画素電極の電圧が変化してコントラ
ストのむらが生じ画質が低下するという問題点がある。
をスイッチング素子として用いた液晶表示装置は、薄
型，低消費電力の点ですぐれ、広く使用されているが、
薄膜トランジスタのゲート電極とソース電極間のアライ
メントむらによって浮遊容量にばらつきがあると、ソー
ス電極に接続された画素電極の電圧が変化してコントラ
ストのむらが生じ画質が低下するという問題点がある。
【０００３】これを解決する一つの方法として図２に示
すように、ガラス基板１上に設けたゲート電極３の上に
絶縁膜５を介して設けた半導体薄膜６の中央にドレイン
電極８を設け両端にソース電極９を形成して対称形に２
ケの薄膜トランジスタを形成して並列接続し、一方のト
ランジスタのゲート・ソース間容量が増加すると他方の
トランジスタのゲート・ソース間容量が減少することで
容量変動を補償するもの（特開平２−７９４７６号公報
参照）がある。
すように、ガラス基板１上に設けたゲート電極３の上に
絶縁膜５を介して設けた半導体薄膜６の中央にドレイン
電極８を設け両端にソース電極９を形成して対称形に２
ケの薄膜トランジスタを形成して並列接続し、一方のト
ランジスタのゲート・ソース間容量が増加すると他方の
トランジスタのゲート・ソース間容量が減少することで
容量変動を補償するもの（特開平２−７９４７６号公報
参照）がある。
【０００４】また、他の方法として図３に示すように、
ゲートバスライン２とドレインバスライン７の交差部近
傍にゲートバスライン２から分岐したゲート電極３，ゲ
ート電極３上に設けた半導体薄膜６，ドレインバスライ
ン７から分岐して半導体薄膜６の一方の側に設けたドレ
イン電極８，半導体薄膜６上の他方の側に設けたソース
電極９からなる薄膜トランジスタのソース電極９から延
長してゲート電極３の延長上のドレイン電極８側の一部
に重ねて設けた補正容量電極１０とソース電極９に接続
した画素電極１１を設け、ゲート電極３とソース電極９
とのアライメントむらによる容量変動を補償するもの
（特開平４−６８３１９号公報参照）がある。
ゲートバスライン２とドレインバスライン７の交差部近
傍にゲートバスライン２から分岐したゲート電極３，ゲ
ート電極３上に設けた半導体薄膜６，ドレインバスライ
ン７から分岐して半導体薄膜６の一方の側に設けたドレ
イン電極８，半導体薄膜６上の他方の側に設けたソース
電極９からなる薄膜トランジスタのソース電極９から延
長してゲート電極３の延長上のドレイン電極８側の一部
に重ねて設けた補正容量電極１０とソース電極９に接続
した画素電極１１を設け、ゲート電極３とソース電極９
とのアライメントむらによる容量変動を補償するもの
（特開平４−６８３１９号公報参照）がある。
【０００５】
【発明が解決しようとする課題】この従来の液晶表示装
置では、ゲート・ソース間容量を均一化するために設け
た補正容量電極により素子全体の面積が増大したり、各
画素における開口率が低下するという問題点があった。
置では、ゲート・ソース間容量を均一化するために設け
た補正容量電極により素子全体の面積が増大したり、各
画素における開口率が低下するという問題点があった。
【０００６】例えば、３００μｍ程度の画素ピッチをも
つ液晶表示装置の場合、従来の例では、開口率が１０〜
２０％低下するという問題があった。
つ液晶表示装置の場合、従来の例では、開口率が１０〜
２０％低下するという問題があった。
【０００７】
【課題を解決するための手段】本発明の液晶表示装置
は、絶縁基板上に設けたゲートバスラインおよび前記ゲ
ートバスラインから分岐したゲート電極と、前記ゲート
電極を含む表面に設けた絶縁膜を介して前記ゲート電極
上に設けた半導体薄膜と、前記絶縁膜上に設けて前記ゲ
ートバスラインと交差するドレインバスラインから分岐
し前記半導体薄膜上の一方の側に設けたドレイン電極
と、前記半導体薄膜上の他方の側に設けて画素電極に接
続したソース電極とを有する液晶表示装置において、隣
りの画素のドレインバスラインの近傍の前記ゲートバス
ラインより分岐して設けた補正容量下部電極と、前記ソ
ース電極に接続して前記補正容量下部電極上に前記絶縁
膜を介して設けた補正容量上部電極とを備えている。
は、絶縁基板上に設けたゲートバスラインおよび前記ゲ
ートバスラインから分岐したゲート電極と、前記ゲート
電極を含む表面に設けた絶縁膜を介して前記ゲート電極
上に設けた半導体薄膜と、前記絶縁膜上に設けて前記ゲ
ートバスラインと交差するドレインバスラインから分岐
し前記半導体薄膜上の一方の側に設けたドレイン電極
と、前記半導体薄膜上の他方の側に設けて画素電極に接
続したソース電極とを有する液晶表示装置において、隣
りの画素のドレインバスラインの近傍の前記ゲートバス
ラインより分岐して設けた補正容量下部電極と、前記ソ
ース電極に接続して前記補正容量下部電極上に前記絶縁
膜を介して設けた補正容量上部電極とを備えている。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１（ａ），（ｂ）は本発明の一実施例を
示す平面図およびＡ−Ａ′線断面図である。
示す平面図およびＡ−Ａ′線断面図である。
【００１０】図１（ａ），（ｂ）に示すように、透明な
ガラス基板１の上に設けたゲートバスライン２およびゲ
ートバスライン２から各画素毎に分岐させて設けたゲー
ト電極３並びに補正容量下部電極４と、これらを含む表
面に設けてゲート絶縁膜および容量絶縁膜を兼ねる絶縁
膜５と、ゲート電極３上の絶縁膜５の上に選択的に形成
した半導体薄膜６と、ゲート電極３近傍の絶縁膜５の上
に設けてゲートバスラインと交差するドレインバスライ
ン７と、ドレインバスライン７から分岐して半導体薄膜
６上の一方の側に設けたドレイン電極８と、半導体薄膜
６上の他方の側に設けたソース電極９およびソース電極
９に接続して絶縁膜５上に延在し補正容量下部電極４の
上に一部重なって設けた補正容量上部電極１０と、ソー
ス電極９に接続して設けた透明な画素電極１１とを有し
て構成され、ゲートバスライン２とドレインバスライン
７との交差部近傍に設けた薄膜トランジスタと画素電極
１１を介して対向する辺の隣の画素のドレインバスライ
ン７ａの近傍に補正容量電極４，１０が形成されてい
る。
ガラス基板１の上に設けたゲートバスライン２およびゲ
ートバスライン２から各画素毎に分岐させて設けたゲー
ト電極３並びに補正容量下部電極４と、これらを含む表
面に設けてゲート絶縁膜および容量絶縁膜を兼ねる絶縁
膜５と、ゲート電極３上の絶縁膜５の上に選択的に形成
した半導体薄膜６と、ゲート電極３近傍の絶縁膜５の上
に設けてゲートバスラインと交差するドレインバスライ
ン７と、ドレインバスライン７から分岐して半導体薄膜
６上の一方の側に設けたドレイン電極８と、半導体薄膜
６上の他方の側に設けたソース電極９およびソース電極
９に接続して絶縁膜５上に延在し補正容量下部電極４の
上に一部重なって設けた補正容量上部電極１０と、ソー
ス電極９に接続して設けた透明な画素電極１１とを有し
て構成され、ゲートバスライン２とドレインバスライン
７との交差部近傍に設けた薄膜トランジスタと画素電極
１１を介して対向する辺の隣の画素のドレインバスライ
ン７ａの近傍に補正容量電極４，１０が形成されてい
る。
【００１１】ここで、ゲート電極３と補正容量下部電極
４，ソース電極９と補正容量上部電極１０はそれぞれ一
つのパターンとして形成されているため、ゲート電極３
とソース電極９の相対位置がフォトリソグラフィ工程の
位置ずれによってゲート・ソース間容量が増加する方向
にずれると補正容量電極間の容量は減少し、ゲート・ソ
ース間容量が減少すると補正容量は増加する。
４，ソース電極９と補正容量上部電極１０はそれぞれ一
つのパターンとして形成されているため、ゲート電極３
とソース電極９の相対位置がフォトリソグラフィ工程の
位置ずれによってゲート・ソース間容量が増加する方向
にずれると補正容量電極間の容量は減少し、ゲート・ソ
ース間容量が減少すると補正容量は増加する。
【００１２】トランジスタ部の単位面積あたりの容量
と、補正容量電極のそれとは前者がＭＩＳ（メタル−絶
縁体−半導体）容量であり、後者がＭＩＭ（メタル−絶
縁体−メタル）容量であるため異なっている。典型的に
はトランジスタのチャネル幅：ＷTrに対して補正容量部
の幅：ＷC をＷC ≒０．５×ＷTrとすることにより、上
述したゲートとソースのアライメントずれによるトラン
ジスタのゲート・ソース間寄生容量変化と補正容量の変
化は打ちけし合い、たし算としてのゲートと表示電極と
の寄生容量を一定にできる。
と、補正容量電極のそれとは前者がＭＩＳ（メタル−絶
縁体−半導体）容量であり、後者がＭＩＭ（メタル−絶
縁体−メタル）容量であるため異なっている。典型的に
はトランジスタのチャネル幅：ＷTrに対して補正容量部
の幅：ＷC をＷC ≒０．５×ＷTrとすることにより、上
述したゲートとソースのアライメントずれによるトラン
ジスタのゲート・ソース間寄生容量変化と補正容量の変
化は打ちけし合い、たし算としてのゲートと表示電極と
の寄生容量を一定にできる。
【００１３】なお、補正容量上・下電極４，１０はブラ
ックマトリックスで区画された画素開口部の外に形成す
ることにより、画素の開口率を低下させずに容量補正が
できる。
ックマトリックスで区画された画素開口部の外に形成す
ることにより、画素の開口率を低下させずに容量補正が
できる。
【００１４】
【発明の効果】以上説明したように本発明は、ゲートバ
スラインとドレインバスラインの交差部近傍に設けた薄
膜トランジスタと画素電極を介して対向する辺の隣のド
レインバスラインの近傍に薄膜トランジスタのゲート電
極と一体化した補正容量下部電極と、ソース電極と一体
化して設けた補正容量上部電極とを設けることにより、
補正容量電極を画素開口部の外に置くことができ、フォ
トリソグラフィ工程のアライメントずれで生ずるゲート
・ソース間容量の変動を画素開口部の開口率を低下させ
ずに補償できるという効果を有する。
スラインとドレインバスラインの交差部近傍に設けた薄
膜トランジスタと画素電極を介して対向する辺の隣のド
レインバスラインの近傍に薄膜トランジスタのゲート電
極と一体化した補正容量下部電極と、ソース電極と一体
化して設けた補正容量上部電極とを設けることにより、
補正容量電極を画素開口部の外に置くことができ、フォ
トリソグラフィ工程のアライメントずれで生ずるゲート
・ソース間容量の変動を画素開口部の開口率を低下させ
ずに補償できるという効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面図およびＡ−Ａ′
線断面図。
線断面図。
【図２】従来の液晶表示装置の第１の例を示す断面図。
【図３】従来の液晶表示装置の第２の例を示す断面図。
１ ガラス基板 ２ ゲートバスライン ３ ゲート電極 ４ 補正容量下部電極 ５ 絶縁膜 ６ 半導体薄膜 ７，７ａ ドレインバスライン ８ ドレイン電極 ９ ソース電極 １０ 補正容量上部電極 １１ 画素電極
Claims (2)
- 【請求項１】 絶縁基板上に設けたゲートバスラインお
よび前記ゲートバスラインから分岐したゲート電極と、
前記ゲート電極を含む表面に設けた絶縁膜を介して前記
ゲート電極上に設けた半導体薄膜と、前記絶縁膜上に設
けて前記ゲートバスラインと交差するドレインバスライ
ンから分岐し前記半導体薄膜上の一方の側に設けたドレ
イン電極と、前記半導体薄膜上の他方の側に設けて画素
電極に接続したソース電極とを有する液晶表示装置にお
いて、隣りの画素のドレインバスラインの近傍の前記ゲ
ートバスラインより分岐して設けた補正容量下部電極
と、前記ソース電極に接続して前記補正容量下部電極上
に前記絶縁膜を介して設けた補正容量上部電極とを備え
たことを特徴とする液晶表示装置。 - 【請求項２】 ゲート電極と補正容量下部電極が一体化
された単一パターンからなり、且つソース電極と補正容
量上部電極が一体化された単一パターンからなる請求項
１記載の液晶表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223893A JP2556253B2 (ja) | 1993-05-25 | 1993-05-25 | 液晶表示装置 |
| KR1019940011612A KR0162109B1 (ko) | 1993-05-25 | 1994-05-25 | 액티브 매트릭스형 액정 표시 디바이스 |
| US08/249,624 US5546205A (en) | 1993-05-25 | 1994-05-25 | Active matrix liquid crystal display panel having compensating capacitor provided without lowering pixel aperture ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12223893A JP2556253B2 (ja) | 1993-05-25 | 1993-05-25 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06332007A JPH06332007A (ja) | 1994-12-02 |
| JP2556253B2 true JP2556253B2 (ja) | 1996-11-20 |
Family
ID=14831009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12223893A Expired - Lifetime JP2556253B2 (ja) | 1993-05-25 | 1993-05-25 | 液晶表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5546205A (ja) |
| JP (1) | JP2556253B2 (ja) |
| KR (1) | KR0162109B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5657101A (en) * | 1995-12-15 | 1997-08-12 | Industrial Technology Research Institute | LCD having a thin film capacitor with two lower capacitor electrodes and a pixel electrode serving as an upper electrode |
| JPH09281508A (ja) * | 1996-04-12 | 1997-10-31 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその作製方法 |
| KR100419086B1 (ko) * | 1996-04-12 | 2004-05-20 | 삼성전자주식회사 | 박막트랜지스터액정표시장치 |
| KR100444792B1 (ko) * | 1996-07-25 | 2004-12-30 | 삼성전자주식회사 | 유지용량을줄이기위한액정표시장치의구조 |
| KR100247493B1 (ko) * | 1996-10-18 | 2000-03-15 | 구본준, 론 위라하디락사 | 액티브매트릭스기판의 구조 |
| US6407440B1 (en) * | 2000-02-25 | 2002-06-18 | Micron Technology Inc. | Pixel cell with high storage capacitance for a CMOS imager |
| US6767609B2 (en) * | 2000-09-15 | 2004-07-27 | 3M Innovative Properties Company | Perforated film constructions for backlit signs |
| EP1378015A4 (en) | 2001-04-10 | 2005-08-03 | Sarnoff Corp | METHOD AND DEVICE FOR PROVIDING AN ACTIVE MATRIX PIXEL WITH HIGH EFFICIENCY USING ORGANIC THIN FILM TRANSISTORS |
| US6897908B2 (en) * | 2001-11-23 | 2005-05-24 | Chi Mei Optoelectronics Corporation | Liquid crystal display panel having reduced flicker |
| TWI287132B (en) * | 2001-11-23 | 2007-09-21 | Chi Mei Optoelectronics Corp | A liquid crystal display having reduced flicker |
| KR100508000B1 (ko) * | 2002-08-27 | 2005-08-17 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR100556702B1 (ko) * | 2003-10-14 | 2006-03-07 | 엘지.필립스 엘시디 주식회사 | 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법 |
| TWI226962B (en) | 2004-01-05 | 2005-01-21 | Au Optronics Corp | Liquid crystal display device with a capacitance-compensated structure |
| TWI284242B (en) * | 2005-12-30 | 2007-07-21 | Au Optronics Corp | Pixel unit and display device utilizing the same |
| TWI489191B (zh) * | 2012-09-20 | 2015-06-21 | Au Optronics Corp | 畫素結構及薄膜電晶體 |
| KR102097024B1 (ko) * | 2013-01-04 | 2020-04-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2850332B2 (ja) * | 1988-09-14 | 1999-01-27 | セイコーエプソン株式会社 | 薄膜トランジスタ |
| JP2639980B2 (ja) * | 1988-09-19 | 1997-08-13 | 三洋電機株式会社 | 液晶表示装置 |
| JPH02178632A (ja) * | 1988-12-29 | 1990-07-11 | Sony Corp | 液晶表示装置 |
| JPH02234128A (ja) * | 1989-03-08 | 1990-09-17 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH03114028A (ja) * | 1989-09-28 | 1991-05-15 | Fujitsu Ltd | 薄膜トランジスタマトリクスとその製造方法 |
| DE69108062T2 (de) * | 1990-01-17 | 1995-07-20 | Toshiba Kawasaki Kk | Flüssigkristall-Anzeigevorrichtung mit aktiver Matrix. |
| JP2573730B2 (ja) * | 1990-07-09 | 1997-01-22 | シャープ株式会社 | アクティブマトリクス表示装置 |
| US5245450A (en) * | 1990-07-23 | 1993-09-14 | Hosiden Corporation | Liquid crystal display device with control capacitors for gray-scale |
| US5302987A (en) * | 1991-05-15 | 1994-04-12 | Sharp Kabushiki Kaisha | Active matrix substrate including connecting electrode with extended portion |
| US5285302A (en) * | 1992-03-30 | 1994-02-08 | Industrial Technology Research Institute | TFT matrix liquid crystal display with compensation capacitance plus TFT stray capacitance constant irrespective of mask misalignment during patterning |
| FR2689287B1 (fr) * | 1992-03-30 | 1997-01-03 | France Telecom | Ecran d'affichage a masque optique et procede de realisation de cet ecran. |
-
1993
- 1993-05-25 JP JP12223893A patent/JP2556253B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-25 KR KR1019940011612A patent/KR0162109B1/ko not_active IP Right Cessation
- 1994-05-25 US US08/249,624 patent/US5546205A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5546205A (en) | 1996-08-13 |
| KR0162109B1 (ko) | 1998-12-15 |
| JPH06332007A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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