JPH02178632A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の画素をマトリクス配列してなる液晶表
示装置に関する。

〔発明の概要〕

本発明は、夫々ＣＭＯ３構成のスイッチングトランジス
タ及び画素電極を有する複数の画素がマトリクス配列さ
れると共に、上記複数の画素の各列間に信号線が配され
、上記複数の画素の各行間に夫々第１及び第２の選択線
が配されて成る液晶表示装置において、上記画素電極と
第１及び第２の選択線との間に付加容量を設けて構成す
ることにより、付加容量に対する固定電位供給のための
専用の電極配線の追加や開口率を低下させることなく画
質の向上を図れるようにしたものである。

〔従来の技術〕

一般に、液晶表示装置の表示に生じるフリッカ−やシェ
ーディング、リーク等の対策のため、各画素毎に付加容
量即ちストレージ容量を付加する必要がある。

このストレージ容量には、固定電位が必要なため、スト
レージ容量専用の電極配線を用いるのが理想であるが、
電極配線を形成するための工程が増えることから、実際
には第３図の等価回路図及び第４図の構成図に示すよう
に、画素電極（１１）と該画素電極（１１）に対するス
イッチングトランジスタ（１２）が関与する選択線（１
３ｎ）の１つ前の行に存する選択線（１３，１）とをオ
ーバーラツプさせて容量（Ｃ）を構成するようにしてい
る。尚、スイッチングトランジスタ（２）はＮＭＯＳト
ランジスタを用いている。

今、一つ前の行に存する選択線（ｔ３．−＋）に選択信
号（Ｖ、）が加わると該信号（Ｖ、）が容量（Ｃ）を介
して画素電極（１１）に飛び込むが、次の行の選択線（
即ち、今対象としている画素に関“する選択線）　（１
３ｎ）に選択信号（Ｖ、）が加わることによって打消さ
れると共に、画素内のＮＭＯＳ　トランジスタ（２）が
オンし、変調された映像信号（νＳ）が信号線（１４ｎ
）及び画素電極（１１）を通して液晶に印加される。こ
のとき、上記映像信号（Ｖ、）は、容量（Ｃ）に蓄積さ
れる。そして、選択信号（Ｖ、）が消滅すると同時にＮ
ＭＯＳ　）ランジスタ（２）はＯＦＦ状態に戻るが、次
の走査期間まで固定電位となるため、容量（Ｃ）に蓄積
された電荷は、例えば１フレームの期間、引き続き液晶
に加わり、容量（Ｃ）はその間ストレージ容量として機
能する。

ところが、上記構成の場合、選択信号（Ｖ、）はＮＭＯ
Ｓ　）ランジスタ（２）内においてスレシュルド電圧（
ｖｔｈ）分の電位降下が生じるため、選択信号（Ｖ、）
のレベルを映像信号（Ｖ、）のレベルよりもスレシュル
ド電圧（ｖｔｈ）分高いレベルにさせる必要がある。従
って、この高レベルの選択信号（ν、）が供給されるＮ
ＭＯＳ　）ランジスタ（２）のゲート耐圧を極めて大き
くする必要があり、そのため液晶表示装置の信顛性が低
下するという不都合があった。

また、スイッチングトランジスタ（２）は、各画素に１
個のみ配置されているため、該トランジスタ（２）が破
壊された場合、その画素の部分は白点あるいは黒点とし
て表示され、画像を著しく劣化させるという不都合があ
る。

そこで、本出願人は、上記不都点を解消させるために、
第５図に示すように、スイッチングトランジスタ（２１
）をＣＭＯＳ構成とし、さらに複数の画素の各列間に信
号線（２２ｎ）を配し、複数の画素の各行間に夫々第１
及び第２の選択１（２３ａ、）及び（２３ｂ、）を配す
るようにした液晶表示装置を提案した（特願昭６１−２
２７３６２号参照）。

この構成によれば、例えば信号線（６）に第６図Ａに示
すような映像信号（ｖｌ）が供給されていた場合、第１
及び第２の選択線（２３ａ、）及び（２３ｂ、）には同
図Ｂ、Ｃに示すような互いに逆極性の選択信号（τ、）
、　　（Ｖ、）を供給して、ＮＭＯＳ　ｌ−ランジスタ
（２１Ｎ）とＰＭＯＳ　）ランジスタ（２１Ｐ）とが夫
々のパルス期間に導通されるため、映像信号（Ｖ、）が
各選択信号（ｖ、）　、　　（ｖｐ）のパルス期間にＮ
ＭＯＳ及びＰＭＯＳ　）ランジスタ（２１Ｎ）及び（２
ＩＰ）とを通じて画素電極（２４）に供給されると共に
、映像信号（Ｖ、）の高電位期間にはＰＭＯＳ　）ラン
ジスタ（２１Ｐ）が充分に導通し、低電位期間にはＮＭ
ＯＳ　トランジスタ（２１Ｎ）が充分に導通する。その
ため、夫々の選択信号（ｖ、）、　　（Ｖ、）のレベル
を映像信号（ｖｓ）のレベルｌｖ、、−ｖ□１と等しく
することができ、それによりＮＭＯＳ及びＰＭＯＳ　ト
ランジスタ（２１Ｎ）及び（２１Ｐ）のゲート耐圧を大
きくする必要がなく、液晶表示装置の信鎖性が向上する
。また、ＰＭＯＳ又はＮＭＯＳのどちらかのトランジス
タが破壊されても一方のトランジスタが作動しているた
め、白点あるいは黒点として表示されず画質は劣化され
ないという特徴を有する。

〔発明が解決しようとする課題〕

しかしながら、従来のＣＭＯＳ　）ランジスタをスイッ
チングトランジスタとする液晶表示装置においては、フ
リッカ−やシェーディング、リーク等に対する対策用と
してのストレージ容量を設ける場合、上記第３図及び第
４図に示すような構成は、パターンレイアウト上困難で
あり、たとえ設けられたとしてもその容量値がかせげな
いという不都合がある。即ち、ＣＭＯＳ　）ランジスタ
をスイッチングトランジスタとする画素内にストレージ
容量を第３図及び第４図の構成で実現させる場合、第７
図及び第８図に示すような等価回路及び構成となる。即
ち、画素電極（２４）と第１の選択線（２３ａ、）との
間に第１の容量（Ｃ＋）が形成され、画素電極（２４）
と一つ前の行に存する画素群が関与する第２の選択線（
２３ｂ、ｌ）との間に第２の容量（Ｃ２）が形成される
。尚、符号は第５図と対応するものについては同じ符号
を用いる。

この構成においては、第１の選択線（２３ａ、）に選択
信号（Ｖｐ）が入ったとき、第１の選択線（２３ａ、）
と画素電極（２４）において容量接合（斜線で示す）（
２５）されているため、例えば、画素に黒の表示をさせ
たい場合、比較的低いレベルの映像信号（νＳ）が信号
線（２２ｎ）を通して入って（るが、高レベルの選択信
号（ｖｐ）が上記容量接合部分（２５）を介して飛び込
むため、黒の表示状態を著しく劣化させる。

また、上記第７図及び第８図で示すストレージ容量（Ｃ
３）及び（Ｃりの形成は、実質的にはＮＭＯＳトランジ
スタ（２１）のみに対する容量形成に帰着するため、画
素全体から見るとその容量値は低いものとなり、フリッ
カ−防止としての機能を十分果たすことができない。

本発明は、このような点に鑑み成されたもので、その目
的とするところは、スイッチングトランジスタとしてＣ
ＭＯＳトランジスタを用いた液晶表示装置において、ス
トレージ容量の形成に供する専用の電極配線の追加や開
口率を低下させることなく、ストレージ容量の形成が可
能で、かつそのストレージ容量の形成に対する簡略化を
も図ることができる高画質の液晶表示装置を提供するこ
とにある。

（課題を解決するための手段〕 本発明の液晶表示装置は、夫々ＣＭＯ３構成のスイッチ
ングトランジスタ（２）及び画素電極（１）を有する複
数の画素がヤトリクス配列されると共に、上記複数の画
素の各列間に信号線（３ｎ）が配され、上記複数の画素
の各行間に夫々第１及び第２の選択線（４ａ、）及び（
４ｂ、）が配されて成る液晶表示装置において、上記画
素電極（１）と第１及び第２の選択線（４ａｆｉ）及び
（４ｂい）との間に付加容量（Ｃａ）及び（ｃｂ）を設
けて構成する。

〔作用〕

上述の本発明の構成によれば、画素電極（１）と第１及
び第２の選択線（４ａ、）及び（４ｂ、）との間にスト
レージ容量（Ｃａ）及び（Ｃｂ）を形成するようにした
ので、ストレージ容量（Ｃａ）及び（ｃｂ）に供する専
用の電極配線を形成するためのプロセスが不要となり、
もって、電極配線の存在による開口率の低下をも阻止す
ることが可能である。

また、第１及び第２の選択線（４ａ、）及び（４ｂ、、
）を介して入力される選択信号ｒｖ、）及び（Ｖ、）は
、互いに相殺されるので、選択信号ｆｆｐ’）及び（ｖ
ｐ）の映像信号（Ｖ、）への飛び込みによる画質の劣化
を防止することができる。

〔実施例〕

以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。

第１図は、本実施例に係る液晶表示装置の要部（１画素
の構成）を示す等価回路図であり、第２図はその構成図
である。

これらの図において、（１）は画素（液晶セル（ＬＣ）
）を構成する透明の画素電極、（２）は画素を駆動する
ためのスイッチング用のトランジスタを示す、また、画
素の各列間には映像信号（ν、）を供給するための信号
線（３ｎ）が配され、画素の各行間には、１行に並ぶ画
素群に対し、該画素群を挟むようにしてそれぞれ第１及
び第２の選択線（４ａ、）及び（４ｂ、）が配される。

尚、第１及び第２の選択！（４ａ、）及び（４ｂ、）に
は互いに逆極性の選択信号（７，）及び（Ｖ、）が供給
される。

スイッチングトランジスタ（２）は、ＣＭＯＳトランジ
スタにて構成され、第１の選択線（４ａ、）側に例えば
ＮＭＯＳ　Ｉ−ランジスタ（２Ｎ）が接続され、第２の
選択線（４ｂ、）側にはＰＭＯ５ｌ−ランジスタ（２Ｐ
）が接続される。更に詳しくは、ＮＭＯＳ　）ランジス
タ（２Ｎ）のドレイン（２Ｎａ）が画素電極（１）に接
続され、ソース（２Ｎ、）が信号線（３ｎ）に接続され
、ゲー１−　（２Ｎ、）が第１の選択線（４ａ、）に接
続される。一方のＰＭＯＳトランジスタ（２Ｐ）におい
ては、ドレイン（２ｐａ）が画素電極（１）に、ソース
（２Ｐ、）が信号線（３ｎ）に、ゲート（２Ｐ、）が第
２の選択線（４ｂ、）に接続される。

そして、本実施例においては、第２図に示すように、画
素電極（１）を第１及び第２の選択線（４ａ、、）及び
（４ｂ、）にオーバーラツプさせて形成することにより
、画素内にストレージ容量（Ｃａ）及び（Ｃｂ）を付加
させるようにしている（斜線で示す）、このとき画素電
極（１）と第１の選択線（４ａ、）とのオーバーラツプ
分と、画素電極（１）と第２の選択線（４ｂ、）とのオ
ーバーラツプ分を同一にする。

また、互に特性の異なるＮＭＯＳ、　ＰＭＯＳ）ランジ
スタの場合にはＮＭＯＳ、　ＰＭＯＳ）ランジスタ（２
Ｎ）　、　（２Ｐ）のチャンネル幅（Ｗｎ）　、　　（
Ｗｐ）及びチャンネル長（Ｌｎ）　、　　（Ｌｐ）を変
えてそれぞれのストレージ容量（Ｃａ）　、　　（Ｃｂ
）に入る電位を同一にさせるようにしてもよい、上記形
成方法は、そのプロセスを簡略化させることが可能であ
る。

上述の如（本例によれば、画素電極（１）を第１及び第
２の選択線（４ａ、）及び（４ｂ、％）とにオーバーラ
ツプさせるだけで、従来からストレージ容量の形成が困
難であったＣＭＯＳ構成のスイッチングトランジスタを
有する画素内に、ストレージ容量を、形成することが可
能となる。また、第１及び第２の選択線（４ａ、）及び
（４ｂ、）にオーバーラツプさせてストレージ容量（Ｃ
ａ）　、　　（Ｃｂ）を形成しているので、選択信号（
■、）及び（Ｖ、）が消滅してスイッチングトランジス
タ（２）がＯＦＦ状態に戻った際、ストレージ容量（Ｃ
ａ）　、　　（Ｃｂ）には固定電位がかかるため、固定
電位を供給するための専用の電極配線を新たに追加形成
する必要がないと共に、専用の電極配線の形成による画
素の開口率の低下をも防止することができる。

また、本実施例においては、選択信号（Ｖ、）及び（Ｖ
、）がそれぞれストレージ容量（Ｃａ）　。

（Ｃｂ）を通して入力されてきても、互いに相殺されて
しまうため、従来の如く選択信号が映像信号に飛び込ん
で画質を劣化させるということがない。

尚、本実施例は、スイッチングトランジスタとしてＣＭ
ＯＳ構成のトランジスタ（２）を用いているので、選択
信号レベルの低減、黒点あるいは白点表示の防止等の効
果を奏することは自明である。

また、上記実施例では、第１の選択線（４ａ、１）にＮ
ＭＯＳ　）ランジスタ（２Ｎ）　、第２の選択線（４ｂ
、１）にＰＭＯＳ　トランジスタ（２Ｐ）を接続させた
が、その逆の構成を採用してもよい。

〔発明の効果〕

本発明に係る液晶表示装置は、夫々ＣＭＯ３構成のスイ
ッチングトランジスタ及び画素電極を有する複数の画素
がマトリクス配列されると共に、上記複数の画素の各列
間に信号線が配され、上記複数の画素の各行間に夫々第
１及び第２の選択線が配されて成る液晶表示装置におい
て、上記画素電極と第１及び第２の選択線との間に付加
容量を設けるようにしたので、付加容量に対する固定電
位供給のための専用の電極配線の追加形成及び開口率を
低下させることなく画質の向上を図ることができる。

【図面の簡単な説明】

第１図は本実施例に係る液晶表示装置の要部を示す等価
回路図、第２図はその構成図、第３図は従来例を示す等
価回路図、第４図はその構成図、第５図は他の従来例を
示す等価回路図、第６図は映像信号及び選択信号の波形
図、第７図は他の従来例に第３図の回路を応用した場合
を示す等価回路図、第８図はその構成図である。 （１）は画素電極、（２）はスイッチングトランジスタ
、（２Ｎ）はＮＭＯＳ　）ランジスタ、（２Ｐ）はＰＭ
ＯＳ　）ランジスタ、（３ｎ）は信号線、（４ａ、）は
第１の選択線、（４ｂ、）は第２の選択線、（Ｃａ）　
、　　（Ｃｂ）はストレージ容量である。

Claims (1)

1. 【特許請求の範囲】 夫々ＣＭＯＳ構成のスイッチングトランジスタ及び画素
   電極を有する複数の画素がマトリクス配列されると共に
   、上記複数の画素の各列間に信号線が配され、上記複数
   の画素の各行間に夫々第１及び第２の選択線が配されて
   成る液晶表示装置において、 上記画素電極と第１及び第２の選択線との間に付加容量
   が設けられて成る液晶表示装置。