JP2003091017A - カラー液晶表示装置 - Google Patents
カラー液晶表示装置Info
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- JP2003091017A JP2003091017A JP2001284805A JP2001284805A JP2003091017A JP 2003091017 A JP2003091017 A JP 2003091017A JP 2001284805 A JP2001284805 A JP 2001284805A JP 2001284805 A JP2001284805 A JP 2001284805A JP 2003091017 A JP2003091017 A JP 2003091017A
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Abstract
(57)【要約】
【課題】 マルチギャップ構造のカラー液晶表示装置に
おいて、Ｒ、Ｇ、Ｂの各画素のゲートパルスオフ時の画
素電極電位のレベルシフト電圧ΔＶをほぼ同じとし、フ
リッカーを低減する。 【解決手段】 画素容量をＣｌｃとし、補助容量をＣｓ
とし、寄生容量をＣｇｓとすると、ゲートパルスがオフ
するときに、画素電極電位にレベルシフト電圧ΔＶ＝
（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）が生じる。マル
チギャップ構造の場合、各画素の画素容量Ｃｌｃが異な
る。そこで、各画素のレベルシフト電圧ΔＶをほぼ同じ
とするため、例えば補助容量Ｃｓを補正する。このた
め、Ｒ、Ｇ、Ｂの各画素の補助容量電極４８Ｒ、４８
Ｇ、４８Ｂの面積はこの順で小さくなっている。
おいて、Ｒ、Ｇ、Ｂの各画素のゲートパルスオフ時の画
素電極電位のレベルシフト電圧ΔＶをほぼ同じとし、フ
リッカーを低減する。 【解決手段】 画素容量をＣｌｃとし、補助容量をＣｓ
とし、寄生容量をＣｇｓとすると、ゲートパルスがオフ
するときに、画素電極電位にレベルシフト電圧ΔＶ＝
（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）が生じる。マル
チギャップ構造の場合、各画素の画素容量Ｃｌｃが異な
る。そこで、各画素のレベルシフト電圧ΔＶをほぼ同じ
とするため、例えば補助容量Ｃｓを補正する。このた
め、Ｒ、Ｇ、Ｂの各画素の補助容量電極４８Ｒ、４８
Ｇ、４８Ｂの面積はこの順で小さくなっている。
Description
【０００１】
【発明の属する技術分野】この発明はカラー液晶表示装
置に関する。
置に関する。
【０００２】
【従来の技術】図８は従来のカラー液晶表示装置の一例
におけるアクティブ基板の一部の透過平面図を示し、図
９は図８のＸ−Ｘ線に沿う断面図を示し、図１０は図８
のＹ−Ｙ線に沿う部分における対向基板を含む断面図を
示したものである。
におけるアクティブ基板の一部の透過平面図を示し、図
９は図８のＸ−Ｘ線に沿う断面図を示し、図１０は図８
のＹ−Ｙ線に沿う部分における対向基板を含む断面図を
示したものである。
【０００３】図１０に示すように、このカラー液晶表示
装置では、アクティブ基板１とこのアクティブ基板１の
上方に位置する対向基板２とがほぼ方形枠状のシール材
（図示せず）を介して貼り合わされ、シール材と両基板
１、２との間に形成された空間に液晶３が封入されたも
のからなっている。
装置では、アクティブ基板１とこのアクティブ基板１の
上方に位置する対向基板２とがほぼ方形枠状のシール材
（図示せず）を介して貼り合わされ、シール材と両基板
１、２との間に形成された空間に液晶３が封入されたも
のからなっている。
【０００４】そして、図８に示すように、アクティブ基
板１上には複数の走査線４および複数の信号線５がそれ
ぞれ行方向および列方向に延びて設けられている。両線
４、５の各交点近傍には、両線４、５に接続された薄膜
トランジスタ６およびこの薄膜トランジスタ６によって
駆動される画素電極７がマトリクス状に配置されてい
る。また、画素電極７を挾んで走査線４とは反対側に補
助容量線８が画素電極７と重ね合わされて行方向に延び
て設けられている。
板１上には複数の走査線４および複数の信号線５がそれ
ぞれ行方向および列方向に延びて設けられている。両線
４、５の各交点近傍には、両線４、５に接続された薄膜
トランジスタ６およびこの薄膜トランジスタ６によって
駆動される画素電極７がマトリクス状に配置されてい
る。また、画素電極７を挾んで走査線４とは反対側に補
助容量線８が画素電極７と重ね合わされて行方向に延び
て設けられている。
【０００５】次に、薄膜トランジスタ６等の具体的な構
造について、図９を参照して説明する。アクティブ基板
１の上面（対向基板２との対向面）の所定の個所にはゲ
ート電極１１を含む走査線４が設けられ、他の所定の個
所には補助容量線８が設けられ、その上面全体にはゲー
ト絶縁膜１２が設けられている。
造について、図９を参照して説明する。アクティブ基板
１の上面（対向基板２との対向面）の所定の個所にはゲ
ート電極１１を含む走査線４が設けられ、他の所定の個
所には補助容量線８が設けられ、その上面全体にはゲー
ト絶縁膜１２が設けられている。
【０００６】ゲート絶縁膜１２の上面の所定の個所には
真性アモルファスシリコンからなる半導体薄膜１３が設
けられている。半導体薄膜１３の上面ほぼ中央部にはチ
ャネル保護膜１４が設けられている。チャネル保護膜１
４の上面両側およびその両側における半導体薄膜１３の
上面にはｎ型アモルファスシリコンからなるコンタクト
層１５、１６が設けられている。
真性アモルファスシリコンからなる半導体薄膜１３が設
けられている。半導体薄膜１３の上面ほぼ中央部にはチ
ャネル保護膜１４が設けられている。チャネル保護膜１
４の上面両側およびその両側における半導体薄膜１３の
上面にはｎ型アモルファスシリコンからなるコンタクト
層１５、１６が設けられている。
【０００７】一方のコンタクト層１５の上面にはソース
電極１７が設けられている。他方のコンタクト層１６の
上面およびゲート絶縁膜１２の上面の所定の箇所にはド
レイン電極１８を含む信号線５が設けられている。
電極１７が設けられている。他方のコンタクト層１６の
上面およびゲート絶縁膜１２の上面の所定の箇所にはド
レイン電極１８を含む信号線５が設けられている。
【０００８】そして、ゲート電極１１、ゲート絶縁膜１
２、半導体薄膜１３、チャネル保護膜１４、コンタクト
層１５、１６、ソース電極１７およびドレイン電極１８
により、薄膜トランジスタ６が構成されている。
２、半導体薄膜１３、チャネル保護膜１４、コンタクト
層１５、１６、ソース電極１７およびドレイン電極１８
により、薄膜トランジスタ６が構成されている。
【０００９】薄膜トランジスタ６等を含むゲート絶縁膜
１２の上面全体には平坦化膜１９が設けられている。平
坦化膜１９のソース電極１７の所定の箇所に対応する部
分にはコンタクトホール２０が設けられている。平坦化
膜１９の上面の所定の個所にはＩＴＯからなる画素電極
７が設けられている。画素電極７はコンタクトホール２
０を介してソース電極１７に接続されている。
１２の上面全体には平坦化膜１９が設けられている。平
坦化膜１９のソース電極１７の所定の箇所に対応する部
分にはコンタクトホール２０が設けられている。平坦化
膜１９の上面の所定の個所にはＩＴＯからなる画素電極
７が設けられている。画素電極７はコンタクトホール２
０を介してソース電極１７に接続されている。
【００１０】次に、対向基板２について、図１０を参照
して説明する。対向基板２の下面（アクティブ基板１と
の対向面）の各所定の個所にはブラックマトリクス２１
およびＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタ
要素２２Ｒ、２２Ｇ、２２Ｂが設けられている。このう
ちカラーフィルタ要素２２Ｒ、２２Ｇ、２２Ｂは、対応
する画素電極７に対向して設けられている。
して説明する。対向基板２の下面（アクティブ基板１と
の対向面）の各所定の個所にはブラックマトリクス２１
およびＲ（赤）、Ｇ（緑）、Ｂ（青）のカラーフィルタ
要素２２Ｒ、２２Ｇ、２２Ｂが設けられている。このう
ちカラーフィルタ要素２２Ｒ、２２Ｇ、２２Ｂは、対応
する画素電極７に対向して設けられている。
【００１１】ブラックマトリクス２１およびカラーフィ
ルタ要素２２Ｒ、２２Ｇ、２２Ｂの下面にはＩＴＯから
なる共通電極２３が設けられている。そして、画素電極
７とこれに対向配置された共通電極２３とその間の液晶
３とによって画素容量部が形成されている。この場合、
画素電極７の面積は同じであるので、画素容量部の画素
容量は同じである。
ルタ要素２２Ｒ、２２Ｇ、２２Ｂの下面にはＩＴＯから
なる共通電極２３が設けられている。そして、画素電極
７とこれに対向配置された共通電極２３とその間の液晶
３とによって画素容量部が形成されている。この場合、
画素電極７の面積は同じであるので、画素容量部の画素
容量は同じである。
【００１２】ここで、図８に示すように、補助容量線８
のうちの画素電極７と重ね合わされた部分は補助容量電
極８ａとなっている。そして、この重ね合わされた部分
によって補助容量部が形成されている。この場合、補助
容量電極８ａの面積は同じであるので、補助容量部の補
助容量は同じである。
のうちの画素電極７と重ね合わされた部分は補助容量電
極８ａとなっている。そして、この重ね合わされた部分
によって補助容量部が形成されている。この場合、補助
容量電極８ａの面積は同じであるので、補助容量部の補
助容量は同じである。
【００１３】ところで、カラーフィルタ要素２２Ｒ、２
２Ｇ、２２Ｂの厚さは、Ｒ、Ｇ、Ｂの波長別に液晶３の
透過光強度が異なるため、これを補正する目的から、互
いに異なっている。すなわち、カラーフィルタ要素２２
Ｒ、２２Ｇ、２２Ｂの各厚さはこの順で厚くなってい
る。
２Ｇ、２２Ｂの厚さは、Ｒ、Ｇ、Ｂの波長別に液晶３の
透過光強度が異なるため、これを補正する目的から、互
いに異なっている。すなわち、カラーフィルタ要素２２
Ｒ、２２Ｇ、２２Ｂの各厚さはこの順で厚くなってい
る。
【００１４】一方、各カラーフィルタ要素２２Ｒ、２２
Ｇ、２２Ｂに対応する各画素電極７は、平坦化膜１９上
に設けられているため、同一の平面上に配置されてい
る。従って、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３はこの順で小さくなっている。このような構造
は、一般に、マルチギャップ構造と呼ばれている。
Ｇ、２２Ｂに対応する各画素電極７は、平坦化膜１９上
に設けられているため、同一の平面上に配置されてい
る。従って、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３はこの順で小さくなっている。このような構造
は、一般に、マルチギャップ構造と呼ばれている。
【００１５】次に、図１１は上記従来のカラー液晶表示
装置の等価回路を示したものである。符号３１は画素容
量部、３２は補助容量部、３３は薄膜トランジスタ６の
ゲート電極１１とソース電極１７との間の寄生容量部を
示す。この場合、画素容量部３１の薄膜トランジスタ６
に接続されない側の電極である共通電極２３と、補助容
量部３２の薄膜トランジスタ６に接続されない側の電極
である補助容量電極８ａは、共通電源（電圧Ｖｃｏｍ）
３４に接続されている。
装置の等価回路を示したものである。符号３１は画素容
量部、３２は補助容量部、３３は薄膜トランジスタ６の
ゲート電極１１とソース電極１７との間の寄生容量部を
示す。この場合、画素容量部３１の薄膜トランジスタ６
に接続されない側の電極である共通電極２３と、補助容
量部３２の薄膜トランジスタ６に接続されない側の電極
である補助容量電極８ａは、共通電源（電圧Ｖｃｏｍ）
３４に接続されている。
【００１６】次に、図１２（ａ）は液晶３に印加される
信号電圧の波形を示し、図１２（ｂ）は走査線４に印加
される走査電圧（ゲートパルス）を示したものである。
そして、画素容量部３１の画素容量をＣｌｃとし、補助
容量部３２の補助容量をＣｓとし、寄生容量部３３の寄
生容量をＣｇｓとすると、ゲートパルスがオフし、各画
素の画像信号取込が終了した時点で、各画素電極電位Ｖ
ｓｉｇに次の式で求められるレベルシフト電圧ΔＶが生
じる。 ΔＶ＝（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）
信号電圧の波形を示し、図１２（ｂ）は走査線４に印加
される走査電圧（ゲートパルス）を示したものである。
そして、画素容量部３１の画素容量をＣｌｃとし、補助
容量部３２の補助容量をＣｓとし、寄生容量部３３の寄
生容量をＣｇｓとすると、ゲートパルスがオフし、各画
素の画像信号取込が終了した時点で、各画素電極電位Ｖ
ｓｉｇに次の式で求められるレベルシフト電圧ΔＶが生
じる。 ΔＶ＝（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）
【００１７】このレベルシフト電圧ΔＶは、信号線５に
印加される信号電圧の極性に関係なく、常に画素電極電
位ＶｓｉｇをΔＶだけ下げることになる。そこで、共通
電極２３の電位Ｖｃｏｍを信号線５の中心電位Ｖｃに対
してこのレベルシフト電圧ΔＶの分だけ低く設定する
と、液晶３に印加される電圧が正負ほぼ対称な波形とな
り、フリッカーを防止することができる。
印加される信号電圧の極性に関係なく、常に画素電極電
位ＶｓｉｇをΔＶだけ下げることになる。そこで、共通
電極２３の電位Ｖｃｏｍを信号線５の中心電位Ｖｃに対
してこのレベルシフト電圧ΔＶの分だけ低く設定する
と、液晶３に印加される電圧が正負ほぼ対称な波形とな
り、フリッカーを防止することができる。
【００１８】ところで、上述の如く、カラーフィルタ要
素２２Ｒ、２２Ｇ、２２Ｂの各厚さがこの順で厚くなっ
ているため、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３がこの順で小さくなっている。また、画素容量
Ｃｌｃはε・Ｓ／ｄ（ε：液晶誘電率、Ｓ：画素電極面
積、ｄ：ギャップ）で表される。
素２２Ｒ、２２Ｇ、２２Ｂの各厚さがこの順で厚くなっ
ているため、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３がこの順で小さくなっている。また、画素容量
Ｃｌｃはε・Ｓ／ｄ（ε：液晶誘電率、Ｓ：画素電極面
積、ｄ：ギャップ）で表される。
【００１９】従って、画素容量Ｃｌｃは、ギャップｄが
小さくるほど大きくなる。すなわち、Ｒ画素の場合、ギ
ャップｄ１が最も大きく、画素容量Ｃｌｃが最も小さく
なるため、レベルシフト電圧ΔＶが最も大きくなる。一
方、Ｂ画素の場合、ギャップｄ３が最も小さく、画素容
量Ｃｌｃが最も大きくなるため、レベルシフト電圧ΔＶ
が最も小さくなる。
小さくるほど大きくなる。すなわち、Ｒ画素の場合、ギ
ャップｄ１が最も大きく、画素容量Ｃｌｃが最も小さく
なるため、レベルシフト電圧ΔＶが最も大きくなる。一
方、Ｂ画素の場合、ギャップｄ３が最も小さく、画素容
量Ｃｌｃが最も大きくなるため、レベルシフト電圧ΔＶ
が最も小さくなる。
【００２０】
【発明が解決しようとする課題】このように、上記従来
のカラー液晶表示装置では、Ｒ、Ｇ、Ｂの各画素のレベ
ルシフト電圧ΔＶがこの順で小さくなり、フリッカー発
生の原因となってしまうという問題があった。この発明
の課題は、Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧ΔＶ
をほぼ同じとすることである。
のカラー液晶表示装置では、Ｒ、Ｇ、Ｂの各画素のレベ
ルシフト電圧ΔＶがこの順で小さくなり、フリッカー発
生の原因となってしまうという問題があった。この発明
の課題は、Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧ΔＶ
をほぼ同じとすることである。
【００２１】
【課題を解決するための手段】請求項１に記載の発明
は、Ｒ、Ｇ、Ｂの各画素のカラーフィルタ要素の厚さが
異なることにより前記Ｒ、Ｇ、Ｂの各画素のギャップが
相違するカラー液晶表示装置において、前記Ｒ、Ｇ、Ｂ
の各画素の画像信号取込終了時のレベルシフト電圧ΔＶ
をほぼ同じとするレベルシフト電圧補正手段を備えてい
ることを特徴とするものである。請求項２に記載の発明
は、請求項１に記載の発明において、前記レベルシフト
電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギャップの
相違に対応して前記Ｒ、Ｇ、Ｂの各画素の補助容量が異
なるものであることを特徴とするものである。請求項３
に記載の発明は、請求項２に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の補助容量電極の面積が異なるもの
であることを特徴とするものである。請求項４に記載の
発明は、請求項２に記載の発明において、前記Ｒ、Ｇ、
Ｂの各画素の画素電極と走査線との重合面積が異なるも
のであることを特徴とするものである。請求項５に記載
の発明は、請求項１に記載の発明において、前記レベル
シフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギャ
ップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の画素容
量が異なるものであることを特徴とするものである。請
求項６に記載の発明は、請求項５に記載の発明におい
て、前記Ｒ、Ｇ、Ｂの各画素の画素電極の面積が異なる
ものであることを特徴とするものである。請求項７に記
載の発明は、請求項１に記載の発明において、前記レベ
ルシフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギ
ャップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の寄生
容量が異なるものであることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明におい
て、前記Ｒ、Ｇ、Ｂの各画素の薄膜トランジスタのチャ
ネル幅が異なるものであることを特徴とするものであ
る。そして、この発明によれば、Ｒ、Ｇ、Ｂの各画素の
画像信号取込終了時の画素電極電位のレベルシフト電圧
ΔＶをほぼ同じとするレベルシフト電圧補正手段を備え
ているので、Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧Δ
Ｖをほぼ同じとすることができる。
は、Ｒ、Ｇ、Ｂの各画素のカラーフィルタ要素の厚さが
異なることにより前記Ｒ、Ｇ、Ｂの各画素のギャップが
相違するカラー液晶表示装置において、前記Ｒ、Ｇ、Ｂ
の各画素の画像信号取込終了時のレベルシフト電圧ΔＶ
をほぼ同じとするレベルシフト電圧補正手段を備えてい
ることを特徴とするものである。請求項２に記載の発明
は、請求項１に記載の発明において、前記レベルシフト
電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギャップの
相違に対応して前記Ｒ、Ｇ、Ｂの各画素の補助容量が異
なるものであることを特徴とするものである。請求項３
に記載の発明は、請求項２に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の補助容量電極の面積が異なるもの
であることを特徴とするものである。請求項４に記載の
発明は、請求項２に記載の発明において、前記Ｒ、Ｇ、
Ｂの各画素の画素電極と走査線との重合面積が異なるも
のであることを特徴とするものである。請求項５に記載
の発明は、請求項１に記載の発明において、前記レベル
シフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギャ
ップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の画素容
量が異なるものであることを特徴とするものである。請
求項６に記載の発明は、請求項５に記載の発明におい
て、前記Ｒ、Ｇ、Ｂの各画素の画素電極の面積が異なる
ものであることを特徴とするものである。請求項７に記
載の発明は、請求項１に記載の発明において、前記レベ
ルシフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素のギ
ャップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の寄生
容量が異なるものであることを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明におい
て、前記Ｒ、Ｇ、Ｂの各画素の薄膜トランジスタのチャ
ネル幅が異なるものであることを特徴とするものであ
る。そして、この発明によれば、Ｒ、Ｇ、Ｂの各画素の
画像信号取込終了時の画素電極電位のレベルシフト電圧
ΔＶをほぼ同じとするレベルシフト電圧補正手段を備え
ているので、Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧Δ
Ｖをほぼ同じとすることができる。
【００２２】
【発明の実施の形態】図１はこの発明の第１実施形態と
してのカラー液晶表示装置におけるアクティブ基板の一
部の透過平面図を示し、図２は図１のＸ−Ｘ線に沿う断
面図を示し、図３は図１のＹ−Ｙ線に沿う部分における
対向基板を含む断面図を示したものである。
してのカラー液晶表示装置におけるアクティブ基板の一
部の透過平面図を示し、図２は図１のＸ−Ｘ線に沿う断
面図を示し、図３は図１のＹ−Ｙ線に沿う部分における
対向基板を含む断面図を示したものである。
【００２３】図３に示すように、このカラー液晶表示装
置では、アクティブ基板４１とこのアクティブ基板４１
の上方に位置する対向基板４２とがほぼ方形枠状のシー
ル材（図示せず）を介して貼り合わされ、シール材と両
基板４１、４２との間に形成された空間に液晶４３が封
入されたものからなっている。
置では、アクティブ基板４１とこのアクティブ基板４１
の上方に位置する対向基板４２とがほぼ方形枠状のシー
ル材（図示せず）を介して貼り合わされ、シール材と両
基板４１、４２との間に形成された空間に液晶４３が封
入されたものからなっている。
【００２４】そして、図１に示すように、アクティブ基
板４１上には複数の走査線４４および複数の信号線４５
がそれぞれ行方向および列方向に延びて設けられてい
る。両線４４、４５の各交点近傍には、両線４４、４５
に接続された薄膜トランジスタ４６およびこの薄膜トラ
ンジスタ４６によって駆動される画素電極４７がマトリ
クス状に配置されている。また、画素電極４７を挾んで
走査線４４とは反対側に補助容量線４８が画素電極４７
と重ね合わされて行方向に延びて設けられている。
板４１上には複数の走査線４４および複数の信号線４５
がそれぞれ行方向および列方向に延びて設けられてい
る。両線４４、４５の各交点近傍には、両線４４、４５
に接続された薄膜トランジスタ４６およびこの薄膜トラ
ンジスタ４６によって駆動される画素電極４７がマトリ
クス状に配置されている。また、画素電極４７を挾んで
走査線４４とは反対側に補助容量線４８が画素電極４７
と重ね合わされて行方向に延びて設けられている。
【００２５】次に、薄膜トランジスタ４６等の具体的な
構造について、図２を参照して説明する。アクティブ基
板４１の上面（対向基板４２との対向面）の所定の個所
にはゲート電極５１を含む走査線４４が設けられ、他の
所定の個所には補助容量線４８が設けられ、その上面全
体にはゲート絶縁膜５２が設けられている。
構造について、図２を参照して説明する。アクティブ基
板４１の上面（対向基板４２との対向面）の所定の個所
にはゲート電極５１を含む走査線４４が設けられ、他の
所定の個所には補助容量線４８が設けられ、その上面全
体にはゲート絶縁膜５２が設けられている。
【００２６】ゲート絶縁膜５２の上面の所定の個所には
真性アモルファスシリコンからなる半導体薄膜５３が設
けられている。半導体薄膜５３の上面ほぼ中央部にはチ
ャネル保護膜５４が設けられている。チャネル保護膜５
４の上面両側およびその両側における半導体薄膜５３の
上面にはｎ型アモルファスシリコンからなるコンタクト
層５５、５６が設けられている。
真性アモルファスシリコンからなる半導体薄膜５３が設
けられている。半導体薄膜５３の上面ほぼ中央部にはチ
ャネル保護膜５４が設けられている。チャネル保護膜５
４の上面両側およびその両側における半導体薄膜５３の
上面にはｎ型アモルファスシリコンからなるコンタクト
層５５、５６が設けられている。
【００２７】一方のコンタクト層５５の上面にはソース
電極５７が設けられている。他方のコンタクト層５６の
上面およびゲート絶縁膜５２の上面の所定の箇所にはド
レイン電極５８を含む信号線４５が設けられている。
電極５７が設けられている。他方のコンタクト層５６の
上面およびゲート絶縁膜５２の上面の所定の箇所にはド
レイン電極５８を含む信号線４５が設けられている。
【００２８】そして、ゲート電極５１、ゲート絶縁膜５
２、半導体薄膜５３、チャネル保護膜５４、コンタクト
層５５、５６、ソース電極５７およびドレイン電極５８
により、薄膜トランジスタ４６が構成されている。
２、半導体薄膜５３、チャネル保護膜５４、コンタクト
層５５、５６、ソース電極５７およびドレイン電極５８
により、薄膜トランジスタ４６が構成されている。
【００２９】薄膜トランジスタ４６等を含むゲート絶縁
膜５２の上面全体には平坦化膜５９が設けられている。
平坦化膜５９のソース電極５７の所定の箇所に対応する
部分にはコンタクトホール６０が設けられている。平坦
化膜５９の上面の所定の個所にはＩＴＯからなる画素電
極４７が設けられている。画素電極４７はコンタクトホ
ール６０を介してソース電極５７に接続されている。
膜５２の上面全体には平坦化膜５９が設けられている。
平坦化膜５９のソース電極５７の所定の箇所に対応する
部分にはコンタクトホール６０が設けられている。平坦
化膜５９の上面の所定の個所にはＩＴＯからなる画素電
極４７が設けられている。画素電極４７はコンタクトホ
ール６０を介してソース電極５７に接続されている。
【００３０】次に、対向基板４２について、図３を参照
して説明する。対向基板４２の下面（アクティブ基板４
１との対向面）の各所定の個所にはブラックマトリクス
６１およびＲ、Ｇ、Ｂのカラーフィルタ要素６２Ｒ、６
２Ｇ、６２Ｂが設けられている。このうちカラーフィル
タ要素６２Ｒ、６２Ｇ、６２Ｂは、対応する画素電極４
７に対向して設けられている。
して説明する。対向基板４２の下面（アクティブ基板４
１との対向面）の各所定の個所にはブラックマトリクス
６１およびＲ、Ｇ、Ｂのカラーフィルタ要素６２Ｒ、６
２Ｇ、６２Ｂが設けられている。このうちカラーフィル
タ要素６２Ｒ、６２Ｇ、６２Ｂは、対応する画素電極４
７に対向して設けられている。
【００３１】ブラックマトリクス６１およびカラーフィ
ルタ要素６２Ｒ、６２Ｇ、６２Ｂの下面にはＩＴＯから
なる共通電極６３が設けられている。そして、画素電極
４７とこれに対向配置された共通電極６３とその間の液
晶４３とによって画素容量部が形成されている。この場
合、画素電極３７の面積は同じであるので、画素容量部
の画素容量は同じである。
ルタ要素６２Ｒ、６２Ｇ、６２Ｂの下面にはＩＴＯから
なる共通電極６３が設けられている。そして、画素電極
４７とこれに対向配置された共通電極６３とその間の液
晶４３とによって画素容量部が形成されている。この場
合、画素電極３７の面積は同じであるので、画素容量部
の画素容量は同じである。
【００３２】ここで、図１に示すように、補助容量線４
８のうちの画素電極４７と重ね合わされた部分は補助容
量電極４８ａとなっている。そして、この重ね合わされ
た部分によって補助容量部が形成されている。この場
合、図３に示すカラーフィルタ要素６２Ｒ、６２Ｇ、６
２Ｂにそれぞれ対応する画素電極４７と重ね合わされた
補助容量電極４８ａの各面積は、この順で、その各線幅
が小さくなっていることにより、小さくなっている。従
って、補助容量部の補助容量はＲ、Ｇ、Ｂの順で小さく
なっている。
８のうちの画素電極４７と重ね合わされた部分は補助容
量電極４８ａとなっている。そして、この重ね合わされ
た部分によって補助容量部が形成されている。この場
合、図３に示すカラーフィルタ要素６２Ｒ、６２Ｇ、６
２Ｂにそれぞれ対応する画素電極４７と重ね合わされた
補助容量電極４８ａの各面積は、この順で、その各線幅
が小さくなっていることにより、小さくなっている。従
って、補助容量部の補助容量はＲ、Ｇ、Ｂの順で小さく
なっている。
【００３３】ところで、カラーフィルタ要素６２Ｒ、６
２Ｇ、６２Ｂの厚さは、Ｒ、Ｇ、Ｂの波長別に液晶４３
の透過光強度が異なるため、これを補正する目的から、
互いに異なっている。すなわち、カラーフィルタ要素６
２Ｒ、６２Ｇ、６２Ｂの各厚さはこの順で厚くなってい
る。
２Ｇ、６２Ｂの厚さは、Ｒ、Ｇ、Ｂの波長別に液晶４３
の透過光強度が異なるため、これを補正する目的から、
互いに異なっている。すなわち、カラーフィルタ要素６
２Ｒ、６２Ｇ、６２Ｂの各厚さはこの順で厚くなってい
る。
【００３４】一方、各カラーフィルタ要素６２Ｒ、６２
Ｇ、６２Ｂに対応する各画素電極４７は、平坦化膜５９
上に設けられているため、同一の平面上に配置されてい
る。従って、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３はこの順で小さくなっている。
Ｇ、６２Ｂに対応する各画素電極４７は、平坦化膜５９
上に設けられているため、同一の平面上に配置されてい
る。従って、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３はこの順で小さくなっている。
【００３５】次に、図４はこのカラー液晶表示装置の等
価回路を示したものである。符号７１は画素容量部、７
２は補助容量部、７３は薄膜トランジスタ４６のゲート
電極５１とソース電極５７との間の寄生容量部を示す。
この場合、画素容量部３１の薄膜トランジスタ４６に接
続されない側の電極である共通電極６３と、補助容量部
３２の薄膜トランジスタ４６に接続されない側の電極で
ある補助容量電極４８ａは、共通電源（電圧Ｖｃｏｍ）
７４に接続されている。
価回路を示したものである。符号７１は画素容量部、７
２は補助容量部、７３は薄膜トランジスタ４６のゲート
電極５１とソース電極５７との間の寄生容量部を示す。
この場合、画素容量部３１の薄膜トランジスタ４６に接
続されない側の電極である共通電極６３と、補助容量部
３２の薄膜トランジスタ４６に接続されない側の電極で
ある補助容量電極４８ａは、共通電源（電圧Ｖｃｏｍ）
７４に接続されている。
【００３６】次に、図５（ａ）は液晶４３に印加される
電圧の波形を示し、図５（ｂ）は走査線４４に印加され
る走査電圧（ゲートパルス）を示したものである。そし
て、画素容量部７１の画素容量をＣｌｃとし、補助容量
部７２の補助容量をＣｓとし、寄生容量部７３の寄生容
量をＣｇｓとすると、ゲートパルスがオフし、各画素の
画像信号取込が終了した時点で、画素電極電位Ｖｓｉｇ
に次の式で求められるレベルシフト電圧ΔＶが生じる。 ΔＶ＝（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）
電圧の波形を示し、図５（ｂ）は走査線４４に印加され
る走査電圧（ゲートパルス）を示したものである。そし
て、画素容量部７１の画素容量をＣｌｃとし、補助容量
部７２の補助容量をＣｓとし、寄生容量部７３の寄生容
量をＣｇｓとすると、ゲートパルスがオフし、各画素の
画像信号取込が終了した時点で、画素電極電位Ｖｓｉｇ
に次の式で求められるレベルシフト電圧ΔＶが生じる。 ΔＶ＝（Ｃｇｓ）／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）
【００３７】このレベルシフト電圧ΔＶは、信号線４５
に印加される信号電圧の極性に関係なく、常に画素電極
電位ＶｓｉｇをΔＶだけ下げることになる。そこで、共
通電極６３の電位Ｖｃｏｍを信号線４５の中心電位Ｖｃ
に対してこのレベルシフト電圧ΔＶの分だけ低く設定す
ると、液晶４３に印加される電圧が正負ほぼ対称な波形
となり、基本的には、フリッカーを防止することができ
る。
に印加される信号電圧の極性に関係なく、常に画素電極
電位ＶｓｉｇをΔＶだけ下げることになる。そこで、共
通電極６３の電位Ｖｃｏｍを信号線４５の中心電位Ｖｃ
に対してこのレベルシフト電圧ΔＶの分だけ低く設定す
ると、液晶４３に印加される電圧が正負ほぼ対称な波形
となり、基本的には、フリッカーを防止することができ
る。
【００３８】ところで、上述の如く、カラーフィルタ要
素６２Ｒ、６２Ｇ、６２Ｂの各厚さがこの順で厚くなっ
ているため、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３がこの順で小さくなっている。また、画素容量
Ｃｌｃはε・Ｓ／ｄ（ε：液晶誘電率、Ｓ：画素電極面
積、ｄ：ギャップ）で表される。従って、画素容量Ｃｌ
ｃは、ギャップｄが小さくなるほど大きくなる。
素６２Ｒ、６２Ｇ、６２Ｂの各厚さがこの順で厚くなっ
ているため、Ｒ、Ｇ、Ｂの各画素のギャップｄ１、ｄ
２、ｄ３がこの順で小さくなっている。また、画素容量
Ｃｌｃはε・Ｓ／ｄ（ε：液晶誘電率、Ｓ：画素電極面
積、ｄ：ギャップ）で表される。従って、画素容量Ｃｌ
ｃは、ギャップｄが小さくなるほど大きくなる。
【００３９】一方、上述の如く、カラーフィルタ要素６
２Ｒ、６２Ｇ、６２Ｂにそれぞれ対応する画素電極４７
と重ね合わされた補助容量電極４８ａの各面積はこの順
で小さくなっている。従って、補助容量Ｃｓは、補助容
量電極４８ａの面積が小さくなるほど小さくなる。
２Ｒ、６２Ｇ、６２Ｂにそれぞれ対応する画素電極４７
と重ね合わされた補助容量電極４８ａの各面積はこの順
で小さくなっている。従って、補助容量Ｃｓは、補助容
量電極４８ａの面積が小さくなるほど小さくなる。
【００４０】そして、Ｒ、Ｇ、Ｂの各画素の画素容量を
Ｃｌｃ１、Ｃｌｃ２、Ｃｌｃ３とすると、Ｃｌｃ１＜Ｃ
ｌｃ２＜Ｃｌｃ３となる。また、Ｒ、Ｇ、Ｂの各画素の
補助容量をＣｓ１、Ｃｓ２、Ｃｓ３とすると、Ｃｓ１＞
Ｃｓ２＞Ｃｓ３となる。そこで、Ｃｌｃ１＋Ｃｓ１＝Ｃ
ｌｃ２＋Ｃｓ２＝Ｃｌｃ３＋Ｃｓ３となるように、補助
容量Ｃｓを補正すると、Ｒ、Ｇ、Ｂの各画素のレベルシ
フト電圧ΔＶを同じとすることができる。従って、フリ
ッカーを低減することができる。
Ｃｌｃ１、Ｃｌｃ２、Ｃｌｃ３とすると、Ｃｌｃ１＜Ｃ
ｌｃ２＜Ｃｌｃ３となる。また、Ｒ、Ｇ、Ｂの各画素の
補助容量をＣｓ１、Ｃｓ２、Ｃｓ３とすると、Ｃｓ１＞
Ｃｓ２＞Ｃｓ３となる。そこで、Ｃｌｃ１＋Ｃｓ１＝Ｃ
ｌｃ２＋Ｃｓ２＝Ｃｌｃ３＋Ｃｓ３となるように、補助
容量Ｃｓを補正すると、Ｒ、Ｇ、Ｂの各画素のレベルシ
フト電圧ΔＶを同じとすることができる。従って、フリ
ッカーを低減することができる。
【００４１】次に、この発明の第２実施形態として、画
素容量Ｃｌｃを補正する場合について、図６を参照して
説明する。図６では、Ｒ、Ｇ、Ｂ用の画素電極４７の各
面積Ｓ１、Ｓ２、Ｓ３はこの順で小さくなっている。す
なわち、Ｒ用の画素電極４７の右下角は切り欠かれてい
ないが、Ｇ用の画素電極４７の右下角は小さく切り欠か
れ、Ｂ用の画素電極４７の右下角はそれよりもやや大き
く切り欠かれている。この場合、補助容量電極４８ａの
面積は同じとなっている。
素容量Ｃｌｃを補正する場合について、図６を参照して
説明する。図６では、Ｒ、Ｇ、Ｂ用の画素電極４７の各
面積Ｓ１、Ｓ２、Ｓ３はこの順で小さくなっている。す
なわち、Ｒ用の画素電極４７の右下角は切り欠かれてい
ないが、Ｇ用の画素電極４７の右下角は小さく切り欠か
れ、Ｂ用の画素電極４７の右下角はそれよりもやや大き
く切り欠かれている。この場合、補助容量電極４８ａの
面積は同じとなっている。
【００４２】そして、画素容量Ｃｌｃは、ε・Ｓ／ｄで
表されるので、ギャップｄが小さくなるほど大きくなる
が、画素電極面積Ｓが小さくなるほど小さくなる。そこ
で、Ｓ１／ｄ１＝Ｓ２／ｄ２＝Ｓ３／ｄ３となるよう
に、画素容量Ｃｌｃを補正すると、Ｒ、Ｇ、Ｂの各画素
のレベルシフト電圧ΔＶを同じとすることができる。従
って、フリッカーを低減することができる。
表されるので、ギャップｄが小さくなるほど大きくなる
が、画素電極面積Ｓが小さくなるほど小さくなる。そこ
で、Ｓ１／ｄ１＝Ｓ２／ｄ２＝Ｓ３／ｄ３となるよう
に、画素容量Ｃｌｃを補正すると、Ｒ、Ｇ、Ｂの各画素
のレベルシフト電圧ΔＶを同じとすることができる。従
って、フリッカーを低減することができる。
【００４３】次に、この発明の第３実施形態として、寄
生容量Ｃｇｓを補正する場合について、図７を参照して
説明する。図７では、Ｒ、Ｇ、Ｂ用の画素電極４７と走
査線４４との各重合面積はこの順で大きくなっている。
この場合、補助容量電極４８ａの面積は同じとなってい
る。
生容量Ｃｇｓを補正する場合について、図７を参照して
説明する。図７では、Ｒ、Ｇ、Ｂ用の画素電極４７と走
査線４４との各重合面積はこの順で大きくなっている。
この場合、補助容量電極４８ａの面積は同じとなってい
る。
【００４４】そして、この場合の寄生容量Ｃｇｓは、薄
膜トランジスタ４６のゲート電極５１とソース電極５７
との間の寄生容量と、画素電極４７と走査線４４との重
合部間の寄生容量との合計値となる。このうち、薄膜ト
ランジスタ４６のゲート電極５１とソース電極５７との
間の寄生容量は、Ｒ、Ｇ、Ｂの画素で同じである。一
方、画素電極４７と走査線４４との重合部間の寄生容量
は、その重合面積がＲ、Ｇ、Ｂの順で大きくなっている
ので、Ｒ、Ｇ、Ｂの順で大きくなっている。
膜トランジスタ４６のゲート電極５１とソース電極５７
との間の寄生容量と、画素電極４７と走査線４４との重
合部間の寄生容量との合計値となる。このうち、薄膜ト
ランジスタ４６のゲート電極５１とソース電極５７との
間の寄生容量は、Ｒ、Ｇ、Ｂの画素で同じである。一
方、画素電極４７と走査線４４との重合部間の寄生容量
は、その重合面積がＲ、Ｇ、Ｂの順で大きくなっている
ので、Ｒ、Ｇ、Ｂの順で大きくなっている。
【００４５】そこで、レベルシフト電圧ΔＶ＝Ｃｇｓ／
（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）であるから、画素容量Ｃｌｃ
がギャップｄ１、ｄ２、ｄ３の違いにより異なっても、
これを合計寄生容量Ｃｇｓの違いにより補正すると、
Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧ΔＶを同じとす
ることができる。従って、フリッカーを低減することが
できる。
（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）であるから、画素容量Ｃｌｃ
がギャップｄ１、ｄ２、ｄ３の違いにより異なっても、
これを合計寄生容量Ｃｇｓの違いにより補正すると、
Ｒ、Ｇ、Ｂの各画素のレベルシフト電圧ΔＶを同じとす
ることができる。従って、フリッカーを低減することが
できる。
【００４６】次に、この発明の第４実施形態として、寄
生容量Ｃｇｓを別の方法で補正する場合について説明す
る。図示していないが、Ｒ、Ｇ、Ｂ用の各画素電極にそ
れぞれ接続された各薄膜トランジスタのチャネル幅をこ
の順で大きくする。すなわち、Ｒ、Ｇ、Ｂ用の各画素電
極にそれぞれ接続された各薄膜トランジスタのソース電
極のチャネル幅方向の長さをこの順で大きくする。
生容量Ｃｇｓを別の方法で補正する場合について説明す
る。図示していないが、Ｒ、Ｇ、Ｂ用の各画素電極にそ
れぞれ接続された各薄膜トランジスタのチャネル幅をこ
の順で大きくする。すなわち、Ｒ、Ｇ、Ｂ用の各画素電
極にそれぞれ接続された各薄膜トランジスタのソース電
極のチャネル幅方向の長さをこの順で大きくする。
【００４７】すると、この場合のＲ、Ｇ、Ｂの各画素の
寄生容量Ｃｇｓはこの順で大きくなる。そこで、レベル
シフト電圧ΔＶ＝Ｃｇｓ／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）で
あるから、画素容量Ｃｌｃがギャップｄ１、ｄ２、ｄ３
の違いにより異なっても、これを寄生容量Ｃｇｓの違い
により補正すると、Ｒ、Ｇ、Ｂの各画素のレベルシフト
電圧ΔＶを同じとすることができる。すなわち、Ｒ、
Ｇ、Ｂの各画素の画素容量をＣｌｃ１、Ｃｌｃ２、Ｃｌ
ｃ３とし、Ｒ、Ｇ、Ｂの各画素の寄生容量ＣｇｓをＣｇ
ｓ１、Ｃｇｓ２、Ｃｇｓ３とするとき、Ｃｇｓ１／（Ｃ
ｇｓ１＋Ｃｌｃ１＋Ｃｓ）＝Ｃｇｓ２／（Ｃｇｓ２＋Ｃ
ｌｃ２＋Ｃｓ）＝Ｃｇｓ３／（Ｃｇｓ３＋Ｃｌｃ３＋Ｃ
ｓ）とする。これにより、フリッカーを低減することが
できる。
寄生容量Ｃｇｓはこの順で大きくなる。そこで、レベル
シフト電圧ΔＶ＝Ｃｇｓ／（Ｃｇｓ＋Ｃｌｃ＋Ｃｓ）で
あるから、画素容量Ｃｌｃがギャップｄ１、ｄ２、ｄ３
の違いにより異なっても、これを寄生容量Ｃｇｓの違い
により補正すると、Ｒ、Ｇ、Ｂの各画素のレベルシフト
電圧ΔＶを同じとすることができる。すなわち、Ｒ、
Ｇ、Ｂの各画素の画素容量をＣｌｃ１、Ｃｌｃ２、Ｃｌ
ｃ３とし、Ｒ、Ｇ、Ｂの各画素の寄生容量ＣｇｓをＣｇ
ｓ１、Ｃｇｓ２、Ｃｇｓ３とするとき、Ｃｇｓ１／（Ｃ
ｇｓ１＋Ｃｌｃ１＋Ｃｓ）＝Ｃｇｓ２／（Ｃｇｓ２＋Ｃ
ｌｃ２＋Ｃｓ）＝Ｃｇｓ３／（Ｃｇｓ３＋Ｃｌｃ３＋Ｃ
ｓ）とする。これにより、フリッカーを低減することが
できる。
【００４８】なお、上記各実施形態では、カラーフィル
タ要素の透過率がＲ、Ｇ、Ｂの順に大きい場合とし、カ
ラーフィルタ要素Ｒ、Ｇ、Ｂの各厚さはこの順で厚くな
っている例で説明したが、この発明は、カラーフィルタ
要素Ｒ、Ｇ、Ｂの各厚さが上記とは異なる順序で厚くな
る場合にも適用可能である。また、上記実施形態１〜４
は、上述の如く、それぞれ、単独の形態を適用してもよ
いが、上記各実施形態１〜４を適宜に組合わせて適用し
てもよい。この場合の組合わせは、いずれか２つの実施
形態の組合わせであってもよく、またいずれか３つの実
施形態の組合わせであってもよく、さらに全部の実施形
態の組合わせであってもよい。
タ要素の透過率がＲ、Ｇ、Ｂの順に大きい場合とし、カ
ラーフィルタ要素Ｒ、Ｇ、Ｂの各厚さはこの順で厚くな
っている例で説明したが、この発明は、カラーフィルタ
要素Ｒ、Ｇ、Ｂの各厚さが上記とは異なる順序で厚くな
る場合にも適用可能である。また、上記実施形態１〜４
は、上述の如く、それぞれ、単独の形態を適用してもよ
いが、上記各実施形態１〜４を適宜に組合わせて適用し
てもよい。この場合の組合わせは、いずれか２つの実施
形態の組合わせであってもよく、またいずれか３つの実
施形態の組合わせであってもよく、さらに全部の実施形
態の組合わせであってもよい。
【００４９】
【発明の効果】以上説明したように、この発明によれ
ば、Ｒ、Ｇ、Ｂの各画素の画像信号取込終了時の画素電
極電位のレベルシフト電圧ΔＶをほぼ同じとするレベル
シフト電圧補正手段を備えているので、Ｒ、Ｇ、Ｂの各
画素のレベルシフト電圧ΔＶをほぼ同じとすることがで
き、従ってフリッカーを低減することができる。
ば、Ｒ、Ｇ、Ｂの各画素の画像信号取込終了時の画素電
極電位のレベルシフト電圧ΔＶをほぼ同じとするレベル
シフト電圧補正手段を備えているので、Ｒ、Ｇ、Ｂの各
画素のレベルシフト電圧ΔＶをほぼ同じとすることがで
き、従ってフリッカーを低減することができる。
【図１】この発明の第１実施形態としてのカラー液晶表
示装置におけるアクティブ基板の一部の透過平面図。
示装置におけるアクティブ基板の一部の透過平面図。
【図２】図１のＸ−Ｘ線に沿う断面図。
【図３】図１のＹ−Ｙ線に沿う部分における対向基板を
含む断面図。
含む断面図。
【図４】上記第１実施形態のカラー液晶表示装置の等価
回路を示す図。
回路を示す図。
【図５】上記第１実施形態のカラー液晶表示装置の液晶
に印加される電圧の波形等を示す図。
に印加される電圧の波形等を示す図。
【図６】この発明の第２実施形態としてのカラー液晶表
示装置におけるアクティブ基板の一部の透過平面図。
示装置におけるアクティブ基板の一部の透過平面図。
【図７】この発明の第３実施形態としてのカラー液晶表
示装置におけるアクティブ基板の一部の透過平面図。
示装置におけるアクティブ基板の一部の透過平面図。
【図８】従来のカラー液晶表示装置の一例におけるアク
ティブ基板の一部の透過平面図。
ティブ基板の一部の透過平面図。
【図９】図８のＸ−Ｘ線に沿う断面図。
【図１０】図８のＹ−Ｙ線に沿う部分における対向基板
を含む断面図。
を含む断面図。
【図１１】上記従来のカラー液晶表示装置の等価回路を
示す図。
示す図。
【図１２】上記従来のカラー液晶表示装置の液晶に印加
される電圧の波形等を示す図。
される電圧の波形等を示す図。
４１ アクティブ基板
４２ 対向基板
４３ 液晶
４４ 走査線
４５ 信号線
４６ 薄膜トランジスタ
４７ 画素電極
４８ 補助容量線
４８ａ 補助容量電極
６２Ｒ、６２Ｇ、６２Ｂ カラーフィルタ要素
６３ 共通電極
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ ５Ｃ０８０
３４９ ３４９Ｂ ５Ｃ０９４
9/35 9/35
Ｇ０９Ｇ 3/20 ６１１ Ｇ０９Ｇ 3/20 ６１１Ｅ
６２３ ６２３Ｂ
６２４ ６２４Ｂ
3/36 3/36
Ｆターム(参考） 2H089 HA07 QA16 TA09 TA12
2H091 FA02Y GA13 LA15 LA30
2H092 GA12 JA26 JA32 JB61 NA01
PA06 PA08
2H093 NA16 NA61 ND10 NE06 NH01
NH05
5C006 AA22 AC21 AF46 AF50 BB16
BC06 BC16 FA23
5C080 AA10 BB05 CC03 DD06 FF11
JJ03 JJ04 JJ06
5C094 AA04 AA07 AA08 AA13 AA48
AA53 AA55 AA56 BA03 BA43
CA19 CA24 DA13 DB01 DB04
DB10 EA04 EB02 ED03 FA01
FA02 FB12 FB15 GA10
Claims (8)
- 【請求項１】 Ｒ、Ｇ、Ｂの各画素のカラーフィルタ要
素の厚さが異なることにより前記Ｒ、Ｇ、Ｂの各画素の
ギャップが相違するカラー液晶表示装置において、前記
Ｒ、Ｇ、Ｂの各画素の画像信号取込終了時のレベルシフ
ト電圧ΔＶをほぼ同じとするレベルシフト電圧補正手段
を備えていることを特徴とするカラー液晶表示装置。 - 【請求項２】 請求項１に記載の発明において、前記レ
ベルシフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素の
ギャップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の補
助容量が異なるものであることを特徴とするカラー液晶
表示装置。 - 【請求項３】 請求項２に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の補助容量電極の面積が異なるもの
であることを特徴とするカラー液晶表示装置。 - 【請求項４】 請求項２に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の画素電極と走査線との重合面積が
異なるものであることを特徴とするカラー液晶表示装
置。 - 【請求項５】 請求項１に記載の発明において、前記レ
ベルシフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素の
ギャップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の画
素容量が異なるものであることを特徴とするカラー液晶
表示装置。 - 【請求項６】 請求項５に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の画素電極の面積が異なるものであ
ることを特徴とするカラー液晶表示装置。 - 【請求項７】 請求項１に記載の発明において、前記レ
ベルシフト電圧補正手段は、前記Ｒ、Ｇ、Ｂの各画素の
ギャップの相違に対応して前記Ｒ、Ｇ、Ｂの各画素の寄
生容量が異なるものであることを特徴とするカラー液晶
表示装置。 - 【請求項８】 請求項７に記載の発明において、前記
Ｒ、Ｇ、Ｂの各画素の薄膜トランジスタのチャネル幅が
異なるものであることを特徴とするカラー液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284805A JP2003091017A (ja) | 2001-09-19 | 2001-09-19 | カラー液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284805A JP2003091017A (ja) | 2001-09-19 | 2001-09-19 | カラー液晶表示装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007163250A Division JP4347366B2 (ja) | 2007-06-21 | 2007-06-21 | アクティブマトリクス型カラー液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003091017A true JP2003091017A (ja) | 2003-03-28 |
Family
ID=19108066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001284805A Pending JP2003091017A (ja) | 2001-09-19 | 2001-09-19 | カラー液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003091017A (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006058648A (ja) * | 2004-08-20 | 2006-03-02 | Sharp Corp | 液晶表示装置 |
| JP2007156013A (ja) * | 2005-12-02 | 2007-06-21 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示パネル |
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