KR20050070880A - 액정표시장치 및 제조 방법 - Google Patents

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Abstract

본 발명은 화소 전압의 변동(ΔVp)을 최소화 하기 위한 액정표시장치 및 그 제조 방법에 관한 것으로, 기판상에 일정한 간격을 갖고 형성되는 복수개의 게이트 라인들과, 상기 게이트 라인을 포함한 기판 전면에 형성되는 게이트 절연막과, 상기 게이트 라인의 소정 영역 상측의 게이트 절연막위에 형성되는 반도체층과, 상기 반도체층 양측에 형성되는 데이터 라인 및 소오스 전극과 드레인 전극과, 상기 소오스 전극과 드레인 전극이 상기 게이트 라인과 중첩되는 면적이 가변되면 이에 상응하여 중첩 면적이 가변되도록 상기 이웃하는 게이트 라인 상측의 게이트 절연막위에 형성되는 스토리지 커패시터의 상부 전극과, 상기 드레인 전극 및 상부 전극에 콘택홀을 갖고 상기 데이터 라인, 소오스/드레인 전극 및 상부 전극을 포함한 기판 전면에 형성되는 보호막과, 상기 드레인 전극 및 상부 전극에 전기적으로 연결되어 화소 영역에 형성되는 화소 전극을 포함하여 구성된 것이다.

Description

액정표시장치 및 제조 방법{Method for minimizing of the direct offset voltage in the Liquid Crystal Display Device}
본 발명은 액정표시장치(LCD; Liquid Crystal Display Device)에 관한 것으로, 특히 화소 전압의 변동(ΔVp)을 최소화 하기 위한 액정표시장치 및 그 제조 방법에 관한 것이다.
최근 들어, 평판 디스플레이에 대한 연구가 활발한데, 그 중에서 액정표시장치는 콘트라스트(contrast) 비가 크고 계조 표시나 동화상 표시에 적합하며 전력소비가 적다는 장점 때문에, CRT(cathode ray tube)의 단점을 극복할 수 있는 대체수단으로써 점차 그 사용 영역이 확대되고 있다.
이와 같은 액정표시장치는, 화상을 표시하는 액정 패널과 상기 액정 패널에 구동신호를 인가하기 위한 구동부로 크게 구분될 수 있으며, 상기 액정패널은 일정 공간을 갖고 합착된 제 1, 제 2 유리 기판과, 상기 제 1, 제 2 유리 기판 사이에 주입된 액정층으로 구성된다.
여기서, 상기 제 1 유리 기판 (TFT 어레이 기판)에는, 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인과, 상기 각 게이트 라인과 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인과, 상기 각 게이트 라인과 데이터 라인이 교차되어 정의된 각 화소영역에 매트릭스 형태로 형성되는 복수개의 화소 전극과, 상기 게이트 라인의 신호에 의해 스위칭되어 상기 데이터 라인의 신호를 상기 각 화소 전극에 전달하는 복수개의 박막 트랜지스터가 형성된다.
그리고 제 2 유리 기판(칼라필터 기판)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층과, 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층과 화상을 구현하기 위한 공통 전극이 형성된다.
이와 같은 상기 제 1, 제 2 기판은 스페이서(spacer)에 의해 일정 공간을 갖고 시일재(sealant)에 의해 합착되어 상기 두 기판 사이에 액정층 형성된다.
또한, 상기 화소 전극은 이웃하는 게이트 라인과 오버랩되거나 별도의 스토리지 라인과 오버랩되어 스토리지 커패시터(storage capacitor)를 형성하고 이와 같은 스토리지 커패시터는 각 화소 영역에서 상기 박막트랜지스터의 턴 오프 구간 동안 화소 전극에 인가된 화소 전압을 유지시켜 주는 역할을 수행한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치를 설명하면 다음과 같다.
도 1은 일반적인 TN 모드 액정표시장치의 평면도이고, 도 2는 도 1의 I-I'선상의 단면도이다.
즉, 제 1 기판(11)에 일정 간격을 갖고 일 방향으로 배열되는 복수개의 게이트 라인(12)과, 화소 영역을 정의하기 위하여 상기 각 게이트 라인(12)에 수직한 방향으로 일정한 간격으로 배열되는 복수개의 데이터 라인(15)과, 상기 각 화소 영역에 매트릭스 형태로 형성되는 복수개의 화소 전극(17)과, 상기 각 게이트 라인(12)과 데이터 라인(15)이 교차되는 부분에 형성되어 상기 게이트 라인(12)의 신호에 의해 스위칭되어 상기 데이터 라인(15)의 신호를 각 화소 전극(17)에 전달하는 복수개의 박막 트랜지스터(TFT)를 구비하여 구성된다.
여기서, 상기 박막트랜지스터(TFT)는 상기 게이트 라인(12)에서 돌출되는 게이트 전극(12a)과, 상기 게이트 전극(12a) 및 게이트 라인(12)을 포함한 제 1 기판 전면에 형성되는 게이트 절연막(13)과, 상기 게이트 전극(12a)의 상측 게이트 절연막(13)위에 형성되는 반도체층(14)과, 상기 데이터 라인(15)으로부터 상기 반도체층(14)으로 돌출되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되는 반도체층(14) 타측에 형성되는 드레인 전극(15b)을 구비하여 구성된다.
그리고, 상기 화소 전극(17)은 이웃한 게이트 라인(12)에 오버랩되어 스토리지 커패시터(Cst)를 형성하게 된다.
이와 같이 구성된 박막트랜지스터의 상측 전면에 상기 드레인 전극(15b)상에 콘택홀을 갖고 상기 기판 전면에 보호막(16)이 형성되고, 상기 콘택홀을 통해 상기 드레인 전극(15b)에 연결되도록 상기 보호막(16)상의 각 화소 영역에 화소 전극(17)이 형성되고, 상기 화소 전극(17)을 포함한 기판 전면에 제 1 배향막(도면에는 도시되지 않음)이 형성되어 러빙 처리된다.
그리고, 제 2 기판(20)에는, 상기 화소 영역을 제외한 부분의 빛을 차단하기 위한 블랙 매트릭스층(21)과, 상기 각 화소 영역에 칼라 색상을 표현하기 위한 R, G, B 칼라 필터층(22)이 형성되며, 상기 칼라 필터층(22)을 포함한 기판 전면에 공통 전극(24)과 제 2 배향막(도면에는 도시되지 않음)이 형성된다.
이와 같은 상기 제 1, 제 2 기판(11, 20)은 스페이서(spacer)(도면에는 도시되지 않음)에 의해 일정 셀갭(cell gap)을 유지하고 시일재(sealant)(도면에는 도시되지 않음)에 의해 합착되어 상기 두 기판(11, 20) 사이에 액정층(19)이 형성된다.
이와 같은 액정표시장치는 게이트 전극(12a)이 게이트 라인(12)으로부터 돌출되도록 형성되기 때문에 수율이 저하되는 문제점이 있었다. 따라서, 게이트 전극(12a)을 별도로 돌출시키지 않고 게이트 라인과 데이터 라인이 교차되는 부분의 게이트 라인 상측에 박막트랜지스터를 형성하는 액정표시장치가 개발되었다.
도 3은 종래의 액정표시장치의 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ'선상의 단면도이다.
종래의 액정표시장치는, 도 3 및 도 4에 도시한 바와 같이, 즉, 제 1 기판(11)상에 화소 영역을 정의하기 위하여 서로 수직한 방향으로 복수개의 게이트 라인(12) 및 복수개의 데이터 라인(15)이 형성된다. 그리고, 각 게이트 라인(12)과 데이터 라인(15)이 교차되는 부분에 박막트랜지스터가 형성되고, 상기 각 화소 영역에서는 화소 전극(17)이 형성된다.
이 때, 상기 박막트랜지스터는 별도의 게이트 전극이 형성되지 않고 상기 데이터 라인과 교차되는 게이트 라인의 일 부분을 게이트 전극으로 이용하고 상기 게이트 라인 상측에 반도체층(14)이 섬모양으로 형성되고, 상기 반도체층(14) 양측에 박막트랜지스터의 소오스 전극(15a) 및 드레인 전극(15b)가 형성된다. 이 때 상기 소오스 전극(15a)은 상기 데이터 라인(15)으로부터 돌출 형성되어 "L"자 모양의 채널 영역을 갖도록 형성된다.
그리고, 이웃하는 게이트 라인(12) 상측에는 상기 소오스/드레인 전극과 동일 물질로 스토리지 커패시터의 상부 전극(15c)이 형성된다. 상기 화소 전극(17)은 상기 드레인 전극(15b)과 상기 스토리지 커패시터의 상부 전극(15c)에 연결되도록 화소 영역에 형성된다.
상기 박막트랜지스터와 스토리지 커패시터의 구조를 도 4를 참조하여 보다 구체적으로 설명하면 다음과 같다.
상기 박막트랜지스터(TFT)는 상기 게이트 라인(12)과, 상기 게이트 라인(12)을 포함한 제 1 기판(11) 전면에 형성되는 게이트 절연막(13)과, 상기 게이트 라인(12) 의 상측 게이트 절연막(13)위에 형성되는 반도체층(14)과, 상기 데이터 라인(15)으로부터 상기 반도체층(14)으로 돌출되는 소오스 전극(15a)과, 상기 소오스 전극(15a)에 대향되는 반도체층(14) 타측에 형성되는 드레인 전극(15b)을 구비하여 구성된다. 그리고, 스토리지 커패시터는 이웃하는 게이트 라인(12)을 하부 전극으로 하고 상기 이웃하는 게이트 라인(12)상측의 게이트 절연막(13)위에 형성되는 스토리지 커패시터의 상부 전극(15c)을 구비하여 구성된다. 여기서 상기 상부 전극(15c)은 게이트 라인(12)의 폭보다 좁은 폭으로 형성된다.
이와 같이 구성되는 액정표시장치의 박막트랜지스터 어레이 기판 제조 방법을 간단하게 설명하면 다음과 같다.
즉 , 도 4와 같이, 기판(11) 상에 저저항 금속층을 증착하고 선택적으로 제거하여 일 방향으로 게이트 라인(12)을 형성한다. 이때 게이트 전극이 별도로 돌출되지 않는다.
그리고, 상기 게이트 라인(12)을 포함한 기판 전면에 게이트 절연막(13)을 형성하고, 상기 게이트 라인(12)의 소정 부분 상측의 게이트 절연막(13)위에 섬 모양으로 반도체층을 형성한다.
계속해서 상기 반도체층(14)을 포함한 기판 전면에 저저항 금속층을 증착하고 사진석판술 및 식각 공정으로 상기 데이터 라인(15), 소오스/드레인 전극(15a, 15b) 및 상부 전극(15c)을 동시에 형성한다.
그리고, 전면에 보호막(16)을 증착하고, 상기 드레인 전극(15b) 및 상부 전극(15c)이 노출되도록 콘택홀을 형성한 다음, 상기 보호막(16) 전면에 투명 전도층을 증착하고 선택적으로 제거하여 상기 드레인 전극(15b)과 상기 상부 전극(15c)에 연결되도록 화소 영역에 화소 전극(17)을 형성한다.
이와 같은 액정표시장치는, 각 화소가 매트릭스 형태로 배열되어 하나의 게이트 라인에 주사 신호가 입력되었을 때, 그 라인에 해당하는 화소에 영상 신호가 인가되는 방식을 취한다.
즉, 도 5는 일반적인 극성 반전 방식으로 구동되는 게이트 라인별 화소 전압을 나타낸 타이밍도이고, 도 6은 단위 픽셀의 등가 회로도이다.
도 5와 같이, 각 게이트 라인에는 순차적으로 게이트 펄스가 인가되고, 데이터 라인에는 1수직 주기로 반전된 데이터 신호가 인가된다. 따라서, 게이트 라인에 하이신호(VGH)가 인가될 때 해당 라인의 박막트랜지스터가 턴 온되어 데이터 라인의 데이터 신호를 각 화소 전극에 인가하게 되고, 상기 스토리지 커패시터가 충전된다.
그리고, 상기 게이트 라인에 인가된 게이트 펄스가 로우로 천이되면 상기 박막트랜지스터가 턴 오프되고, 이 때 상기 스토리지 커패시터가 1수직 구간 동안 상기 데이터 전압을 유지한다.
도 6에서, 미 설명 부호는 도 3 및 도 4에서 게이트 라인(12)과 상부 전극(15c) 사이에 형성된 스토리지 커패시터(Cst)이고, 하부 기판의 화소 전극(17)과 상부 기판의 공통 전극(23) 사이에 형성된 커패시터(Clc)이다.
그러나, 상기 화소 전압은 게이트 라인에 인가되는 게이트 펄스 신호의 하강 에지(edge)시 박막 트랜지스터의 게이트 전극과 소오스 전극 사이에 형성되는 기생 커패시터(Cgs) 등에 의해 액정 전압이 ΔVp만큼 변동이 발생하며, 상기 ΔVp만큼 떨어진 값으로, 화소 전극에 유도된다.
즉, 도 6에서와 같이, 게이트 라인(12)과 소오스/드레인 전극(15a, 15b)이 겹치는 부분에서 기생 용량(capacitance)인 Cgs가 발생하는데, 이 기생 용량은 상술한 바와 같이, 화소 전압의 변동(△Vp)에 영향을 주게되고, 상기 화소 전압의 변동(△Vp)은 화면의 깜빡거리는 플리커(Flicker)와 같은 화질 불량을 초래하게 된다.
그리고, 상기 도 3에서, 상기 데이터 라인(15) 및 소오스/드레인 전극(15a, 15b) 형성 시, 사진 식각 공정의 오 정렬(misalign)에 의해 상기 게이트 라인(12)과 소오스/드레인 전극(15a, 15b)의 겹치는 면적이 설계치와 다르게 변동될 수 있지만, 상기 상부 전극(15c)는 상기 게이트 라인(12)의 폭보다 좁게 형성되고 상부 전극(15c)이 게이트 라인(12) 폭의 중앙 부분에서 오버랩되므로 상기 식각 공정의 오 정렬이 발생하더라도 상기 스토리지 커패시터의 용량은 크게 변동되지 않는다.
따라서, 도 3과 같은 종래의 액정표시장치에서는 화소 전압의 변동((△Vp)의 변동율이 액정표시장치에서 불균일하게 발생하게 되어, 이미지 고착(image sticking), 화면 밝기의 불균일성 등의 문제를 야기한다.
즉, 상기 화소 전압의 변동(△Vp)은 다음의 수학식 1과 같이 정의된다.
상기에서, △Cgs와 △Cst만큼의 변동이 발생하였을 때, △Vp의 변동은 다음 수학식 2와 같이 나타낼 수 있다.
여기서, △Vp'은△Cgs와 △Cst의 변동에 따른 △Vp를 나타낸다.
그러므로, △Vp의 변동이 최소화 될 때는 Cgs의 변동률(△Cgs)이 최소가 되면서 Cgs와 Cst변동율(△Cst)의 차가 최소가 될 때이다.
이때,Ctot =Cgs + Cst +Clc, C'tot = Cgs + △Cgs + Cst + △Cst + Clc 라고 한다면, 상기 △Vp'와 △Vp의 차이값은 다음 수학식 3과 같다.
이와 더불어,△Cgs =xCgs, x는 Cgs의 변동률 및△Cst=yCst , y는 Cst의 변동률이라 정의 하면, 상기 수학식3은 다음 수학식 4와 같이 정리된다.
따라서, △Vp'와 △Vp의 차이값은 Cgs의 감소 또는 증가 시, Cst도 감소 또는 증가되어야 최소가 됨을 알 수 있다.
상술한 바와 같은 종래의 액정표시장치에서는 다음과 같은 문제점이 있었다.
즉, 오 정렬에 의해 게이트 라인과 소오스/드레인 전극이 오버랩되는 면적은 변동되고, 스토리지 커패시터의 용량은 변동되지 않으므로, △Vp의 변동이 액정 패널에에서 불균일하게 발생하여 이미지 고착(image sticking), 화면 밝기의 불균일성 등의 문제를 야기한다.
이러한 문제점은 대 화면 액정표시장치에서 더욱 두드러지게 나타나는데, 특히 화면의 밝기가 불균일해지거나 화상이 껌뻑거리는 현상이 발생하여 화상 품질이 최대 관건인 표시소자의 신뢰성을 크게 저하시킨다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 사진 식각 공정에서 오 정렬이 발생하더라도 게이트 라인과 소오스/드레인 전극 간의 기생용량(Cst)의 변화분에 대해서 스토리지 커패시터의 용량(storage capacitance)이 자동으로 보상되는 구조를 적용하여 기생용량의 변동에 의한 패널 특성 및 화질 저하 현상을 방지할 수 있는 액정표시장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 7은 본 발명에 따른 액정표시장치의 평면도이고, 도 8은 도 7의 Ⅲ-Ⅲ'선사의 단면도이다.
본 발명에 따른 액정표시장치는, 도 7 및 도 8에 도시한 바와 같이, 제 1 기판(111)상에 화소 영역을 정의하기 위하여 서로 수직한 방향으로 복수개의 게이트 라인(112) 및 복수개의 데이터 라인(115)이 형성된다. 그리고, 각 게이트 라인(112)과 데이터 라인(115)이 교차되는 부분에 박막트랜지스터가 형성되고, 상기 각 화소 영역에서는 화소 전극(117)이 형성된다.
이 때, 상기 박막트랜지스터는 별도의 게이트 전극이 형성되지 않고 상기 데이터 라인과 교차되는 게이트 라인의 일 부분을 게이트 전극으로 이용하고 상기 게이트 라인(112) 상측에 반도체층(114)이 섬모양으로 형성되고, 상기 반도체층(114) 양측에 박막트랜지스터의 소오스 전극(115a) 및 드레인 전극(115b)이 형성된다. 이 때 상기 소오스 전극(115a)은 상기 데이터 라인(115)으로부터 돌출 형성되어 "L"자 모양의 채널 영역을 갖도록 형성된다.
그리고, 이웃하는 게이트 라인(112) 상측에는 상기 소오스/드레인 전극과 동일 물질로 스토리지 커패시터의 상부 전극(115c)이 형성된다.
이 때 상기 상부 전극(115c)의 폭은 상기 게이트 라인(112)의 폭과 동일한 폭으로 형성되고 상기 게이트 라인과 완전하게 중첩되지 않고 약간 어긋나게 형성되어, 상기 소오스/드레인 전극을 패터닝할 때, 오 정렬로 인하여 상기 소오스/드레인 전극(115a, 115b)이 게이트 라인(112)과 중첩되는 면적이 가변되면, 상기 상부 전극(115c)과 게이트 라인(112)이 중첩되는 면적도 함께 가변되도록 형성된다.
상기 화소 전극(117)은 상기 드레인 전극(115b)과 상기 스토리지 커패시터의 상부 전극(115c)에 연결되도록 화소 영역에 형성된다.
상기 박막트랜지스터와 스토리지 커패시터의 구조를 도 8을 참조하여 보다 구체적으로 설명하면 다음과 같다.
상기 박막트랜지스터(TFT)는 기판(111)상에 형성되는 상기 게이트 라인(112)과, 상기 게이트 라인(112)을 포함한 제 1 기판(111) 전면에 형성되는 게이트 절연막(113)과, 상기 게이트 라인(112) 상측의 게이트 절연막(113)위에 형성되는 반도체층(114)과, 상기 데이터 라인(115)으로부터 상기 반도체층(114)으로 돌출되는 소오스 전극(115a)과, 상기 소오스 전극(115a)에 대향되는 반도체층(114) 타측에 형성되는 드레인 전극(115b)을 구비하여 구성된다.
그리고, 스토리지 커패시터는 이웃하는 게이트 라인(112)을 하부 전극으로 하고 상기 이웃하는 게이트 라인(112)상측의 게이트 절연막(113)위에 상기 게이트 라인(112)에 일부 중첩되고 나머지 일부는 중첩되지 않도록 형성되는 스토리지 커패시터의 상부 전극(115c)을 구비하여 구성된다. 여기서 상기 상부 전극(115c)은 게이트 라인(112)의 폭과 동일하게 형성됨이 바람직하다.
이와 같이 구성되는 본 발명에 따른 액정표시장치의 박막트랜지스터 어레이 기판 제조 방법을 간단하게 설명하면 다음과 같다.
도 9a 내지 9e는 본 발명에 따른 액정표시장치의 공정 단면도이다.
도 9a와 같이, 기판(111) 상에 저저항 금속층을 증착하고 선택적으로 제거하여 일 방향으로 게이트 라인(112)을 형성한다. 이때 게이트 전극이 별도로 돌출되지 않는다.
그리고, 상기 게이트 라인(112)을 포함한 기판 전면에 게이트 절연막(113)을 형성하고, 상기 게이트 라인(112)의 소정 부분 상측의 게이트 절연막(113)위에 섬 모양으로 반도체층(114)을 형성한다.
도 9b와 같이, 상기 반도체층(14)을 포함한 기판 전면에 저저항 금속층을 증착하고 사진석판술 및 식각 공정으로 패터닝하여 상기 데이터 라인(115), 소오스/드레인 전극(115a, 115b) 및 상부 전극(115c)을 동시에 형성한다.
이 때, 상기 소오스/드레인 전극을 패터닝할 때, 오 정렬로 인하여 상기 소오스/드레인 전극(115a, 115b)이 게이트 라인(112)과 중첩되는 면적이 가변되면, 상기 상부 전극(115c)과 게이트 라인(112)이 중첩되는 면적도 함께 가변되도록, 상기 상부 전극(115c)의 폭은 상기 게이트 라인(112)의 폭과 동일한 폭으로 형성하며, 상기 게이트 라인(112)과 일정 부분 중첩되고 나머지 부분은 중첩되지 않도록한다.
도 9c와 같이, 전면에 보호막(116)을 증착하고, 상기 드레인 전극(115b) 및 상부 전극(115c)이 노출되도록 콘택홀을 형성한 다음, 상기 보호막(116) 전면에 투명 전도층을 증착하고 선택적으로 제거하여 상기 드레인 전극(115b)과 상기 상부 전극(115c)에 전기적으로 연결되도록 화소 영역에 화소 전극(117)을 형성한다.
상기에서 설명한 바와같은 본 발명에 따른 액정표시장치 및 그 제조 방법에 있어서는 다음과 같은 효과가 있다.
첫째, 상기 데이터 라인, 소오스/드레인 전극 및 커패시터의 상부 전극은 동일 사진 식각 공정에 의해 형성되고, 상기 사진 식각 공정에서 오 정렬에 의해 상기 소오스/드레인 전극이 게이트 라인과 중첩되는 면적이 가변되면, 상기 상부 전극과 게이트 라인이 중첩되는 면적도 함께 가변되므로 △Vp의 변동률이 최소화 된다.
즉, 상기 게이트 라인과 소오스/드레인 전극간의 기생용량이 증가하면 상기 스토리지 용량도 증가하고, 상기 게이트 라인과 소오스/드레인 전극간의 기생용량이 감소하면 상기 스토리지 용량도 감소하므로, 상기 [수학식 4]에서 알 수 있는 바와 같이 △Vp의 변동률이 최소화 된다.
따라서,플리커, 잔상, 화면 밝기의 불균일 등의 문제점을 해소하여 표시소자의 화상품질이 향상된다.
특히, 사이즈가 큰 대형 패널의 화질 신뢰도를 향상시킬 수 있다.
도 1은 일반적인 TN 모드 액정표시장치의 평면도
도 2는 도 1의 I-I'선상의 단면도
도 3은 종래의 액정표시장치의 평면도
도 4는 도 3의 Ⅱ-Ⅱ'선상의 단면도
도 5는 종래의 게이트 라인별 화소 전압을 나타낸 타이밍도
도 6은 도 3의 단위 픽셀의 등가 회로도
도 7은 본 발명에 따른 액정표시장치의 평면도
도 8은 도 7의 Ⅲ-Ⅲ'선사의 단면도
도 9a 내지 9c는 본 발명에 따른 액정표시장치의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
111 : 기판 112 : 게이트 라인
113 : 게이트 절연막 114 : 반도체층
115 : 데이터 라인 115a : 소오스 전극
115b : 드레인 전극 115c : 상부 전극
116 : 보호막 117 : 화소 전극

Claims (10)

  1. 기판상에 일정한 간격을 갖고 형성되는 복수개의 게이트 라인들과,
    상기 게이트 라인을 포함한 기판 전면에 형성되는 게이트 절연막과,
    상기 게이트 라인의 소정 영역 상측의 게이트 절연막위에 형성되는 반도체층과,
    상기 반도체층 양측에 형성되는 데이터 라인 및 소오스 전극과 드레인 전극과,
    상기 소오스 전극과 드레인 전극이 상기 게이트 라인과 중첩되는 면적이 가변되면 이에 상응하여 중첩 면적이 가변되도록 상기 이웃하는 게이트 라인 상측의 게이트 절연막위에 형성되는 스토리지 커패시터의 상부 전극과,
    상기 드레인 전극 및 상부 전극에 콘택홀을 갖고 상기 데이터 라인, 소오스/드레인 전극 및 상부 전극을 포함한 기판 전면에 형성되는 보호막과,
    상기 드레인 전극 및 상부 전극에 전기적으로 연결되어 화소 영역에 형성되는 화소 전극을 포함하여 구성됨을 특징으로 하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 라인의 폭과 동일한 폭으로 형성됨을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 상부 전극의 일정 부분은 상기 게이트 라인에 중첩되고 나머지 부분은 중첩되지 않음을 특징으로 하는 액정표시장치.
  4. 기판상에 화소 영역을 정의하기 위해 서로 수직한 방향으로 형성되는 복수개의 게이트 라인 및 데이터 라인;
    상기 각 게이트 라인과 데이터 라인이 교차하는 부분에 소오스 및 드레인 전극을 구비하여 형성되는 박막트랜지스터;
    상기 박막트랜지스터의 소오스/드레인 전극이 상기 게이트 라인과 중첩되는 면적이 가변되면 이에 상응하여 중첩 면적이 가변되도록 상기 이웃하는 게이트 라인 상측에 형성되는 스토리지 커패시터의 상부 전극과,
    상기 드레인 전극 및 상부 전극에 전기적으로 연결되도록 상기 화소 영역에 형성되는 화소 전극을 포함하여 구성됨을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 라인의 폭과 동일한 폭으로 형성됨을 특징으로 하는 액정표시장치.
  6. 제 4 항에 있어서,
    상기 상부 전극의 일정 부분은 상기 게이트 라인에 중첩되고 나머지 부분은 중첩되지 않음을 특징으로 하는 액정표시장치.
  7. 게이트 라인과 소스/드레인 전극이 겹치는 부분에서 발생되는 기생 용량(capacitance)과, 이웃하는 게이트 라인의 소정영역에 형성되는 스토리지 용량을 갖는 액정표시장치에 있어서,
    상기 기생용량이 가변되면 이에 상응하여 상기 스토리지 용량도 가변됨을 특징으로 하는 액정표시장치.
  8. 기판상에 일정한 간격을 갖으로 복수개의 게이트 라인을 형성하는 단계와,
    상기 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와,
    상기 게이트 라인의 소정 영역 상측의 상기 게이트 절연막위에 반도체층을 형성하는 단계와,
    상기 반도체층 양측에 데이터 라인, 소오스/드레인 전극을 형성함과 동시에 상기 소오스/드레인 전극이 상기 게이트 라인과 중첩되는 면적이 가변되면 이에 상응하여 중첩 면적이 가변되도록 이웃하는 게이트 라인 상측의 상기 게이트 절연막 위에 스토리지 커패시터의 상부 전극을 형성하는 단계와,
    상기 드레인 전극 및 상부 전극에 콘택홀을 갖도록 상기 데이터 라인, 소오스/드레인 전극 및 상부 전극을 포함한 기판 전면에 보호막을 형성하는 단계와,
    상기 드레인 전극 및 상부 전극에 전기적으로 연결되도록 상기 보호막위의 화소 영역에 화소 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 상부 전극의 폭은 상기 게이트 라인의 폭과 동일한 폭으로 형성함을 특징으로 하는 액정표시장치.
  10. 제 8 항에 있어서,
    상기 상부 전극의 일정 부분은 상기 게이트 라인에 중첩되고 나머지 부분은 중첩되지 않도록 상기 상부 전극을 형성함을 특징으로 하는 액정표시장치의 제조 방법.
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