KR100687357B1 - 박막트랜지스터 액정표시장치 - Google Patents
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Abstract
본 발명은 화면 품위를 개선할 수 있는 박막트랜지스터 액정표시장치를 개시한다. 개시된 본 발명에 따른 박막트랜지스터 액정표시장치는, 절연기판; 상기 절연기판 상에 매트릭스 형태로 배열되어 화소 영역을 정의하는 제1게이트 라인과 데이터 라인; 상기 제1게이트 라인과 데이터 라인이 교차하는 부분에 형성되며, 상기 제1게이트 라인으로부터 분기된 제1게이트 전극, 상기 제1게이트 전극 상에 차례로 적층되는 액티브층 및 오믹층, 상기 데이터 라인과 함께 형성된 소오스/드레인 전극을 포함하는 박막트랜지스터; 상기 화소 영역 내에 박막트랜지스터의 소오스 전극과 콘택되게 형성된 화소전극;을 포함하는 박막트랜지스터 액정표시장치에 있어서, 상기 제1게이트 전극과 소오스 전극 사이의 기생 캐패시턴스로 인하여 발생하는 킥백 전압(ΔVp)을 보상하기 위해, 상기 제1게이트 라인과 화소전극 사이에 상기 제1게이트 전극과 이격해서 상기 소오스 전극과 오버랩되는 제2게이트 전극 부분을 포함하는 제2게이트 라인이 배치된 것을 특징으로 한다.
Description
도 1은 본 발명의 실시예에 따른 TFT-LCD를 나타낸 평면도.
도 2는 도 1의 A-A'선에 따른 단면도.
도 3은 본 발명의 실시예에 따른 게이트에 인가되는 전압을 나타내는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 절연기판 20, 21 : 게이트 라인
20A, 21A : 게이트 전극 30 : 게이트 절연막
40 : 데이터 라인 41, 42 : 소오스/드레인 전극
51 : 액티브층 52 : 오믹층
60 : 패시베이션층 70 : 화소전극
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본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 화면 품위를 개선할 수 있는 박막트랜지스터 액정표시장치(TFT-LCD)에 관한 것이다.
액정표시장치는(Liquid Crystal Diaplay)는 CRT(Cathode-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 액정표시장치는 상기 CRT에 필적할만한 표시화면의 고화질화, 대형화 및 컬러화 등을 실현하였기 때문에 노트북 PC 및 모니터 시장에서 크게 각광 받고 있으며, 더 나아가, TV 시장을 잠식할 것으로 예상되고 있다.
일반적으로, 액정표시장치는 수평 방향으로 배열되는 게이트 라인과 수직 방향으로 배열되는 데이터 라인과 상기 게이트 라인 및 데이터 라인에 의해 한정되는 화소영역 내에 형성되는 화소전극과 상기 게이트 라인과 데이터 라인이 교차하는 부분에 형성되는 박막 트랜지스터(TFT)와 상기 화소전극 하부에 형성되어 스토리지 캐패시터(Cst)를 형성하는 스토리지 전극을 포함하는 어레이 기판과, 컬러필터와 공통전압이 인가되는 공통전극을 포함하는 컬러필터 기판, 및, 상기 어레이 기판과 컬러필터 기판 사이에 개재된 액정층으로 구성된다.
여기에서, 상기 박막 트랜지스터는 게이트 라인으로부터 분기된 게이트 전극과, 채널형성층이 되는 액티브층 및 오믹층과, 상기 데이터 라인과 함께 형성되는 소오스 및 드레인 전극으로 구성된다.
상기 게이트에는 게이트 전압(Vg)이 인가되고, 상기 드레인 전극에는 데이터 전압(Vdata)이 인가된다. 또한, 소오스 전극에는 상기 화소전극의 일측이 연결된다. 상기 스토리지 전극에는 유지 전압(Vcs)이 인가되며, 상기 공통전극에는 공통 전압(Vcom)이 인가되고, 상기 화소전극과 공통전극 사이에는 액정 캐패시터(Clc)가 형성된다.
여기에서, 상기 박막 트랜지스터는 게이트 라인으로부터 분기된 게이트 전극과, 채널형성층이 되는 액티브층 및 오믹층과, 상기 데이터 라인과 함께 형성되는 소오스 및 드레인 전극으로 구성된다.
상기 게이트에는 게이트 전압(Vg)이 인가되고, 상기 드레인 전극에는 데이터 전압(Vdata)이 인가된다. 또한, 소오스 전극에는 상기 화소전극의 일측이 연결된다. 상기 스토리지 전극에는 유지 전압(Vcs)이 인가되며, 상기 공통전극에는 공통 전압(Vcom)이 인가되고, 상기 화소전극과 공통전극 사이에는 액정 캐패시터(Clc)가 형성된다.
상기 게이트 전극에 임의의 게이트 전압(Vg)이 인가되어 박막 트랜지스터가 턴온(turn-on) 되면, 데이터 전압(Vdata)이 화소 전극으로 인가됨으로써 상기 액정 캐패시터(Clc)에 전압이 충전된다. 상기 데이터 전압(Vdata)은 상기 공통 전압(Vcom)을 기준으로 하여 주기적으로 극성이 반전되며, 이상적인 경우에는 상기 화소 전극에 충전되는 양극성과 음극성의 전하량(Q+, Q-)은 서로 동일해야 한다.
그러나, 실제로 화소 전극에 전하가 충전되는 과정에서 게이트 전극과 소오스 전극 사이에 발생하는 기생 캐패시턴스(Cgs) 성분에 의한 커플링(coupling) 현상으로 인해 액정 캐패시터(Clc)에 실제로 충전되는 전압이 킥백(kick back) 전압인 ΔVp 만큼 떨어진다. 상기 킥백 전압에 의해 액정 캐패시터(Clc)에 충전되는 양극성의 전하량과 음극성의 전하량은 정확하게 일치하지 않는다. 따라서, 충전 전하량의 차이는 양극성의 전하(Q+)와 음극성의 전하(Q-)가 공존하는 화면에서는 시인적으로 그 평균값에 인지되지만, 양극성의 전하와 음극성의 전하가 뷸균일하게 나타나는 화면에서는 플리커링(flickering) 현상으로 인지된다.
상기와 같은 문제점을 해결하기 위해 공통 전압(Vcom)을 킥백 전압의 크기에 해당하는 만큼 낮추어 인가함으로써 충전 전하량의 차이를 최대한 보상하는 방법이 제안되었다. 그러나, 액정표시장치가 대형화되면서 게이트 라인에서의 신호 지연이 무시할 수 없을 정도에 이르게 되었다. 또한, 게이트 전압의 파형이 패널의 위치에 따라 지수함수적으로 변화하고, 이에 대응하여 킥백 전압도 지수함수적으로 변화함으로써 단순히 킥백 전압의 크기를 고려하여 공통 전압(Vcom)의 크기를 조정하는 방법은 한계에 도달하게 되었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 플리커 특성을 제거하여 화면 품위를 개선할 수 있는 TFT-LCD를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 절연기판; 상기 절연기판 상에 매트릭스 형태로 배열되어 화소 영역을 정의하는 제1게이트 라인과 데이터 라인; 상기 제1게이트 라인과 데이터 라인이 교차하는 부분에 형성되며, 상기 제1게이트 라인으로부터 분기된 제1게이트 전극, 상기 제1게이트 전극 상에 차례로 적층되는 액티브층 및 오믹층, 상기 데이터 라인과 함께 형성된 소오스/드레인 전극을 포함하는 박막트랜지스터; 상기 화소 영역 내에 박막트랜지스터의 소오스 전극과 콘택되게 형성된 화소전극;을 포함하는 TFT-LCD에 있어서, 상기 제1게이트 전극과 소오스 전극 사이의 기생 캐패시턴스로 인하여 발생하는 킥백 전압(ΔVp)을 보상하기 위해, 상기 제1게이트 라인과 화소전극 사이에 상기 제1게이트 전극과 이격해서 상기 소오스 전극과 오버랩되는 제2게이트 전극 부분을 포함하는 제2게이트 라인이 배치된 것을 특징으로 하는 TFT-LCD를 제공한다.
여기에서, 상기 제2게이트 라인의 제2게이트 전극에는 상기 제1게이트 라인의 제1게이트 전극에 인가된 전압과 반대 극성을 갖는 전압이 인가되는
상기 제2게이트 라인의 제2게이트 전극에는 -10∼10V의 오프 전압이 인가된다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 TFT-LCD를 설명하기 위한 평면도이다.
도 1에 도시된 바와 같이, 제1게이트 라인(20)과 데이터 라인(40)이 매트릭스 형태로 배열되어 화소 영역이 정의되어 있고, 상기 제1게이트 라인(20)과 데이터 라인(40)이 교차하는 부분에 박막 트랜지스터(TFT : 50)가 형성되어 있다. 상기 화소 영역의 중심부에 배치되는 스토리지 전극(C3)을 포함한 스토리지 전극 라인(20B)이 상기 게이트 라인(20)과 평행하게 형성되어 있으며, 화소 영역 내에는 박막 트랜지스터(50)의 소오스 전극(41)과 콘택되게 화소전극(70)이 형성되어 있다.
상기 박막 트랜지스터(50)는, 제1게이트 라인(20)으로 분기된 게이트 전극(20A)과, 상기 제1게이트 전극(20A) 상에 차례로 적층되는 액티브층 및 오믹층(도시안됨)과, 상기 오믹층 상에 배치되면서 데이터 라인(40)과 함께 형성된 소오스/드레인 전극(41, 42)을 포함한다.
상기 박막 트랜지스터(50)는, 제1게이트 라인(20)으로 분기된 게이트 전극(20A)과, 상기 제1게이트 전극(20A) 상에 차례로 적층되는 액티브층 및 오믹층(도시안됨)과, 상기 오믹층 상에 배치되면서 데이터 라인(40)과 함께 형성된 소오스/드레인 전극(41, 42)을 포함한다.
또한, 상기 제1게이트 라인(20)과 소오스 전극(41) 사이의 기생 캐패시턴스 성분에 의한 커플링 현상으로 인해 발생하는 킥백 전압을 보상하기 위해, 상기 화소전극(70)과 제1게이트 라인(20) 사이에 배치되면서 제1게이트 라인(20)과 평행하고, 아울러, 상기 제1게이트 전극(20A)과 이격해서 상기 소오스 전극(41)과 오버랩되는 제2게이트 전극(21A) 부분을 포함하는 제2게이트 라인이(21)이 배치된다.
여기에서, 본 발명은 화소 전극(70)과 제1게이트 라인(20) 사이에 제2게이트 라인(21)을 배치함에 따라, 제2게이트 라인(21)에 인가되는 전압과 반비례하여 제2기생 캐패시턴스(C2)가 커질 경우에는 상기 제2게이트 라인(21)에 전압을 낮추어 인가함으로써 종래의 문제점을 해결할 수 있다. 즉, 본 발명은 동일한 소오스 전극(41)에 대하여 제1 기생 캐패시턴스(C1)와 제2 기생 캐패시턴스(C2)가 발생되도록 설계함에 따라, 상기 제2게이트 라인(21)에 상기 제1게이트 라인(20)에 인가된 전압과 극성이 반대인 전압을 인가하게 되면, 상기 제1게이트 라인(20)에 인가된 전압과 소오스 전극(41) 간에 형성된 기생 캐패시턴스(C1)로 인해 발생하는 ΔVp 를 보상할 수 있다.
한편, 도시되지는 않았으나, 상기와 같은 구조를 갖는 어레이 기판은 컬러필터 및 공통전극을 포함한 컬러필터 기판과 액정층의 개재하에 합착되어, 본 발명에 따른 TFT-LCD를 구성한다.
여기에서, 본 발명은 화소 전극(70)과 제1게이트 라인(20) 사이에 제2게이트 라인(21)을 배치함에 따라, 제2게이트 라인(21)에 인가되는 전압과 반비례하여 제2기생 캐패시턴스(C2)가 커질 경우에는 상기 제2게이트 라인(21)에 전압을 낮추어 인가함으로써 종래의 문제점을 해결할 수 있다. 즉, 본 발명은 동일한 소오스 전극(41)에 대하여 제1 기생 캐패시턴스(C1)와 제2 기생 캐패시턴스(C2)가 발생되도록 설계함에 따라, 상기 제2게이트 라인(21)에 상기 제1게이트 라인(20)에 인가된 전압과 극성이 반대인 전압을 인가하게 되면, 상기 제1게이트 라인(20)에 인가된 전압과 소오스 전극(41) 간에 형성된 기생 캐패시턴스(C1)로 인해 발생하는 ΔVp 를 보상할 수 있다.
한편, 도시되지는 않았으나, 상기와 같은 구조를 갖는 어레이 기판은 컬러필터 및 공통전극을 포함한 컬러필터 기판과 액정층의 개재하에 합착되어, 본 발명에 따른 TFT-LCD를 구성한다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 2에 도시된 바와 같이, 투명한 절연기판으로서 유리기판(10)이 마련되고, 상기 유리기판(10) 상에 제1게이트 전극(20A)이 형성되며, 상기 제1게이트 전극(20A)과 평행하게 이격해서 제2게이트 전극(21A)이 형성된다. 상기 제1게이트 전극(20A) 및 제2게이트 전극(21A) 상에 게이트 절연막(30)이 형성된다. 여기에서, 상기 게이트 절연막(30)은 SiNx막으로 형성된다. 상기 게이트 절연막(30) 상에 절연막(31)이 형성되며, 절연막(31) 상에 a-Si:H와 같은 반도체층으로 이루어지는 액티브층(51)이 형성되고, 상기 액티브층(51) 상에 채널 형성 부분을 노출시키도록 오믹층(52)이 형성된다. 상기 오믹층(52) 상에 불투명 금속으로 이루어진 소오스/드레인 전극(41, 42)이 형성된다.
상기 소오스/드레인 전극(41, 42)을 포함하는 기판 전면 상에는 소오스 전극(41)의 일부를 노출시키는 콘택홀(H1)을 구비한 패시베이션층(60)이 형성된다. 여기에서, 상기 패시베이션층(60)은 SiNx막으로 이루어진다. 상기 화소 영역의 패시베이션층(60) 상에는 콘택홀(H1)을 통하여 소오스 전극(41)과 연결되는 화소전극(70)이 형성된다. 이때, 상기 화소전극(70)은 ITO막으로 이루어진다.
도 3은 본 발명의 실시예에 따른 게이트 전극에 인가되는 전압을 나타내는 도면이다.
도 3에 도시된 바와 같이, 제1게이트 전극에 양의 전압이 인가된 경우에, 제2게이트 전극에는 상기 제1게이트 전극에 인가된 전압과 극성이 반대인 전압, 즉, 음의 전압을 인가하면, 상기 제1게이트 전극에 인가된 전압과 소오스 전극 간에 형성된 제1기생 캐패시턴스(C1)로 인해 발생하는 ΔVp 를 보상할 수 있다. 다시말해, 제1게이트 전극과 제2게이트 전극이 동시에 온/오프 되면서 박막 트랜지스터의 소오스 전극과 제1게이트 전극 사이의 제1기생 캐패시턴스로 인해 발생하는 킥백 전압이 제1게이트 전극이 오프됨과 동시에 제2게이트 전극이 온 됨으로써 보상된다.
이에 따라, 박막 트랜지스터의 제1게이트 전극과 제2게이트 전극이 동시에 온/오프 됨으로써 소오스 전극의 기생 캐패시턴스는 항상 일정한 전압을 가지게 되고, 소오스 전극 측면에서 보면, 게이트 전압의 변동이 없으므로, 킥백 전압이 발생되는 것을 방지할 수 있다. 즉, 제1게이트 전압이 오프되면서 발생하는 전압 강하는 제2게이트 전극이 온 되면서 전압이 상승하게 되고, 이러한 현상이 동시에 일어나게 되면서 게이트 전극의 전압 변화는 일어나지 않게 된다.
이에 따라, 박막 트랜지스터의 제1게이트 전극과 제2게이트 전극이 동시에 온/오프 됨으로써 소오스 전극의 기생 캐패시턴스는 항상 일정한 전압을 가지게 되고, 소오스 전극 측면에서 보면, 게이트 전압의 변동이 없으므로, 킥백 전압이 발생되는 것을 방지할 수 있다. 즉, 제1게이트 전압이 오프되면서 발생하는 전압 강하는 제2게이트 전극이 온 되면서 전압이 상승하게 되고, 이러한 현상이 동시에 일어나게 되면서 게이트 전극의 전압 변화는 일어나지 않게 된다.
여기에서, 게이트 전극의 온 전압은 -8∼4V 범위 내에서 다양하게 인가될 수 있으며, 상기 제2게이트 전극을 포함하는 제2게이트 라인에의 게이트 오프 전압은 -10∼10V 범위 내에서 다양하게 인가된다. 또한, 게이트 전극의 온 전압과 게이트 전극의 오프 전압은 제1기생 캐패시턴스(C1)와 제2기생 캐패시턴스(C2)의 용량에 따라 변할 수 있으며, 게이트 전극의 온 전압과 게이트 전극의 오프 전압의 크기는 제1기생 캐패시턴스(C1)에 의해 발생하는 ΔVp 를 보상할 수 있는 전압이면 된다.
이상, 본 발명은 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 수 있을 것이다.
이상에서와 같이, 본 발명은 게이트 라인에 의해 발생하는 킥백 전압을 보상하기 위해 게이트 라인과 평행하도록 상기 화소전극과 게이트 라인 사이에 별도의 게이트 라인을 추가 배치시킴으로써 게이트 라인에 인가된 전압과 소오스 전극간에 형성된 기생 캐패시턴스(C1)로 인해 발생하는 ΔVp 를 보상할 수 있다. 또한, 별도의 포토 마스크 공정 추가없이 별도의 게이트 라인을 배치할 수 있으며, ΔVp 를 보상함으로써 공통 전압(Vcom) 조절 회로가 필요하지 않아 TFT-LCD 제조 비용을 감소시킬 수 있다.
Claims (3)
- 절연기판; 상기 절연기판 상에 매트릭스 형태로 배열되어 화소 영역을 정의하는 제1게이트 라인과 데이터 라인; 상기 제1게이트 라인과 데이터 라인이 교차하는 부분에 형성되며, 상기 제1게이트 라인으로부터 분기된 제1게이트 전극, 상기 제1게이트 전극 상에 차례로 적층되는 액티브층 및 오믹층, 상기 데이터 라인과 함께 형성된 소오스/드레인 전극을 포함하는 박막트랜지스터; 상기 화소 영역 내에 박막트랜지스터의 소오스 전극과 콘택되게 형성된 화소전극;을 포함하는 박막트랜지스터 액정표시장치에 있어서,상기 제1게이트 전극과 소오스 전극 사이의 기생 캐패시턴스로 인하여 발생하는 킥백 전압(ΔVp)을 보상하기 위해, 상기 제1게이트 라인과 화소전극 사이에 상기 제1게이트 전극과 이격해서 상기 소오스 전극과 오버랩되는 제2게이트 전극 부분을 포함하는 제2게이트 라인이 배치된 것을 특징으로 하는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서, 상기 제2게이트 라인의 제2게이트 전극에는 상기 제1게이트 라인의 제1게이트 전극에 인가된 전압과 반대 극성을 갖는 전압이 인가되는 것을 특징으로 하는 박막트랜지스터 액정표시장치.
- 제 1 항에 있어서, 상기 제2게이트 라인의 제2게이트 전극에는 -10∼10V의 오프 전압이 인가되는 것을 특징으로 하는 박막트랜지스터 액정표시장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040113842A KR100687357B1 (ko) | 2004-12-28 | 2004-12-28 | 박막트랜지스터 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040113842A KR100687357B1 (ko) | 2004-12-28 | 2004-12-28 | 박막트랜지스터 액정표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060074728A KR20060074728A (ko) | 2006-07-03 |
| KR100687357B1 true KR100687357B1 (ko) | 2007-02-27 |
Family
ID=37167463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040113842A KR100687357B1 (ko) | 2004-12-28 | 2004-12-28 | 박막트랜지스터 액정표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687357B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102471333B1 (ko) | 2015-02-12 | 2022-11-29 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 |
| WO2018171311A1 (zh) * | 2017-03-22 | 2018-09-27 | 南京中电熊猫平板显示科技有限公司 | 一种像素结构及其制造方法 |
-
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- 2004-12-28 KR KR1020040113842A patent/KR100687357B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060074728A (ko) | 2006-07-03 |
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| KR20070074789A (ko) | 액정 표시 장치 |
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