JP2017107109A

JP2017107109A - 液晶表示装置

Info

Publication number: JP2017107109A
Application number: JP2015241743A
Authority: JP
Inventors: 愛美安藤; Manami Ando; 勲野尻; Isao Nojiri
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2015-12-11
Filing date: 2015-12-11
Publication date: 2017-06-15

Abstract

【課題】表示品位の高い液晶表示装置を提供することを目的とする。【解決手段】液晶表示装置は、ＴＦＴアレイ基板１と、ＴＦＴアレイ基板１に対向する位置に配置された対向基板２０と、ＴＦＴアレイ基板１において表示領域５０よりも外側の額縁領域５５に形成され、かつ、走査信号配線２に接続された走査信号引き回し配線２１とを備えている。液晶表示装置では、薄膜トランジスタ４０のドレイン電極８の幅をＷ、ドレイン電極８と当該ドレイン電極８に対向するソース電極７との間隔をＬとするとき、走査信号引き回し配線２１の引き回し長さが長いほど、当該走査信号引き回し配線２１が接続された走査信号配線２により走査選択される薄膜トランジスタ４０を有する表示画素３０における当該薄膜トランジスタ４０のＷ／Ｌは小さい。【選択図】図５

Description

本発明は、液晶表示装置に関し、特に表示品位を向上させることができる液晶表示装置に関するものである。

アクティブマトリクス型の液晶表示装置は、表示品位、薄型、軽量および低消費電力の点で優れた特徴を持っている。特にＴＦＴ（Thin Film Transistor）素子を備える液晶パネル（TFT-LCD）は、品質および製造コストの観点から、現在、アクティブマトリクス型の液晶表示装置として最も広く用いられている。

通常、マトリクス型液晶表示装置は、２枚の対向する基板の間に液晶などの表示材料が挟持されるとともに、この表示材料に選択的に電圧が印加されるように構成されている。２枚の基板のうちの少なくとも一方はＴＦＴアレイ基板と呼ばれるものであり、このＴＦＴアレイ基板の表示領域には、走査信号線（走査信号配線）と表示信号線（表示信号配線）と画素電極とが形成されている。走査信号線を伝播する走査信号によって、スイッチング素子であるＴＦＴがＯＮ／ＯＦＦ制御される。表示信号線を伝播する表示信号がＴＦＴを介して画素電極に供給される。そして、画素電極に表示信号が供給されると、対向電極と画素電極との間に表示信号に応じた表示電圧が印加され、液晶が駆動される。

走査信号線を伝播する走査信号、および表示信号線を伝播する表示信号は、ドライバーＩＣから供給される。従って、表示領域よりも外側の額縁領域には、ドライバーＩＣから走査信号線、および表示信号線までの間の引き回し配線が形成されている。さらに、額縁領域には、シール材、および共通配線が形成されている。この共通配線によって、共通電位を与えるための共通信号が伝播される。

ここで、表示領域の左右両外側に引き回し配線が形成される表示装置において、使用する駆動回路、または額縁領域の面積の制約により、引き回し配線長が局所的に異なる場合がある。このときに生じる配線負荷（抵抗）の差が、走査信号の遅延量の差となる。このような遅延量の差に起因して、再書き込み量の差が発生する。再書き込みとは、走査信号の遅延によりゲートのオフが遅れた場合、その間も画素には走査信号線の電位に向かって電位が書き込まれる現象である。フィードスルーにより画素電圧が低下した後、再書き込みが起こる。再書き込み量の差による最適Ｖcom電位の差が、表示ムラとして視認され、表示品位が低下してしまう。そこで、例えば特許文献１には、引き回し配線の引き回し形状の調整による表示ムラの改善方法が開示されている。

特開２００３−１４０１８１号公報

しかしながら、近年、モバイル機器の小型化および軽量化に伴う狭額縁化によって、引き回し配線が形成される額縁領域が縮小されたため、特許文献１に記載されたような引き回し配線の引き回し形状の調整による表示ムラの改善は困難である。

そこで、本発明は、表示品位の高い液晶表示装置を提供することを目的とする。

本発明に係る液晶表示装置は、薄膜トランジスタが電気的に接続された画素電極を有する表示画素が表示領域にアレイ状に形成され、かつ、各前記薄膜トランジスタを走査選択する走査信号配線と前記画素電極に書き込むための信号電位を与える表示信号配線が前記表示領域にマトリクス状に形成されたＴＦＴアレイ基板と、前記ＴＦＴアレイ基板に対向する位置に配置され、かつ、カラーフィルターおよび共通電極が形成された対向基板と、前記ＴＦＴアレイ基板において前記表示領域よりも外側の額縁領域に形成され、かつ、前記走査信号配線に接続された走査信号引き回し配線とを備え、前記薄膜トランジスタのドレイン電極の幅をＷ、前記ドレイン電極と当該ドレイン電極に対向するソース電極との間隔をＬとするとき、前記走査信号引き回し配線の引き回し長さが長いほど、当該走査信号引き回し配線が接続された前記走査信号配線により走査選択される前記薄膜トランジスタを有する前記表示画素における当該薄膜トランジスタのＷ／Ｌは小さいものである。

本発明によれば、薄膜トランジスタのドレイン電極の幅をＷ、ドレイン電極と当該ドレイン電極に対向するソース電極との間隔をＬとするとき、走査信号引き回し配線の引き回し長さが長いほど、当該走査信号引き回し配線が接続された走査信号配線により走査選択される薄膜トランジスタを有する表示画素における当該薄膜トランジスタのＷ／Ｌは小さい。

したがって、走査信号引き回し配線の配線負荷の差による液晶表示装置の表示ムラを軽減することができるため、表示品位の高い液晶表示装置を実現することができる。

実施の形態に係る液晶表示装置が備える液晶パネルの平面図である。表示画素の平面図である。薄膜トランジスタの平面図である。図２のA-A断面図である。液晶パネル内でのＷ／Ｌの面内分布を示す図である。液晶パネルの走査信号引き回し配線長に対する再書き込み量を示すグラフである。前提技術において、液晶パネルの表示ムラとその原因を示す図である。前提技術において、走査信号配線の抵抗値が小さい場合の液晶パネルの走査信号引き回し配線長に対する再書き込み量を示す図である。前提技術において、走査信号配線の抵抗値が大きい場合の液晶パネルの走査信号引き回し配線長に対する再書き込み量を示す図である。

＜実施の形態＞
本発明の実施の形態について、図面を用いて以下に説明する。図１は、実施の形態に係る液晶表示装置が備える液晶パネル１００の平面図である。なお、図１では、図面を見やすくするために対向基板を省略している。

液晶表示装置が備える液晶パネル１００は、表示領域５０に複数の表示画素３０がアレイ状（より具体的にはマトリクス状）に配置されて構成されている。液晶パネル１００は、ＴＦＴアレイ基板１、対向基板２０（図４参照）、走査信号配線２、表示信号配線１４、および走査信号引き回し配線２１を備えている。ＴＦＴアレイ基板１および対向基板２０は、これらの間に液晶層９（図４参照）を封入可能に対向して配置されている。

走査信号配線２および表示信号配線１４は、表示領域５０にマトリクス状に形成されており、互いに交差することで各表示画素３０を区切るように配置されている。ＴＦＴアレイ基板１には、各表示画素３０に形成されるＴＦＴと、薄膜トランジスタ４０（図２参照）が電気的に接続された画素電極６（図２参照）等が形成されている。走査信号配線２は、各薄膜トランジスタ４０を走査選択するための配線である。表示信号配線１４は、画素電極６に書き込むための信号電位を与えるための配線である。

対向基板２０は、液晶層９を介してＴＦＴアレイ基板１に対向して配置され、対向基板２０には、カラーフィルターおよび共通電極１０（図４参照）等が形成されている。なお、図１において走査信号配線２および表示信号配線１４は各２本ずつ例示として示されているが、実際は表示画素３０を区切るように配置されているため各々とも多数形成されている。

ＴＦＴアレイ基板１は、ガラスまたはプラスチック等で構成される透明基板により構成され、ＴＦＴアレイ基板１上に表示領域５０と、表示領域５０よりも外側（外周）の額縁領域５５が形成されている。ＴＦＴアレイ基板１上の額縁領域５５には、ＣＯＧ（Chip On Glass）実装技術により、ゲートＩＣ６０およびソースＩＣ６５が実装されている。また、ＴＦＴアレイ基板１の端部には、ゲートＩＣ６０とソースＩＣ６５に、各種電圧、クロック、および画像データ等を供給する外部回路と接続するためのフレキシブル基板７０，７５が接続される複数の端子（図示省略）が設けられている。また、ＴＦＴアレイ基板１上の額縁領域５５には、表示領域５０を囲む導電層５１が形成されている場合もある。

なお、表示領域５０からゲートＩＣ６０の出力部へ延びる走査信号配線２の引き回し配線である走査信号引き回し配線２１、表示領域５０からソースＩＣ６５の出力部へ延びる表示信号配線１４の引き回し配線である表示信号引き回し配線２２、およびゲートＩＣ６０およびソースＩＣ６５の入力部とフレキシブル基板７０，７５とを接続するためのＴＦＴアレイ基板１の端部に設けられた複数の端子とを接続する入力配線が多数本あるが、図１では図の簡略化のためにこれらの多数の配線は図示していない。また、小型パネルでは、配線の総本数が比較的少ないので、ゲートＩＣ６０およびソースＩＣ６５を一体化した駆動回路が採用されることが多い。さらに、フレキシブル基板７０，７５についても、これらを一体化したフレキシブル基板が採用されることが多い。

図１では、ＴＦＴアレイ基板１と対向基板２０とを対向して配置した形態を示したが、その後にＴＦＴアレイ基板１の端子に外部回路を接続し、偏光板等の光学シートを追加して、ＬＥＤ等の光源を設けることにより液晶表示装置を製造することができる。

次に、図２から図４を用いて、液晶パネル１００の製造方法について説明する。図２は、表示画素３０の平面図であり、図３は、薄膜トランジスタ４０の平面図であり、図４は、図２のA-A断面図である。

まず、ＴＦＴアレイ基板１上にスパッタリング等を用いて第１の金属薄膜を成膜し、走査信号配線２、走査信号引き回し配線２１、ゲート電極２３および補助容量電極部３を所要のパターンで形成する。次に、プラズマＣＶＤにより絶縁膜４、半導体能動膜５、およびオーミックコンタクト膜１２を連続で成膜し、半導体能動膜５およびオーミックコンタクト膜１２を所要のパターンで形成する。

続いて、スパッタリング等を用いて第２の金属薄膜を成膜し、ソース電極７、ドレイン電極８、表示信号配線１４、および走査信号引き回し配線２１を所要のパターンで形成後、保護膜１３を成膜し、その上に画素電極６を成膜する。このとき、画素電極６はコンタクトホール１１を介してドレイン電極８と接続される。画素電極６は、補助容量電極部３と一部オーバーラップするように形成され、補助容量(Ｃｓ容量)を形成する。また、ドレイン電極８は、ゲート電極２３と一部オーバーラップするように形成され、ゲート〜ドレイン間容量(Ｃｇｄ)を形成する。

上記の方法により製造された液晶パネルの上下に、偏光板を配置することで液晶表示装置が製造される。

図３に示すように、ゲート電極２３上の半導体能動膜５上にソース電極７とドレイン電極８とが対向するように形成されている。半導体能動膜５では、ソース電極７とドレイン電極８との間の領域であるチャネル部に電流が流れる。ここで、ソース電極７とドレイン電極８が対向する幅、すなわち、ドレイン電極８の幅をＷ、ドレイン電極８とドレイン電極８に対向するソース電極７との間隔をＬとする。Ｗ／Ｌは薄膜トランジスタ４０において重要なパラメータであり、後に説明するように本実施の形態においても重要である。

図５は、液晶パネル１００内でのＷ／Ｌの面内分布を示す図である。より詳細には、表示領域５０内において表示信号配線アドレスに対する各薄膜トランジスタのＷ／Ｌの大きさの面内分布を示す図である。

図５に示すように、ゲートＩＣ６０から複数の走査信号引き回し配線２１が延びて、各々が表示領域５０内でＸ方向に延在する走査信号配線２に接続されている。また、図５には図示していないが、図１に示したように、表示領域５０内にはＹ方向に表示信号配線１４が各々延びている。

表示領域５０には複数の表示画素３０が形成されており、その各々に薄膜トランジスタ４０（図２参照）が形成されているが、本実施の形態においては、薄膜トランジスタ４０のＷ／Ｌについて表示領域５０内で面内分布を持たせることを特徴としている。面内分布は表示領域５０内で連続的に変化してもよいし、表示領域５０内に設定された所定の領域ごとに変化してもよい。図５では、理解を容易にするために、面内分布として表示領域５０を９つの領域８０ａ〜８０ｉに分けた場合について説明することとする。

まず、第１の面内分布として、走査信号引き回し配線２１の引き回し長さ（以下、「走査信号引き回し配線長」ともいう）が長いほど薄膜トランジスタ４０のＷ／Ｌを小さくし、走査信号引き回し配線２１の引き回し長さが短いほど薄膜トランジスタ４０のＷ／Ｌを大きくする。図５において、走査信号引き回し配線２１の長さはゲートＩＣ６０の中央部において最も短くなり、ゲートＩＣ６０の端部において最も長くなる。そこで、領域８０ｂよりも領域８０ａ，８０ｃのＷ／Ｌが小さくなるように設定されている。同様に、領域８０ｅよりも領域８０ｄ，８０ｆ、領域８０ｈよりも領域８０ｇ，８０ｉが小さくなるように設定されている。

次に、第２の面内分布として、表示領域５０内の走査信号配線２の入力側（ゲートＩＣ６０に近い側）からの距離が長くなるほど、Ｗ／Ｌを小さくする。すなわち、走査信号引き回し配線２１が接続された側から走査信号配線２に沿って反対側へ行くほど、Ｗ／Ｌを小さくする。図５では、Ｘ方向に延びている領域ほどＷ／Ｌを小さくしている。そこで、領域８０ｈ，領域８０ｅ，領域８０ｂの順でＷ／Ｌが小さくなるように設定されている。同様に、領域８０ｇ，８０ｄ，８０ａの順で小さくなり、領域８０ｉ，８０ｆ，８０ｃの順で小さくなる。

第１の面内分布と第２の面内分布により、同じ表示信号配線１４に沿って視ると、Ｗ／Ｌは表示領域５０の中央部へ行くほど大きくなり、端部へ行くほど小さくなっている。具体的には、表示領域５０の中央部である領域８０ｂはＷ／Ｌ＝２であるのに対して、表示領域５０の端部である領域８０ａ，８０ｃはＷ／Ｌ＝１である。また、表示領域５０の中央部である領域８０ｅはＷ／Ｌ＝３であるのに対して、表示領域５０の端部である領域８０ｄ，８０ｆはＷ／Ｌ＝２である。さらに、表示領域５０の中央部である領域８０ｈはＷ／Ｌ＝４であるのに対して、表示領域５０の端部である領域８０ｇ，８０ｉはＷ／Ｌ＝３である。

なお、本実施の形態においては、第１の面内分布のみを採用してもよいし、または、第１の面内分布と第２の面内分布とを両方採用してもよい。また、これらの場合において、走査信号引き回し配線２１の引き回し長さと、当該走査信号引き回し配線２１が接続された走査信号配線２の接続部からの距離との和が長いほど、表示画素３０における薄膜トランジスタ４０のＷ／Ｌを小さくしてもよい。

また、図５ではゲートＩＣ６０の中央部からの走査信号引き回し配線２１の長さが最短であったが、最短ではない場合にも第１の面内分布、または第１の面内分布と第２の面内分布とを採用することが可能である。例えば、ゲートＩＣ６０の一方の端部から延びる走査信号引き回し配線２１の長さが最短で、他方の端部から延びる走査信号引き回し配線２１の長さが最長の場合にも採用可能である。ただし、その場合は、同じ表示信号配線１４に沿って視ると、Ｗ／Ｌは表示領域５０の中央部へ行くほど大きく、端部へ行くほど小さいという分布とはならない。

このような表示画素３０の薄膜トランジスタ４０におけるＷ／Ｌの分布を形成することにより、走査信号引き回し配線２１および表示面内の走査信号配線２の負荷の差によって発生していた画素電極電位の差を小さくすることができる。これにより、額縁領域５５で走査信号引き回し配線２１の負荷を調整できない場合でも表示ムラを大幅に軽減することが可能となる。

次に、本実施の形態に係る液晶表示装置の作用効果について、前提技術の場合と対比しながら説明する。図６は、液晶パネル１００の走査信号引き回し配線長に対する再書き込み量を示すグラフであり、図７は、前提技術において、液晶パネル１００の表示ムラとその原因を示す図である。図８は、前提技術において、走査信号配線２の抵抗値が小さい場合の液晶パネル１００の走査信号引き回し配線長に対する再書き込み量を示す図であり、図９は、前提技術において、走査信号配線２の抵抗値が大きい場合の液晶パネル１００の走査信号引き回し配線長に対する再書き込み量を示す図である。なお、図８と図９では、Ｖｇは走査信号配線の電位、Ｖｄは画素電極の電位、Ｖｓは表示信号配線の電位である。

前提技術においては、図７に示すように、ゲートＩＣ１６０から複数の走査信号引き回し配線１２１が延びて、各々が表示領域１５０内でＸ方向に延在する走査信号配線に接続されている。使用する駆動回路、または額縁領域の面積の制約により、走査信号引き回し配線長が局所的に異なっており、このときに生じる配線負荷（抵抗）の差が、走査信号の遅延量の差となる。このような遅延量の差に起因して、再書き込み量の差が発生する。上記の通り、再書き込みとは、走査信号の遅延によりゲートのオフが遅れた場合、その間も表示画素には走査信号配線の電位に向かって電位が書き込まれる現象である。

図６における前提技術のグラフのように、走査信号引き回し配線長が長くなるほど、走査信号配線の抵抗は増加する。すると、走査信号の遅延によるゲートのオフがさらに大きく遅れるため、再書き込み量が大きくなる。ここで、薄膜トランジスタのＷ／Ｌの大小と再書き込みとの関係について説明する。再書き込みは、充電と同じパスで、充電したい方向とは逆にキャリアが動く（充電する）ことにより起こる。よって、薄膜トランジスタのＷ／Ｌが大きいほど再書き込み量が大きくなる。

図８と図９に示すように、フィードスルーにより画素電圧が低下した後、再書き込みが起こる。再書き込み量の差による最適Ｖcom電位の差が、図７に影として示す表示ムラとして視認され、前提技術においては、液晶表示装置の表示品位が低下してしまうという問題があった。

これに対して、本実地の形態に係る液晶表示装置では、薄膜トランジスタ４０のドレイン電極８の幅をＷ、ドレイン電極８と当該ドレイン電極８に対向するソース電極７との間隔をＬとするとき、走査信号引き回し配線２１の引き回し長さが長いほど、当該走査信号引き回し配線２１が接続された走査信号配線２により走査選択される薄膜トランジスタ４０を有する表示画素３０における当該薄膜トランジスタ４０のＷ／Ｌは小さい。これにより、図６における実施の形態のグラフのように、走査信号引き回し配線２１による再書き込み量が大きくならず安定する。

したがって、走査信号引き回し配線２１の配線負荷の差による液晶表示装置の表示ムラを軽減することができるため、表示品位の高い液晶表示装置を実現することができる。

このように、表示領域５０内に形成される薄膜トランジスタ４０のＷ／Ｌを設定することで表示ムラを軽減することができることから、額縁領域５５内の配線形状を複雑化する必要がなくなり、さらに狭額縁化を進めやすくなる。これにより、表示領域５０の周辺領域である額縁領域５５で走査信号引き回し配線２１の配線負荷を調整できない場合でも再書き込み量のばらつきによる最適Ｖcom電位の差がなくなり、液晶表示装置の表示ムラを軽減することが可能となる。

走査信号引き回し配線２１の引き回し長さと、当該走査信号引き回し配線２１が接続された走査信号配線２の接続部からの距離との和が長いほど、表示画素３０における薄膜トランジスタ４０のＷ／Ｌは小さい。したがって、走査信号引き回し配線２１の配線負荷だけでなく、走査信号配線２の配線負荷を考慮することで、液晶表示装置の表示ムラをさらに軽減することができる。

表示画素３０における薄膜トランジスタ４０のＷ／Ｌは、表示信号配線１４に沿って、表示領域５０の中央部へ行くほど大きく、端部へ行くほど小さい。したがって、最適Ｖcom電位のばらつきをさらに軽減することができ、液晶表示装置の表示ムラをさらに軽減することが可能となる。

表示画素３０における薄膜トランジスタ４０のＷ／Ｌは、走査信号引き回し配線２１が接続された側から走査信号配線２に沿って反対側へ行くほど小さい。したがって、最適Ｖcom電位のばらつきをさらに軽減することができ、液晶表示装置の表示ムラをさらに軽減することが可能となる。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１ＴＦＴアレイ基板、２走査信号配線、６画素電極、７ソース電極、８ドレイン電極、１４表示信号配線、２０対向基板、２１走査信号引き回し配線、３０表示画素、５０表示領域、５５額縁領域。

Claims

薄膜トランジスタが電気的に接続された画素電極を有する表示画素が表示領域にアレイ状に形成され、かつ、各前記薄膜トランジスタを走査選択する走査信号配線と前記画素電極に書き込むための信号電位を与える表示信号配線が前記表示領域にマトリクス状に形成されたＴＦＴアレイ基板と、
前記ＴＦＴアレイ基板に対向する位置に配置され、かつ、カラーフィルターおよび共通電極が形成された対向基板と、
前記ＴＦＴアレイ基板において前記表示領域よりも外側の額縁領域に形成され、かつ、前記走査信号配線に接続された走査信号引き回し配線と、
を備え、
前記薄膜トランジスタのドレイン電極の幅をＷ、前記ドレイン電極と当該ドレイン電極に対向するソース電極との間隔をＬとするとき、前記走査信号引き回し配線の引き回し長さが長いほど、当該走査信号引き回し配線が接続された前記走査信号配線により走査選択される前記薄膜トランジスタを有する前記表示画素における当該薄膜トランジスタのＷ／Ｌは小さい、液晶表示装置。
前記走査信号引き回し配線の引き回し長さと、当該走査信号引き回し配線が接続された前記走査信号配線の接続部からの距離との和が長いほど、前記表示画素における前記薄膜トランジスタのＷ／Ｌは小さい、請求項１記載の液晶表示装置。
前記表示画素における前記薄膜トランジスタのＷ／Ｌは、前記表示信号配線に沿って、前記表示領域の中央部へ行くほど大きく、端部へ行くほど小さい、請求項１記載の液晶表示装置。
前記表示画素における前記薄膜トランジスタのＷ／Ｌは、前記走査信号引き回し配線が接続された側から前記走査信号配線に沿って反対側へ行くほど小さい、請求項１から請求項３のいずれか１つに記載の液晶表示装置。