KR20100010534A

KR20100010534A - 표시기판, 이의 제조방법 및 이를 갖는 표시장치

Info

Publication number: KR20100010534A
Application number: KR1020080071425A
Authority: KR
Inventors: 박기범; 조은; 김동규
Original assignee: 삼성전자주식회사
Priority date: 2008-07-23
Filing date: 2008-07-23
Publication date: 2010-02-02
Also published as: KR101481690B1; US8164702B2; US20100020259A1

Abstract

향상된 시야각과 증가된 개구율을 갖는 표시기판, 이의 제조방법 및 이를 갖는 표시장치에서, 표시기판은 듀얼 트랜지스터들, 화소전극들, 연결 트랜지스터들, 전압하강 전극들 및 전압하강 배선들을 포함한다. 듀얼 트랜지스터는 제1 게이트 라인 및 제1 게이트 라인에 교차하는 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 화소전극은 제1 및 제2 드레인 전극들과 전기적으로 연결되는 제1 및 제2 화소부들을 포함한다. 연결 트랜지스터는 제2 게이트 라인 및 제2 화소부와 전기적으로 연결되며, 전압하강 전극은 연결 트랜지스터의 연결 드레인 전극으로부터 연장되어 형성된다. 마지막으로, 전압하강 배선은 하부에 배치되는 전압하강 전극 및 데이터 절연막과 중첩된다. 이로써, 게이트 패턴의 배선 수를 줄이고 콘택홀의 수를 줄임으로써 개구율이 증가될 수 있다.

제1 콘택전극, 개구율

Description

표시기판, 이의 제조방법 및 이를 갖는 표시장치{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE DISPLAY SUBSTRATE}

본 발명은 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 향상된 시야각과 증가된 개구율을 갖는 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것이다.

일반적으로, 액정 표시장치는 단위화소 내에 형성된 화소전극을 갖는 제1 기판, 제1 기판과 대향하고 전면에 형성된 공통전극을 갖는 제2 기판, 및 상기 제1 및 제2 기판에 개재된 액정층을 포함한다. 상기 화소전극과 상기 공통전극 사이에 형성된 전기장은 상기 액정층의 액정들의 배열을 변경시켜 상기 액정층의 광투과율을 변경시키고, 그 결과 상기 액정 표시장치는 외부로 영상을 표시할 수 있다.

상기 화소전극은 영상의 시야각을 향상시키기 위해 서로 이격된 서로 다른 레벨의 전압들이 인가되는 제1 및 제2 화소부들을 포함할 수 있다. 즉, 상기 제1 화소부는 제1 화소전압이 인가되고, 상기 제2 화소부는 상기 제1 화소전압보다 낮은 레벨의 제2 화소전압이 인가될 수 있다.

일반적으로, 상기 제1 박막 트랜지스터의 드레인 전극은 상기 제1 화소부와 중첩되어 제1 콘택홀을 통해 전기적으로 연결되고, 상기 제2 박막 트랜지스터의 드레인 전극은 상기 제2 화소부와 중첩되어 제2 콘택홀을 통해 전기적으로 연결되며, 상기 제3 박막 트랜지스터의 소스 전극은 상기 제2 화소부와 중첩되어 제3 콘택홀을 통해 전기적으로 연결된다. 또한, 상기 제2 화소부의 전압이 인가되는 투명 전극과 다운 스토리지 전압이 인가되는 게이트 전극에 의해 커패시터가 형성되어 상기 제2 화소부의 전압이 감압되는데, 상기 제3 박막 트랜지스터는 제4 콘택홀을 통해 상기 투명 전극과 전기적으로 연결되고, 상기 게이트 전극은 게이트 금속패턴인 게이트 배선과 연결된다.

그러나, 상기 제4 콘택홀 및 상기 게이트 배선에 의해 상기 액정 표시장치의 개구율이 감소될 수 있고, 그 결과 영상의 표시품질이 저하될 수 있다.

따라서, 본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 향상된 시야각과 증가된 개구율을 갖는 표시기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시기판을 제조하기 위한 제조방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시기판을 구비하는 표시장치를 제공하는 것이다.

상기한 본 발명의 일 실시예에 의한 표시기판은 듀얼 트랜지스터, 화소전극, 연결 트랜지스터, 전압하강 전극 및 전압하강 배선을 포함한다. 상기 듀얼 트랜지스터는 제1 게이트 라인 및 상기 제1 게이트 라인과 교차하는 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 화소전극은 상기 제1 및 제2 드레인 전극들과 전기적으로 각각 연결되는 제1 및 제2 화소부들을 포함한다. 상기 연결 트랜지스터는 상기 제1 게이트 라인에 이웃하는 제2 게이트 라인 및 상기 제2 화소부와 전기적으로 연결된다. 상기 전압하강 전극은 상기 연결 트랜지스터의 연결 드레인 전극으로부터 연장된다. 상기 전압하강 배선은 상기 제1 및 제2 게이트 라인들과 실질적으로 동일한 방향으로 길게 연장되고, 하부에 배치되는 상기 전압하강 전극 및 데이터 절연막과 중첩되도록 상기 데이터 절연막 상에 배치된다.

상기 화소전극 및 상기 전압하강 배선은 투명 금속패턴들일 수 있다. 상기 게이트 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 게이트 금속패턴들일 수 있다. 상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 제1 및 제2 드레인 전극, 상기 제1 드레인 전극으로부터 연장된 제1 콘택전극, 상기 제2 드레인 전극으로부터 연장된 제2 콘택전극, 상기 연결 트랜지스터의 연결 소스 전극, 상기 연결 소스 전극으로부터 연장된 제3 콘택전극, 상기 연결 트랜지스터의 연결 드레인 전극, 상기 전압하강 전극은 데이터 금속패턴들일 수 있다. 상기 데이터 금속패턴은 하부에 배치된 액티브 패턴을 더 포 함할 수 있다.

상기 게이트 금속패턴들 및 상기 데이터 금속패턴들 사이에 배치된 게이트 절연막을 더 포함할 수 있고, 상기 데이터 절연막은 상기 데이터 금속패턴들 및 상기 투명 금속패턴 사이에 배치될 수 있다.

상기 데이터 절연막은 상기 전압하강 전극과 상기 전압하강 배선 사이의 간격을 감소시키기 위해 상기 전압하강 전극과 대응되는 영역에 형성된 전압하강 홈을 포함 할 수 있다. 상기 데이터 절연막은 상기 전압하강 홈에 대응하여 전압하강 홀을 갖는 유기 절연막; 및 상기 유기 절연막을 덮도록 형성된 무기 절연막을 포함할 수 있다.

상기 전압하강 전극의 상기 제1 및 제2 게이트 라인 방향 거리는 상기 전압하강 전극의 상기 데이터 배선 방향 거리보다 길 수 있다. 상기 전압하강 홈의 상기 제1 및 제2 게이트 라인 방향 거리는 상기 전압하강 홈의 상기 데이터 배선 방향 거리보다 길 수 있다.

상기 데이터 절연막은 제1 콘택홀, 제2 콘택홀 및 제3 콘택홀을 포함할 수 있다. 상기 제1 콘택홀은 상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키고, 상기 제2 콘택홀은 상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키며, 상기 제3 콘택홀은 상기 제2 화소부를 상기 제3 콘택전극과 전기적으로 접촉시킬 수 있다.

상기 제1 화소부 및 상기 제2 화소부와 중첩되는 스토리지배선을 더 포함할 수 있다. 상기 전압하강 배선 및 상기 스토리지 배선에는 공통 전압이 인가될 수 있다.

상기 전압하강 배선은 상기 전압하강 배선과 상기 데이터 배선과 중첩되는 영역을 감소시키기 위해 상기 데이터 배선에 대응되는 영역 일부가 제거된 형상을 갖을 수 있다.

상기한 본 발명의 일 실시예에 의한 표시기판의 제조방법으로, 우선, 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성한다. 이어서, 상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성한다. 이어서, 상기 게이트 배선과 교차하는 데이터 배선, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극으로부터 연장된 제1 콘택전극, 상기 제2 드레인 전극으로부터 연장된 제2 콘택전극, 상기 연결 트랜지스터의 연결 소스 전극, 상기 연결 소스 전극으로부터 연장된 제3 콘택전극, 상기 연결 트랜지스터의 연결 드레인 전극, 및 상기 연결 드레인 전극으로부터 연장된 전압하강 전극을 형성한다. 이어서, 상기 데이터 배선, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 연결 소스 전극, 상기 연결 드레인 전극, 상기 제1 내지 제3 콘택전극들 및 상기 전압하강 전극을 덮는 데이터 절연막을 형성한다. 이어서, 상기 제1 콘택전극과 전기적으로 연결되는 제1 화소부 및 상기 제1 화소부와 이격되어 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 갖는 화소전극, 및 상기 전압하강 전극과 중첩되도록 상기 전압 하강 전국의 상부에 배치되는 전압하강 배선을 형성한다.

상기 표시기판의 제조방법으로, 게이트 절연막은 상기 게이트 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는다. 상기 데이터 절연막을 형성하는 단계는 상기 전압하강 전극에 대응하는 영역을 제거하여 전압하강 홈을 형성하는 단계를 포함할 수 있다.

상기한 본 발명의 일 실시예에 의한 표시장치는 제1 기판, 제2 기판 및 액정층을 포함한다. 상기 제1 기판은 듀얼 트랜지스터, 화소전극, 연결 트랜지스터, 전압하강 전극 및 전압하강 배선을 포함한다. 상기 듀얼 트랜지스터는 제1 게이트 라인 및 상기 제1 게이트 라인과 교차하는 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 화소전극은 상기 제1 및 제2 드레인 전극들과 전기적으로 각각 연결되는 제1 및 제2 화소부들을 포함한다. 상기 연결 트랜지스터는 상기 제1 게이트 라인에 이웃하는 제2 게이트 라인 및 상기 제2 화소부와 전기적으로 연결된다. 상기 전압하강 전극은 상기 연결 트랜지스터의 연결 드레인 전극으로부터 연장된다. 상기 전압하강 배선은 상기 제1 및 제2 게이트 라인들과 실질적으로 동일한 방향으로 길게 연장되고, 하부에 형성되는 상기 전압하강 전극 및 데이터 절연막과 중첩되도록 상기 데이터 절연막 상에 배치된다.

상기 화소전극 및 상기 전압하강 배선은 투명 금속패턴들일 수 있다.

상기 데이터 절연막은 상기 전압하강 전극과 상기 전압하강 배선 사이의 간격을 감소시키기 위해 상기 전압하강 전극과 대응되는 영역에 형성된 전압하강 홈을 포함할 수 있다.

본 발명에 따르면, 전압다운 커패시터를 위한 스토리지 다운전압은 투명 금속패턴인 전압하강 배선들에 직접 인가된다. 따라서, 스토리지 다운전압을 게이트 금속패턴이 인가받지 않으므로 단위화소에서 게이트 금속패턴의 배선 수가 줄고, 콘택홀의 수가 줄어들게 되어 표시장치의 개구율이 보다 증가될 수 있다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

실시예 1

도 1은 본 발명의 실시예 1에 따른 표시장치 중 단위화소를 도시한 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 단면도이며, 도 3은 도 1의 II-II'선을 따라 절단한 단면도이고, 및 도 4는 도 1의 III-III'선을 따라 절단한 단면도이다.

도 1 내지 도 4를 참조하면, 본 발명의 실시예 1에 따른 표시장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 및 제2 기판 들(100, 200) 사이에 개재된 액정층(300)을 포함한다.

상기 제1 기판(100)은 제1 투명기판(110), 게이트 배선들(GL), 스토리지 배선들(SL), 게이트 절연막(120), 데이터 배선들(DL), 데이터 절연막(130), 화소전극들(140), 전압하강 배선들(VDL), 듀얼 트랜지스터들(DTFT), 연결 트랜지스터들(CTFT), 제1 콘택전극들(10), 제2 콘택전극들(20), 제3 콘택전극들(30) 및 전압하강 전극들(40)을 포함할 수 있다.

상기 제1 투명기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.

상기 게이트 배선들(GL)은 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 이때, 상기 게이트 배선(GL)들은 서로 이웃하는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 즉, 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2)은 서로 평행하게 이웃한 위치에 형성된다.

상기 스토리지 배선들(SL)은 상기 게이트 배선들(GL)과 동일하게 상기 제1 기판(110) 상에 형성된다. 상기 스토리지 배선(SL)들 각각은 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2) 사이에 형성된다. 상기 스토리지 배선(SL)에는 공통전압이 인가될 수 있다. 본 실시예에서, 상기 스토리지 배선들(SL)은 생략될 수도 있다.

상기 게이트 절연막(120)은 상기 게이트 배선들(GL) 및 상기 스토리지 배선들(SL)을 덮도록 상기 제1 투명기판(110) 상에 형성된다. 상기 게이트 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함할 수 있다.

상기 데이터 배선들(DL)은 상기 게이트 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.

상기 제1 내지 제3 콘택전극들(10, 20, 30) 및 상기 전압하강 전극들(40)은 상기 게이트 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 내지 제3 콘택전극들(10, 20, 30)은 예를 들어, 평면상에서 보았을 때 사각형 형상을 가질 수 있다.

상기 듀얼 트랜지스터들(DTFT) 각각은 게이트 전극(GE), 액티브 패턴(AP), 오믹콘택 패턴(OP), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다.

상기 게이트 전극(GE)은 상기 제1 게이트 라인(GL1)의 일부분일 수 있다. 상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩되도록 상기 게이트 절연막(120) 상에 형성된다. 상기 오믹콘택 패턴(OP)은 상기 액티브 패턴(AP) 상에 형성되며, 두 부분으로 분할된다.

상기 소스 전극(SE)은 상기 데이터 배선(DL)에서 분기되어, 상기 오믹콘택 패턴(OP)의 일부분 상에 형성된다. 상기 소스 전극(SE)은 2개의 U-자가 연결된 형상을 가질 수 있다.

상기 제1 드레인 전극(DE1) 및 상기 제2 드레인 전극(DE2)은 서로 이격되도록 상기 오믹콘택 패턴(OP) 상에 형성되고 상기 소스 전극(SE)으로부터 이격되어 형성된다.

상기 제1 드레인 전극(DE1)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 어느 하나 사이에 형성되고, 상기 제1 콘택전극(10)과 전기적으로 연결된다. 그로 인해, 상기 제1 드레인 전극(DE1)은 상기 화소전극(140)이 포함하는 제1 화소부(142)와 전기적으로 연결된다.

상기 제2 드레인 전극(DE2)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 다른 하나 사이에 형성되고, 상기 제2 콘택전극(20)과 전기적으로 연결된다. 그로 인해, 상기 제2 드레인 전극(DE2)은 상기 화소전극(140)이 포함하는 제2 화소부(144)와 전기적으로 연결된다.

상기 연결 트랜지스터들(CTFT) 각각은 연결 게이트 전극(CG), 연결 액티브 패턴(CA), 연결 오믹콘택 패턴(CP), 연결 소스 전극(CS) 및 연결 드레인 전극(CD)을 포함한다.

상기 연결 게이트 전극(CG)은 상기 제2 게이트 라인(GL2)의 일부분일 수 있다. 상기 연결 액티브 패턴(CA)은 상기 연결 게이트 전극(CG)과 중첩되도록 상기 게이트 절연막(120) 상에 형성된다. 상기 연결 오믹콘택 패턴(CP)은 상기 연결 액티브 패턴(CA) 상에 형성되며, 두 부분으로 분할된다.

상기 연결 소스 전극(CS)은 상기 연결 오믹콘택 패턴(CP)의 일부분 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되고, 상기 제1 화소부(142) 측으로 길게 연장되어 상기 제3 콘택전극(30)과 전기적으로 연결된다. 그 결과, 상기 연결 소스 전극(CS)은 제3 콘택홀(137)을 통해 상기 제2 화소부(144)와 전기적으로 연결된다.

상기 연결 드레인 전극(CD)은 상기 연결 오믹콘택 패턴(CP)의 일부분 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되며, 성가 연결 소스 전극(CS)과 이격되어 배치된다. 상기 연결 드레인 전극(CD)은 상기 전압하강 배선들(VDL) 측으로 길게 연장되어 상기 전압하강 전극(40)과 전기적으로 연결된다. 그 결과 상기 연결 드레인 전극(CD)은 상기 전압하강 배선들(VDL)와 함께 전압다운 커패시터(C_down)를 형성할 수 있다.

상기 데이터 절연막(130)은 상기 데이터 배선들(DL), 상기 소스 전극들(SE)과 제1 및 제2 드레인 전극들(DE1, DE2), 상기 제1 콘택전극들(10), 상기 제2 콘택전극들(20), 상기 연결 소스 전극들(CS), 상기 제3 콘택전극들(30), 상기 연결 드레인 전극들(CD), 상기 전압하강 전극들(40)을 덮도록 상기 게이트 절연막(120) 상에 형성된다. 여기서, 상기 데이터 절연막(130)은 유기 절연막(131) 및 무기 절연막(132)를 포함할 수 있다. 상기 유기 절연막(131)은 상기 무기 절연막(132)이 덮도록 형성되고 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 덮도록 형성될 수 있다.

상기 데이터 절연막(130)에는 상기 제1 콘택전극들(10) 각각의 상부에 제1 콘택홀(133)이 형성되고, 상기 제2 콘택전극들(20) 각각의 상부에 제2 콘택홀(135)이 형성되며, 상기 제3 콘택전극들(30) 각각의 상부에 제3 콘택홀(137)이 형성되고, 상기 전압하강 전극들(40) 각각의 상부에 전압하강 홈들(139)이 형성된다. 상기 제1 내지 제3 콘택홀들(135, 137, 139)은 예를 들어, 평면상에서 보았을 때 사각형 형상을 가질 수 있다. 여기서, 상기 제1 내지 제3 콘택홀들(133, 135, 139) 각각의 면적은 상기 제1 내지 제3 콘택전극들(10, 20, 30) 각각의 면적보다 작다.

상기 화소전극들(140)은 상기 데이터 절연막(130) 상에 상기 단위화소들 내에 각각 형성된다. 즉, 상기 화소전극들(140) 은 투명 금속층으로부터 패터닝되어 형성된 금속패턴일 수 있다. 상기 화소전극들(140) 각각은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다. 상기 제1 화소부(142)는 일례로, 상기 단위화소의 중앙부위에 형성되고, 상기 단위화소의 중심을 상기 제1 방향(DI1)으로 지나는 가상의 중앙선을 기준으로 대칭형상을 가질 수 있다. 상기 제2 화소부(144)는 상기 제1 화소부(142)를 감싸도록 상기 제1 화소부(142)의 외곽에 형성되고, 일례로 상기 중앙선을 기준으로 대칭형상을 가질 수 있다.

상기 제1 화소부(142)는 상기 제1 콘택홀(133)을 통해 상기 제1 콘택전극(10)과 전기적으로 접촉된다. 상기 제2 화소부(144)는 상기 제2 콘택홀(135)을 통해 상기 제2 콘택전극(20)과 전기적으로 접촉된다. 여기서, 상기 제1 및 제2 콘택전극들(10, 20)은 상기 중앙선을 기준으로 상측에 형성될 수 있다. 상기 제1 및 제2 화소부들(142, 144)은 상기 스토리지 배선(SL)과 중첩되도록 상기 데이터 절연막(130) 상에 형성된다. 상기 스토리지 배선(SL)은 상기 제1 및 제2 화소부들(142, 144) 각각과 중첩될 수 있다.

상기 제1 화소부(142) 및 상기 제2 화소부(144)와 상기 스토리지 배선(SL) 사이에는 스토리지 커패시터(CST)가 형성된다. 여기서, 상기 제1 화소부(142) 및 상기 제2 화소부(144)와 상기 스토리지 배선(SL) 사이에 상기 게이트 절연막(120) 및 상기 데이터 절연막(130)이 두껍게 형성되어 있어서 상기 스토리지 커패시 터(CST)의 용량은 미약하다 할 수 있다.

상기 제2 기판(200)은 상기 제1 기판(100)과 마주보도록 배치된다. 예를 들어, 상기 제2 기판(100)은 상기 제1 기판(100)과 대향하는 제2 투명기판(210), 및 상기 제1 기판(100)과 마주보는 상기 제2 투명기판(210)의 일면에 형성된 공통전극(220)을 포함할 수 있다. 상기 공통전극(220)은 투명한 도전성 물질로 이루어진다. 또한, 상기 제2 투명기판(210)은 플레이트 형상을 갖고, 예를 들어 유리, 석영 또는 합성수지 등으로 이루어질 수 있다.

상기 액정층(300)은 상기 제1 및 제2 기판들(100, 200) 사이에 개재된다. 상기 액정층(300) 내의 액정들의 배열은 상기 화소전극들(140) 및 상기 공통전극(220) 사이에 형성된 전기장에 의해 변경되고, 그 결과 상기 액정층(300)의 광투과율이 상기 전기장의 세기에 따라 변경될 수 있다.

도 5는 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.

이하, 본 실시예에 의한 주요특징인 상기 전압하강 홈들(139) 및 상기 전압하강 배선들(VDL)에 대하여 자세하게 설명한다.

도 1, 도 4 및 도 5를 참조하면, 상기 전압하강 홈들(139)은 상기 전압하강 전극(40)과 상기 전압하강 배선들(VDL) 사이의 간격을 감소시키기 위해 상기 전압하강 전극(40)과 대응되는 영역에 형성된다. 여기서, 상기 전압하강 홈들(139)은 예를 들어, 평면상에서 보았을 때 사각형 형상을 가질 수 있다. 상기 전압하강 홈들(139)의 면적은 상기 전압하강 전극들(40)의 면적보다 작고, 상기 전압하강 홈들(139)의 상기 제1 방향(DI1)의 거리는 상기 제2 방향(DI2)의 거리보다 길 수 있 다. 상기 전압하강 홈들(139)을 형성하기 위해 상기 데이터 절연막(130)의 상기 유기 절연막(131)은 상기 전압하강 홈들(139)에 대응하여 제거된 전압하강 홀들(미도시)을 갖을 수 있다.

본 실시예에서, 상기 유기 절연막(131)은 상기 무기 절연막(132)이 덮도록 형성되고 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 덮도록 형성되는데, 상기 전압하강 홀들(미도시)에 의해 상기 전압하강 홈들(139)에 대응하는 영역에서는 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 바로 덮도록 형성된다. 따라서, 상기 전압하강 전극(40)과 상기 전압하강 배선들(VDL) 사이의 간격이 감소되어 상기 전압다운 커패시터(C_down)의 용량이 증가된다. 여기서, 상기 무기 절연막(132)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등으로 이루어진다.

상기 전압하강 배선들(VDL)은 화소전극들(140)과 동일하게 투명 금속층으로부터 패터닝되어 형성된 금속패턴일 수 있다. 예를 들어, 상기 전압하강 배선들(VDL) 및 상기 화소전극들(140)은 투명한 도전성 물질, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어질 수 있다.

여기서, 상기 데이터 절연막(130)에 상기 전압하강 홈들(139)이 형성되어, 상기 전압하강 배선들(VDL)과 상기 전압하강 전극들(40) 사이의 간격이 감소되므로 상기 전압하강 배선들(VDL), 상기 데이터 절연막(130) 및 상기 전압하강 전극들(40)에 의해 형성되는 전압다운 커패시터(C_down)는 큰 용량을 갖을 수 있다.

이에 따라, 상기 전압하강 홈들(139)에 의해 형성된 상기 전압다운 커패시 터(C_down)를 위한 스토리지 다운전압(Vst_down)은 투명 금속패턴인 상기 전압하강 배선들(VDL)에 직접 인가되고, 역시 투명 금속패턴인 상기 화소전극들(140)의 전압을 투명 금속패턴인 전압하강 배선들(VDL)에 인가하기 위한 콘택홀들이 필요하지 않으므로 개구율이 증가된다. 여기서, 상기 스토리지 다운전압(Vst_down)은 공통전압이 될 수 있다.

구체적으로, 상기 스토리지 다운전압(Vst_down)은 투명 금속패턴인 상기 전압하강 배선들(VDL)에 직접 인가되어 또 다른 게이트 배선이 형성되지 않으므로 상기 게이트 배선(GL) 및 또 다른 게이트 배선 사이에 존재하는 간격 때문에 생기는 공간이 제거되고 동시에 상기 제2 화소부(144)의 전압을 투명 금속패턴인 전압하강 배선들(VDL)에 인가하는 콘택홀들을 뚫기 위한 충분한 면적이 필요하지 않게 된다.

상기 전압하강 전극들(40)에는 상기 연결 트랜지스터(CTFT)가 온 될 때, 상기 제2 화소부(144)의 전압이 인가된다. 상기 전압하강 전극들(40)은 상기 데이터 배선(DL)과 동일한 데이터 금속패턴이다. 한편, 상기 전압하강 배선들(VDL)에는 상기 스토리지 다운전압(Vst_down)이 인가된다. 상기 전압하강 배선들(VDL)은 상기 화소전극들(140)과 동일한 투명 금속패턴이다. 따라서, 상기 전압다운 커패시터(C_down)는 데이터 금속패턴과 투명 금속패턴 사이에 형성될 수 있다. 이에 따라, 상기 스토리지 다운전압(Vst_down)이 데이터 금속패턴 상부에 형성되는 투명 금속패턴에 인가될 때, 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2) 및 다음 단위화소(PN+1)의 상기 제1 게이트 라인(GL1)을 포함하는 상기 제2 방향(DI2) 거리는 상기 스토리지 다운전압(Vst_down)이 데이터 금속패턴 하부에 형성되는 게이트 금속패턴에 인가될 때, 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2) 및 다음 단위화소(PN+1)의 상기 제1 게이트 라인(GL1)을 포함하는 상기 제2 방향(DI2) 거리보다 작다(여기서, N은 자연수).

예를 들어, 상기 게이트 배선(GL)과 동일한 게이트 금속패턴인 또 다른 게이트 배선이 존재하면 상기 게이트 배선(GL) 및 또 다른 게이트 배선은 소정의 거리가 이격되어 형성되어야 한다. 즉, 상기 전압하강 배선들(VDL)의 역할을 하는 다운전압용 스토리지 배선(미도시)가 게이트 패턴으로 이루어져 있다면, 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2), 상기 다운전압용 스토리지 배선(미도시) 및 다음 단위화소(PN+1)의 상기 제1 게이트 라인(GL1) 각각은 상기 제2 방향(DI2)으로 적어도 20㎛, 8㎛, 12㎛ 거리를 갖고 형성되어야 한다. 또한, 상기 다운전압용 스토리지 배선(미도시)과 커패시터를 형성하기 위해 상기 제2 화소부(144)의 전압을 전기적으로 연결하고 상기 제2 방향(DI2)으로 적어도 32㎛ 거리를 갖는 여분의 콘택홀(미도시)도 포함 되어야 한다. 그 결과, 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2), 상기 다운전압용 스토리지 배선(미도시), 및 다음 단위화소(PN+1)의 상기 제1 게이트 라인(GL1)을 포함하는 상기 제2 방향(DI2) 거리는 적어도 88㎛이다.

반면, 본 실시예에서 상기 전압하강 배선들(VDL)가 상기 화소전극들(140)과 동일한 투명 금속패턴으로 이루어져 있다면, 상기 게이트 배선(GL)을 위한 게이트 금속패턴만 형성되어 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2) 및 다음 단위화소(PN+1)의 상기 제1 게이트 라인(GL1)을 포함하는 상기 제2 방향(DI2) 거리가 감소된다. 즉, 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2) 각각은 상기 제2 방향(DI2)으로 적어도 12㎛, 20㎛ 형성된다. 그 결과, 현재 단위화소(PN)의 상기 제2 게이트 라인(GL2) 및 다음 단위화소(PN+1)의 제1 게이트 라인(GL1)을 포함하는 상기 제2 방향(DI2) 거리가 상기 전압하강 전극(40)의 상기 제2 방향 거리에 부가되어 적어도 58㎛가 될 수 있다. 여기서, 상기 전압하강 전극(40)의 상기 제2 방향 거리는 전압하강 홈(139)을 형성하기 위한 것으로 상기 여분의 콘택홀(미도시)의 상기 제2 방향 거리보다 작다. 따라서, 광이 투과될 수 있는 면적이 커지므로 개구율이 증가된다.

결과적으로, 본 실시예에 따르면, 단위화소에서 게이트 금속패턴의 배선 수를 줄이고, 콘택홀의 수를 줄임으로써 광이 투과될 수 있는 면적이 커지므로 개구율이 증가될 수 있다.

본 실시예에서, 상기 전압하강 배선들(VDL)에는 상기 전압하강 배선들(VDL)과 상기 데이터 배선들(DL)과 중첩되는 영역을 감소시키기 위해 상기 데이터 배선들(DL)에 대응되는 영역 일부가 제거될 수 있다. 상기 전압하강 홈들(139)에 의해 형성되는 상기 전압다운 커패시터(C_down)이외의 부분에서도 상기 전압하강 배선들(VDL)과 상기 데이터 배선들(DL)과 중첩되어 미량의 커패시턴스를 가지는 커패시터가 형성되고, 그 밖에도 상기 전압하강 배선들(VDL)과 상기 연결 소스 전극(CS) 및 상기 연결 드레인 전극(CD)가 중첩되어 미량의 커패시턴스를 가지는 커패시터가 형성된다. 따라서, 상기 전압다운 커패시터(C_down)를 제외한 커패시터들을 없애기 위해 상기 전압하강 배선들(VDL)은 상기 전압하강 전극들(40)을 상기 전압하강 배선들(VDL)과 거의 동일한 면적으로 덮을 수 있다. 이를 위해, 상기 전압하강 배선들(VDL)과 상기 데이터 배선들(DL)과 중첩되는 부분의 상기 전압하강 배선들(VDL)은 제거되고, 이에 따라 사각형 모양의 홀들이 형성될 수 있다.

이하, 도 5를 참조하여 도 1의 단위화소의 전기적인 연결관계를 간단하게 설명하겠다.

상기 전압하강 배선(VDL), 상기 데이터 절연막(130) 및 상기 전압하강 전극(40)에 의해 상기 전압다운 커패시터(C_down)가 정의된다.

상기 게이트 배선(GL)은 상기 제1 방향(DI1)을 따라 형성되고, 서로 이웃하는 상기 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 상기 데이터 배선(DL)은 상기 제2 방향(DI2)을 따라 형성된다.

상기 듀얼 트랜지스터(DTFT)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결된다. 상기 듀얼 트랜지스터(DTFT)의 소스 전극은 상기 데이터 배선(DL)과 전기적으로 연결된다.

상기 듀얼 트랜지스터(DTFT)의 제1 드레인 전극(DE1)은 하이 액정 커패시터(H_clc)의 제1 전극, 하이 스토리지 커패시터(H_cst)의 제1 전극과 전기적으로 연결된다.

상기 듀얼 트랜지스터(DTFT)의 제2 드레인 전극(DE1)은 로우 액정 커패시터(L_clc)의 제1 전극, 로우 스토리지 커패시터(L_cst)의 제1 전극, 및 상기 연결 트랜지스터(CTFT)의 연결 소스 전극과 전기적으로 연결된다.

상기 연결 트랜지스터(CTFT)의 연결 게이트 전극은 상기 제2 게이트 라 인(GL2)과 전기적으로 연결되고, 상기 연결 트랜지스터(CTFT)의 연결 드레인 전극은 상기 전압다운 커패시터(C_down)의 제1 전극과 전기적으로 연결된다.

여기서, 상기 하이 액정 커패시터(H_clc)의 제1 전극 및 상기 하이 스토리지 커패시터(H_cst)의 제1 전극은 상기 제1 화소부(142)이고, 상기 하이 액정 커패시터(H_clc)의 제2 전극은 상기 공통전극(220)이며, 상기 하이 스토리지 커패시터(H_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.

또한, 상기 로우 액정 커패시터(L_clc)의 제1 전극 및 상기 로우 스토리지 커패시터(L_cst)의 제1 전극은 상기 제2 화소부(144)이고, 상기 로우 액정 커패시터(L_clc)의 제2 전극은 상기 공통전극(250)이며, 상기 로우 스토리지 커패시터(L_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.

또한, 상기 전압다운 커패시터(C_down)의 제1 전극은 상기 전압하강 전극(40)이며, 상기 전압다운 커패시터(C_down)의 제2 전극은 상기 전압하강 배선(VDL)이다.

한편, 상기 공통전극(220)에는 공통전압(Vcom)이 인가되고, 상기 스토리지 배선(SL)에는 스토리지 기준전압(Vst)이 인가되며, 상기 전압하강 배선(VDL)에는 스토리지 다운전압(Vst_down)이 인가된다. 상기 스토리지 기준전압(Vst) 및 상기 스토리지 다운전압(Vst_down)은 모두 공통전압(Vcom)일 수 있다.

도 6은 도 5의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다. 여기서, 상기 제1 화소부(142)에 충전되는 전압을 제1 화소전압(V1)이라 하고, 상기 제2 화소부(144)에 충전되는 전압을 제2 화소전압(V2)이라 하며, 상기 제 1 게이트 라인(GL1)에 인가되는 신호를 제1 게이트 신호(GS1)이라 하고, 상기 제2 게이트 라인(GL2)에 인가되는 신호를 제2 게이트 신호(GS2)이라고 정의한다.

도 6을 참조하면, 상기 제1 게이트 신호(GS1)가 상기 제1 게이트 라인(GL1)에 인가되면, 상기 제1 화소전압(V1) 및 상기 제2 화소전압(V2)은 상기 데이터 배선(DL)을 통해 인가되는 데이터 전압과 동일해지도록 서서히 증가한다.

이어서, 상기 제2 게이트 신호(GS2)가 상기 제2 게이트 라인(GL2)에 인가되면, 상기 제1 화소전압(V1)은 상기 데이터 전압을 유지하고, 상기 제2 화소전압(V2)은 상기 데이터 전압보다 낮게 감소할 수 있다. 그 결과, 상기 제1 화소전압(V1)은 상기 제2 화소전압(V2)보다 높은 레벨의 전압을 가질 수 있다.

이하, 도 1 내지 도 4를 통해 설명한 상기 제1 기판의 제조방법에 대하여 설명하고자 한다.

도 1 내지 도 5를 다시 참조하여 상기 제1 기판(100)의 제조방법을 설명하면, 우선, 상기 제1 투명기판(110) 상에 상기 게이트 금속층을 패터닝하여 게이트 금속패턴들을 형성한다.

상기 게이트 금속패턴들은 서로 이웃하는 상기 제1 및 제2 게이트 라인(GL1, GL2)들을 갖는 상기 게이트 배선(GL), 상기 게이트 배선(GL)과 이격된 스토리지 배선(SL), 상기 제1 게이트 라인(GL1)과 연결된 상기 듀얼 트랜지스터(DTFT)의 게이트 전극(GE) 및 상기 제2 게이트 라인과 연결된 상기 연결 트랜지스터의 연결 게이트 전극(CG)을 포함할 수 있다.

이어서, 상기 게이트 금속층으로부터 형성된 상기 게이트 금속패턴들을 덮도 록 상기 제1 투명기판(110) 상에 상기 게이트 절연막(120)을 형성한다.

이어서, 상기 게이트 절연막(120) 상에 액티브층 및 오믹 콘택층을 형성하고, 상기 액티브층 및 상기 오믹 콘택층을 패터닝하여, 상기 듀얼 트랜지스터들(DTFT)의 액티브 패턴들(AP), 오믹 콘택패턴들(OP) 및 상기 연결 트랜지스터들(CTFT)의 연결 액티브 패턴들(CA), 연결 오믹 콘택패턴들(CO)을 형성한다.

이어서, 상기 액티브 패턴들(AP), 상기 오믹 콘택패턴들(OP) 및 상기 연결 액티브 패턴들(CA), 상기 연결 오믹 콘택패턴들(CO)을 덮도록 상기 게이트 절연막(120) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여 데이터 금속패턴들을 형성한다.

상기 데이터 금속패턴들은 상기 게이트 배선들(GL)과 교차하는 상기 데이터 배선들(DL), 상기 데이터 배선들(DL)과 연결된 상기 듀얼 트랜지스터들(DTFT)의 소스 전극들(SE), 상기 듀얼 트랜지스터들(DTFT)의 제1 및 제2 드레인 전극들(DE1, DE2), 상기 제1 드레인 전극들(DE1)으로부터 연장된 상기 제1 콘택전극들(10), 상기 제2 드레인 전극들(GE2)으로부터 연장된 상기 제2 콘택전극들(20), 상기 연결 트랜지스터(CTFT)의 연결 소스 전극들(CS), 상기 연결 소스 전극들(CS)으로부터 연장된 제3 콘택전극들(30), 상기 연결 트랜지스터(CTFT)의 연결 드레인 전극들(CD), 및 상기 연결 드레인 전극들(CD)으로부터 연장된 전압하강 전극들(40)을 포함할 수 있다.

본 실시예에서, 상기 액티브층 및 오믹 콘택층을 패터닝한 후에 상기 데이터 금속층을 형성하고, 이어서 상기 데이터 금속층을 패터닝하는 것을 설명하였으나, 이와 다르게 상기 액티브층, 상기 오믹 콘택층 및 상기 데이트 금속층을 연이어서 형성한 후, 상기 액티브층, 상기 오믹 콘택층 및 상기 데이터 금속층을 동일 마스크를 이용하여 패터닝할 수도 있다.

이어서, 상기 데이터 금속층으로부터 형성된 데이터 금속패턴들을 덮도록 상기 게이트 절연막(120) 상에 상기 데이터 절연막(130)을 형성하고, 상기 데이터 절연막(130)의 일부를 제거하여 상기 제1 내지 제3 콘택홀들(133, 135, 137) 및 상기 전압하강 홈들(139)을 형성한다. 여기서, 상기 데이터 절연막(130)은 유기 절연막(131) 및 무기 절연막(132)을 포함할 수 있는데, 본 실시예에서는 상기 유기 절연막(131)은 상기 무기 절연막(132)이 덮도록 형성될 수 있다. 또한, 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 덮도록 형성되는데, 상기 전압하강 홀들(미도시)에 의해 상기 전압하강 홈들(139)에 대응하는 영역에서는 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 바로 덮도록 형성될 수 있다. 따라서, 상기 전압하강 전극(40)과 상기 전압하강 배선들(VDL) 사이의 간격이 감소되어 상기 전압다운 커패시터(C_down)의 용량이 증가된다.

상기 유기 절연막(131)은 상기 데이터 금속패턴 상에 형성되고, 상기 무기 절연막(132)은 상기 유기 절연막(131) 상에 형성될 수 있다.

이어서, 상기 데이터 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금속층을 패터닝하여 투명 금속패턴들을 형성한다. 여기서, 상기 투명 금속패턴들은 상기 화소전극들(140) 및 상기 전압하강 배선들(VDL)을 포함한다. 상기 화소전극들(140)은 상기 제1 화소부(142) 및 상기 제2 화소부(144)를 포함한다. 상기 제 1 화소부(142)는 상기 제1 콘택홀(133)을 통해 상기 제1 콘택전극(10)과 전기적으로 연결되고, 상기 제2 화소부(144)는 상기 제2 콘택홀(135) 및 상기 제3 콘택홀(137) 각각을 통해 상기 제2 콘택전극(20) 및 상기 제3 콘택전극(30)과 전기적으로 연결된다. 또한, 상기 전압하강 배선들(VDL), 상기 데이터 절연막(130) 및 상기 전압하강 전극들(40)에 의해 상기 전압다운 커패시터(C_down)이 형성된다.

여기서, 상기 데이터 절연막(130)에 상기 전압하강 홈들(139)이 형성되어, 상기 전압하강 배선들(VDL)과 상기 전압하강 전극들(40) 사이의 간격이 감소되므로 상기 전압하강 배선들(VDL)과 상기 전압하강 전극들(40)에 의해 형성되는 전압다운 커패시터(C_down)는 큰 용량을 갖을 수 있다.

또한, 상기 전압하강 홈들(139)에 의해 형성된 상기 전압다운 커패시터(C_down)를 위한 스토리지 다운전압(Vst_down)은 투명 금속패턴인 전압하강 배선들(VDL)에 직접 인가되고, 역시 투명 금속패턴인 화소전극의 전압을 투명 금속패턴에 인가하기 위한 콘택홀이 필요하지 않으므로 개구율이 증가된다.

실시예 2

도 7은 본 발명의 실시예 2에 따른 표시장치 중 단위화소를 도시한 단면도이다. 무기 절연막(132)은 유기 절연막(131)이 덮도록 형성되고 상기 유기 절연 막(131)은 상기 전압하강 배선들(VDL)이 덮도록 형성된다는 것을 제외하면 본 발명의 실시예 2에 따른 표시장치 중 단위화소를 도시한 평면도, 상기 표시장치의 I-I'선을 따라 절단한 단면도 및 Ⅱ-Ⅱ'선을 따라 절단한 단면도는 도 1의 실시예 1에 따른 표시장치 중 단위화소를 도시한 평면도, 도 2의 상기 표시장치의 I-I'선을 따라 절단한 단면도 및 도 3의 Ⅱ-Ⅱ'선을 따라 절단한 단면도와 실질적으로 동일하므로 생략한다.

본 실시예에 의한 표시장치는 제1 투명기판(110), 게이트 라인(GL), 게이트 절연막(120), 데이터 절연막(130), 화소전극들(144), 전압하강 배선들(VDL), 연결 트랜지스터들(CTFT), 콘택홀(137), 콘택전극(30), 전압강하 홈들(139) 및 전압하강 전극들(40)을 포함할 수 있다.

상기 전압하강 배선들(VDL), 상기 데이터 절연막(130) 및 상기 전압하강 전극(40)은 중첩되어 전압다운 커패시터(C_down)가 형성된다. 즉, 상기 전압하강 배선들(VDL)은 상기 데이터 절연막(130) 상에 형성되고, 상기 데이터 절연막(130)은 상기 전압하강 전극(40) 상에 형성된다. 여기서, 상기 전압다운 커패시터(C_down)의 용량을 키우기 위해, 상기 전압하강 전극(40)과 상기 전압하강 배선들(VDL) 사이의 간격을 감소시키는 상기 전압하강 홈들(139)을 형성할 수 있다. 상기 전압하강 홈들(139)을 형성하기 위해 상기 데이터 절연막(130)이 포함하는 유기 절연막(131)은 상기 전압하강 홈들(139)에 대응하여 제거된 전압하강 홀들(미도시)을 갖을 수 있다.

본 실시예에서는, 상기 데이터 절연막(130)이 포함하는 무기 절연막(132)은 상기 유기 절연막(131)이 덮도록 형성되고 상기 유기 절연막(131)은 상기 전압하강 배선들(VDL)이 덮도록 형성되는데, 상기 전압하강 홀들(미도시)에 의해 상기 전압하강 홈들(139)에 대응하는 영역에서는 상기 무기 절연막(132)은 상기 전압하강 배선들(VDL)이 바로 덮도록 형성될 수 있다. 따라서, 상기 전압하강 전극(40)과 상기 전압하강 배선들(VDL) 사이의 간격이 감소되어 상기 전압다운 커패시터(C_down)의 용량이 증가된다.

또한, 상기 전압하강 홈들(139)에 의해 형성된 상기 전압다운 커패시터(C_down)를 위한 스토리지 다운전압(미도시)은 투명 금속패턴인 상기 전압하강 배선들(VDL)에 직접 인가되어 상기 전압다운 커패시터(C_down)를 위한 게이트 금속패턴이 필요하지 않고, 역시 투명 금속패턴인 상기 화소전극들(140)의 전압을 투명 금속패턴인 상기 전압하강 배선들(VDL)에 인가하기 위한 콘택홀들이 필요하지 않으므로 개구율이 증가된다.

여기서, 도 7에 도시된 상기 콘택홀(137) 및 상기 연결 트랜지스터들(CTFT)은 도 1 및 도 4에 의해 설명된 실시예 1에서의 표시장치의 제3 콘택홀(137) 및 연결 트랜지스터들(CTFT)과 실질적으로 동일하므로, 도 7에 도시된 상기 콘택홀(137) 및 상기 연결 트랜지스터들(CTFT)에 대한 자세한 설명은 생략하기로 한다.

본 실시예에서, 도 7에 도시된 단위화소의 전기적인 연결관계는 도 5에 의해 설명된 실시예 1에서의 표시장치의 단위화소의 전기적인 연결관계와 실질적으로 동일하므로, 도 7에 도시된 단위화소의 전기적인 연결관계에 대한 자세한 설명은 생략하기로 한다.

또한, 도 7의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화는 도 6에 의해 설명된 실시예 1에서의 표시장치의 제1 및 제2 화소전압들의 변화와 실질적으로 동일하므로, 도 7의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화에 대한 자세한 설명은 생략하기로 한다.

이하, 도 7을 통해 설명한 상기 표시장치의 제조방법에 대하여 설명하고자 한다.

상기 제1 투명기판(110) 상에 게이트 라인을 포함하는 게이트 금속패턴들을 형성한다.

이어서, 상기 게이트 금속층으로부터 형성된 상기 게이트 금속패턴들을 덮도록 상기 제1 투명기판(110) 상에 상기 게이트 절연막(120)을 형성한다.

이어서, 상기 게이트 절연막(120) 상에 액티브층 및 오믹 콘택층을 형성하고, 상기 액티브층 및 상기 오믹 콘택층을 패터닝하여, 상기 연결 트랜지스터들(CTFT)의 연결 액티브 패턴들(CA), 연결 오믹 콘택패턴들(CO)을 형성한다.

이어서, 상기 연결 액티브 패턴들(CA), 상기 연결 오믹 콘택패턴들(CO)을 덮도록 상기 게이트 절연막(120) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여 데이터 금속패턴들을 형성한다.

상기 데이터 금속패턴들은 상기 연결 트랜지스터(CTFT)의 연결 소스 전극들(CS), 상기 연결 소스 전극들(CS)으로부터 연장된 콘택전극들(30), 상기 연결 트랜지스터(CTFT)의 연결 드레인 전극들(CD), 및 상기 연결 드레인 전극들(CD)으로부터 연장된 전압하강 전극들(40)을 포함할 수 있다.

이어서, 상기 데이터 금속층으로부터 형성된 데이터 금속패턴들을 덮도록 상기 게이트 절연막(120) 상에 상기 데이터 절연막(130)을 형성하고, 상기 데이터 절연막(130)의 일부를 제거하여 상기 콘택홀들(137) 및 상기 전압하강 홈들(139)을 형성한다. 여기서, 상기 데이터 절연막(130)은 유기 절연막(131) 및 무기 절연막(132)을 포함할 수 있는데, 상기 무기 절연막(132)은 상기 데이터 금속패턴 상에 형성되고, 상기 유기 절연막(131)은 상기 무기 절연막(132) 상에 형성될 수 있다.

이어서, 상기 데이터 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금속층을 패터닝하여 투명 금속패턴들을 형성한다. 여기서, 상기 투명 금속패턴들은 상기 화소전극들(140) 및 상기 전압하강 배선들(VDL)을 포함한다. 상기 화소전극들(140)은 상기 제1 화소부(142) 및 상기 제2 화소부(144)를 포함한다. 상기 제2 화소부(144)는 및 상기 콘택홀들(137)을 통해 상기 콘택전극들(30)과 전기적으로 연결된다. 또한, 상기 전압하강 배선들(VDL), 상기 데이터 절연막(130) 및 상기 전압하강 전극들(40)에 의해 상기 전압다운 커패시터(C_down)이 형성된다.

또한, 상기 전압하강 홈들(139)에 의해 형성된 상기 전압다운 커패시터(C_down)를 위한 스토리지 다운전압(미도시)은 투명 금속패턴인 전압하강 배선들(VDL)에 직접 인가되고, 역시 투명 금속패턴인 화소전극의 전압을 투명 금속패턴 에 인가하기 위한 콘택홀이 필요하지 않으므로 개구율이 증가된다.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예 1에 따른 표시장치 중 단위화소를 도시한 평면도이다.

도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.

도 3는 도 1의 II-II'선을 따라 절단한 단면도이다.

도 4는 도 1의 III-III'선을 따라 절단한 단면도이다.

도 6은 도 5의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다.

도 7은 본 발명의 실시예 2에 따른 표시장치 중 단위화소를 도시한 단면도이다.

<도면의 주요 부분에 대한 부호의 설명>

100 : 제1 기판 110 : 제1 투명기판

GL : 게이트 배선 GL1 : 제1 게이트 라인

GL2 : 제2 게이트 라인 SL : 스토리지 배선

120 : 제1 절연막 DL : 데이터 배선

130 : 제2 절연막 131 : 유기 절연막

132 : 무기 절연막 133 : 제1 콘택홀

135 : 제2 콘택홀 137 : 제3 콘택홀

139 : 전압하강 홈 140 : 화소전극

142 : 제1 화소부 144 : 제2 화소부

DTFT : 듀얼 트랜지스터 DE1 : 제1 드레인 전극

DE2 : 제2 드레인 전극 CTFT : 연결 트랜지스터

VDL : 전압하강 배선 10 : 제1 콘택전극

20 : 제2 콘택전극 30 : 제3 콘택전극

40 : 전압하강 전극 200 : 제2 기판

220 : 공통전극 300 : 액정층

Claims

제1 게이트 라인 및 상기 제1 게이트 라인에 교차하는 방향으로 형성된 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터;

상기 제1 및 제2 드레인 전극들과 전기적으로 각각 연결되는 제1 및 제2 화소부들을 갖는 화소전극;

상기 제1 게이트 라인에 이웃하는 제2 게이트 라인 및 상기 제2 화소부와 전기적으로 연결된 연결 트랜지스터;

상기 연결 트랜지스터의 연결 드레인 전극으로부터 연장된 전압하강 전극; 및

상기 제1 및 제2 게이트 라인들과 실질적으로 동일한 방향으로 길게 연장되고, 하부에 배치되는 상기 전압하강 전극 및 데이터 절연막과 중첩되도록 상기 데이터 절연막 상에 배치되는 전압하강 배선을 포함하는 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 화소전극 및 상기 전압하강 배선은 투명 금속패턴들인 것을 특징으로 하는 표시기판.
제2항에 있어서, 상기 게이트 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 게이트 금속패턴들인 것을 특징으로 하는 표시기판.
제3항에 있어서, 상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 제1 및 제2 드레인 전극, 상기 제1 드레인 전극으로부터 연장된 제1 콘택전극, 상기 제2 드레인 전극으로부터 연장된 제2 콘택전극, 상기 연결 트랜지스터의 연결 소스 전극, 상기 연결 소스 전극으로부터 연장된 제3 콘택전극, 상기 연결 트랜지스터의 연결 드레인 전극, 상기 전압하강 전극은 데이터 금속패턴들인 것을 특징으로 하는 표시기판.
제4항에 있어서, 상기 데이터 금속패턴은 하부에 배치된 액티브 패턴을 더 포함하는 것을 특징으로 하는 표시기판.
제5항에 있어서, 상기 게이트 금속패턴들 및 상기 데이터 금속패턴들 사이에 배치된 게이트 절연막을 더 포함하고, 상기 데이터 절연막은 상기 데이터 금속패턴들 및 상기 투명 금속패턴 사이에 배치된 것을 특징으로 하는 표시기판.
제6항에 있어서, 상기 데이터 절연막은 상기 전압하강 전극과 상기 전압하강 배선 사이의 간격을 감소시키기 위해 상기 전압하강 전극과 대응되는 영역에 형성된 전압하강 홈을 포함하는 것을 특징으로 하는 표시기판.
제7항에 있어서, 상기 데이터 절연막은

상기 전압하강 홈에 대응하여 전압하강 홀을 갖는 유기 절연막; 및

상기 유기 절연막을 덮도록 형성된 무기 절연막을 포함하는 것을 특징으로 하는 표시기판.
제7항에 있어서, 상기 전압하강 전극의 상기 제1 및 제2 게이트 라인 방향 거리는 상기 전압하강 전극의 상기 데이터 배선 방향 거리보다 긴 것을 특징으로 하는 표시기판.
제9항에 있어서, 상기 전압하강 홈의 상기 제1 및 제2 게이트 라인 방향 거리는 상기 전압하강 홈의 상기 데이터 배선 방향 거리보다 긴 것을 특징으로 하는 표시기판.
제7항에 있어서, 상기 데이터 절연막에는 상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키는 제1 콘택홀과, 상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키는 제2 콘택홀과, 상기 제2 화소부를 상기 제3 콘택전극과 전기적으로 접촉시키는 제3 콘택홀이 형성된 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 제1 화소부 및 상기 제2 화소부와 중첩되는 스토리지 배선을 더 포함하는 것을 특징으로 하는 표시기판.
제12항에 있어서, 상기 전압하강 배선 및 상기 스토리지 배선에는 공통 전압이 인가되는 것을 특징으로 하는 표시기판.
제1항에 있어서, 상기 전압하강 배선은 상기 전압하강 배선과 상기 데이터 배선과 중첩되는 영역을 감소시키기 위해 상기 데이터 배선에 대응되는 영역 일부가 제거된 형상을 갖는 것을 특징으로 하는 표시기판.
서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성하는 단계;

상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성하는 단계;

상기 게이트 배선과 교차하는 데이터 배선, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극으로부터 연장된 제1 콘택전극, 상기 제2 드레인 전극으로부터 연장된 제2 콘택전극, 상기 연결 트랜지스터의 연결 소스 전극, 상기 연결 소스 전극으로부터 연장된 제3 콘택전극, 상기 연결 트랜지스터의 연결 드레인 전극, 및 상기 연결 드레인 전극으로부터 연장된 전압하강 전극을 형성하는 단계;

상기 데이터 배선, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 연결 소스 전극, 상기 연결 드레인 전극, 상기 제1 내지 제3 콘택전극들 및 상기 전압하강 전극을 덮는 데이터 절연막을 형성하는 단계; 및

상기 제1 콘택전극과 전기적으로 연결되는 제1 화소부 및 상기 제1 화소부와 이격되어 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 갖는 화소전극, 및 상기 전압하강 전극과 중첩되도록 상기 전압하강 전극의 상부에 배치되는 전압하강 배선을 형성하는 단계를 포함하는 표시기판의 제조방법.
제15항에 있어서, 상기 게이트 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.
제15항에 있어서, 상기 데이터 절연막을 형성하는 단계는

상기 전압하강 전극에 대응하는 영역을 제거하여 전압하강 홈을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.
제1 게이트 라인 및 상기 제1 게이트 라인에 교차하는 방향으로 형성된 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터;

상기 제1 및 제2 드레인 전극들과 전기적으로 각각 연결되는 제1 및 제2 화 소부들을 갖는 화소전극;

상기 제1 게이트 라인에 이웃하는 제2 게이트 라인 및 상기 제2 화소부와 전기적으로 연결된 연결 트랜지스터;

상기 연결 트랜지스터의 드레인 전극으로부터 연장된 전압하강 전극; 및

상기 제1 및 제2 게이트 라인들과 실질적으로 동일한 방향으로 길게 연장되고, 하부에 형성되는 상기 전압하강 전극 및 데이터 절연막과 중첩되도록 상기 데이터 절연막 상에 배치되는 전압하강 배선을 포함하는 제1 기판;

상기 제1 기판과 대향하는 제2 기판; 및

상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함하는 표시장치.
제18항에 있어서, 상기 화소전극 및 상기 전압하강 배선은 투명 금속패턴들인 것을 특징으로 하는 표시장치.
제19항에 있어서, 상기 데이터 절연막은 상기 전압하강 전극과 상기 전압하강 배선 사이의 간격을 감소시키기 위해 상기 전압하강 전극과 대응되는 영역에 형성된 전압하강 홈을 포함하는 것을 특징으로 하는 표시장치.