KR102044199B1 - 액정 디스플레이 장치와 이의 제조 방법 - Google Patents

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Abstract

본 발명은 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄여 픽셀의 개구율 및 투과율을 높인 액정 디스플레이 장치와 이의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는, 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 복수의 픽셀; 상기 복수의 픽셀을 둘러싸도록 형성된 공통 전극 라인; 상기 복수의 픽셀에 형성된 박막트랜지스터; 상기 복수의 픽셀에 형성된 스토리지 커패시터; 상기 복수의 픽셀에 형성된 픽셀 전극 및 공통 전극;을 포함하고, 상기 공통 전극 라인의 일부를 이용하여 상기 스토리지 커패시터의 제1 전극을 형성하고, 상기 픽셀 전극의 일부를 이용하여 상기 스토리지 커패시터의 제2 전극을 형성하고, 게이트 절연층만으로 상기 스토리지 커패시터의 절연층을 형성한다.

Description

액정 디스플레이 장치와 이의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄여 픽셀의 개구율 및 투과율을 높인 액정 디스플레이 장치와 이의 제조 방법에 관한 것이다.
이동통신 단말기, 노트북 컴퓨터와 같은 각종 휴대용 전자기기가 발전함에 따라 이에 적용할 수 있는 평판 디스플레이 장치(Flat Panel Display Device)에 대한 요구가 증대되고 있다.
평판 디스플레이 장치로는 액정 디스플레이 장치(LCD: Liquid Crystal Display device), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이 장치(Field Emission Display device), 유기발광 다이오드 디스플레이 장치(OLED: Organic Light Emitting Diode Display device) 등이 개발되었다.
이러한, 평판 디스플레이 장치 중에서 액정 디스플레이 장치(LCD)는 양산 기술의 발전, 구동수단의 용이성, 저전력 소비, 고화질 구현 및 대화면 구현의 장점이 있어 휴대용 기기에 적합하며 적용 분야가 지속적으로 확대되고 있다.
도 1은 종래 기술에 따른 액정 디스플레이 장치의 픽셀 구조를 개략적으로 나타내는 도면이고, 도 2는 도 1에 도시된 A1-A2 선에 따른 단면도로써, 종래 기술의 픽셀의 TFT 영역과 스토리지 커패시터 영역을 나타내는 도면이다.
도 1 및 도 2에서는 IPS(In Plane Switching) 모드의 TFT 어레이 기판(하부 기판)의 픽셀 구조를 나타내고 있으며, 복수의 픽셀들 중에서 하나의 픽셀만을 도시하고 있다. 컬러필터 어레이 기판(상부 기판), 백라이트 유닛 및 구동 회로부의 도시는 생략하였다.
도 1 및 도 2를 참조하면, 액정 패널의 TFT 어레이 기판에는 TFT 어레이 기판에는 복수의 픽셀이 형성되어 있으며, 상기 복수의 픽셀 각각은 서로 교차하도록 형성된 복수의 게이트 라인(10)과 복수의 데이터 라인(20)에 의해 정의된다.
또한, TFT 어레이 기판에는 픽셀에 공통 전압을 공급하기 위한 공통 전극 라인(30)이 형성되어 있다. 게이트 라인(10)과 데이터 라인(20)이 교차하는 영역 마다 박막 트랜지스터(40, thin film transistor, 이하 'TFT'라 함)가 형성되어 있다.
TFT(40)는 바텀 게이트(bottom gate) 타입으로 형성되어 있으며, 게이트 라인(10)에서 면적이 확대된 게이트 전극(41), 데이터 라인(20)에서 연장된 소스 전극(43), 반도체 물질로 형성된 액티브층(42) 및 드레인 전극(44)으로 구성된다.
각 픽셀에는 핑거 형상의 픽셀 전극(60)과 공통 전극(70)이 동일 레이어 상에서 교대로 형성되어 있고, TFT(40)의 드레인 전극(44)과 픽셀 전극(60)은 컨택홀(55)을 통해 연결된다. 컨택 홀(55)은 개구율을 손실을 줄이기 위해서 스토리지 커패시터(Cst) 영역에 형성된다.
TFT(40)의 홀딩(holing) 특성을 유지시키기 위해서 적정 수준 이상의 스토리지 커패시턴스(storage capacitance, 이하 '정전 용량'이라 함)가 필요하며, 이를 위해서 각 픽셀에는 스토리지 커패시터(Cst)가 형성되어 있다.
스토리지 커패시터(Cst)는 절연층을 사이에 두고 형성된 제1 전극(50)과 제2 전극으로 구성되며, 제1 전극(50)은 공통 전극 라인(30)에서 면적이 확대되어 형성되고, 제2 전극은 픽셀 전극(60)을 이용한다. 그리고, 스토리지 커패시터(Cst)의 절연층은 게이트 절연층(45, GI), 보호층(52, PAS)으로 구성된다.
스토리지 커패시터(Cst)의 정전 용량은 아래의 수학식1과 같이, 절연층의 유전율(e)과 제1 전극과 제2 전이 중첩된 면적(A)에 비례하고, 제1 전극과 제2 전극 사이의 거리(d)에 반비례한다.
[수학식1]
Figure 112013086855392-pat00001
스토리지 커패시터(Cst)의 정전 용량은 제1 전극(50)과 제2 전극(픽셀 전극) 사이의 전압에 의해 형성된다. 게이트 절연층(45)은 4,000Å의 두께로 형성되어 있고, 보호층(52)은 2,000Å의 두께로 형성되어 있다. 따라서, 제1 전극(50)과 제2 전극(픽셀 전극) 사이의 거리는 6,000Å이다.
종래 기술에 따른 액정 디스플레이 장치는 스토리지 커패시터(Cst)의 정전 용량을 충분히 확보하기 위해서, 전극의 면적(A)을 넓게 형성해야 한다. 따라서, 비 투과부인 스토리지 커패시터(Cst)의 면적이 넓게 형성되어 픽셀의 개구율이 감소되는 문제점이 있다. 픽셀의 개구율이 감소되면 결과적으로 액정 패널의 투과율 및 휘도가 감소하는 문제점이 있다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄일 수 있는 액정 디스플레이 장치와 이의 제조 방법을 제공하는 것을 기술적 과제로 한다.
본 발명은 앞에서 설명한 문제점을 해결하기 위한 것으로서, 픽셀의 개구율을 높여 액정 패널의 투과율 및 휘도를 향상시킬 수 있는 액정 디스플레이 장치와 이의 제조 방법을 제공하는 것을 기술적 과제로 한다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는, 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 복수의 픽셀; 상기 복수의 픽셀을 둘러싸도록 형성된 공통 전극 라인; 상기 복수의 픽셀에 형성된 박막트랜지스터; 상기 복수의 픽셀에 형성된 스토리지 커패시터; 상기 복수의 픽셀에 형성된 픽셀 전극 및 공통 전극;을 포함하고, 상기 공통 전극 라인의 일부를 이용하여 상기 스토리지 커패시터의 제1 전극을 형성하고, 상기 픽셀 전극의 일부를 이용하여 상기 스토리지 커패시터의 제2 전극을 형성하고, 게이트 절연층만으로 상기 스토리지 커패시터의 절연층을 형성한다.
본 발명의 실시 예에 따른 액정 디스플레이 장치의 제조 방법은, 기판 상에 복수의 게이트 라인, 게이트 전극, 복수의 공통 전극 라인을 형성하고, 상기 공통 전극 라인의 일부를 이용하여 상기 스토리지 커패시터의 제1 전극을 형성하는 단계; 상기 게이트 전극과 상기 스토리지 커패시터의 제1 전극을 덮도록 게이트 절연층을 형성하는 단계; 상기 복수의 게이트 라인과 교차하도록 복수의 데이터 라인을 형성하고, 상기 게이트 전극과 중첩된 게이트 절연층 상에 소스 전극과 드레인 전극을 형성하는 단계; 상기 소스 전극과 상기 드레인 전극 상에 보호층을 형성하고, 상기 보호층 상에 평탄화층을 형성하는 단계; 상기 드레인 전극의 상면이 노출되도록 상기 평탄화층과 상기 보호층을 제거하고, 상기 스토리지 커패시터의 제1 전극과 중첩된 부분의 상기 평탄화층과 상기 보호층을 제거하여 컨택홀을 형성하는 단계; 및 상기 평탄화층 상에 픽셀 전극과 공통 전극을 형성하고, 상기 드레인 전극과 접속되도록 상기 컨택홀 내부에 상기 픽셀 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 액정 디스플레이 장치와 이의 제조 방법은 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄일 수 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치와 이의 제조 방법은 픽셀의 개구율을 높여 액정 패널의 투과율 및 휘도를 향상시킬 수 있다.
이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.
도 1은 종래 기술에 따른 액정 디스플레이 장치의 픽셀 구조를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 A1-A2 선에 따른 단면도로써, 종래 기술의 픽셀의 TFT 영역과 스토리지 커패시터 영역을 나타내는 도면이다.
도 3은 본 발명의 실시 예에 따른 액정 디스플레이 장치의 픽셀 구조를 나타내는 도면이다.
도 4는 도 3에 도시된 C 부분을 확대하여 나타내는 도면이다.
도 5는 도 4에 도시된 B1-B2선에 따른 단면도로써, 본 발명의 실시 예에 따른 픽셀의 TFT 영역과 스토리지 커패시터 영역을 나타내는 도면이다.
도 6 내지 도 11은 본 발명의 실시 예에 따른 액정 디스플레이 장치의 제조 방법을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 터치 센서가 내장된 액정 디스플레이 장치와, 이의 제조 방법에 대하여 설명하기로 한다.
본 발명의 실시 예들을 설명함에 있어서 어떤 구조물(전극, 라인, 레이어, 컨택)이 다른 구조물 '상부에 또는 상에' 및 '하부에 또는 아래에' 형성된다고 기재된 경우, 이러한 기재는 이 구조물들이 서로 접촉되어 있는 경우는 물론이고 이들 구조물들 사이에 제3의 구조물이 개재되어 있는 경우까지 포함하는 것으로 해석 되어야 한다.
아울러, 상기 '상부에 또는 상에' 및 '하부에 또는 아래에'라는 표현은 도면에 기초하여 터치 센서가 내장된 액정 디스플레이 장치의 구성 및 본 발명의 제조 방법들을 설명하기 위한 것이다. 따라서, 상기 '상부에 또는 상에' 및 '하부에 또는 아래에'라는 제조 공정 과정과 제조가 완료된 이후 구성에서 서로 상이할 수 있다.
액정 디스플레이 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다.
그 중에서, IPS 모드와 FFS 모드는 하부 기판 상에 픽셀 전극과 공통 전극을 배치하여 픽셀 전극과 공통 전극 사이의 전계에 의해 액정층의 배열을 조절하는 방식이다.
특히, IPS 모드는 픽셀 전극과 공통 전극을 평행하게 교대로 배열함으로써 양 전극 사이에서 횡전계를 일으켜 액정층의 배열을 조절하는 방식이다.
도 3은 본 발명의 실시 예에 따른 액정 디스플레이 장치의 픽셀 구조를 나타내는 도면이고, 도 4는 도 3에 도시된 C 부분을 확대하여 나타내는 도면이다.
도 3 및 도 4에서는 IPS(In Plane Switching) 모드의 TFT 어레이 기판(하부 기판)의 픽셀 구조를 나타내고 있으며, 복수의 픽셀들 중에서 하나의 픽셀만을 도시하고 있다. 컬러필터 어레이 기판(상부 기판), 백라이트 유닛 및 구동 회로부의 도시는 생략하였다.
구동 회로부는 타이밍 컨트롤러(T-con), 데이터 드라이버(D-IC), 게이트 드라이버(G-IC), 백라이트 구동부 및 구동 회로들에 구동 전원을 공급하는 전원 공급부를 포함한다.
여기서, 구동 회로부의 전체 또는 일부는 COG(Chip On Glass) 또는 COF(Chip On Flexible Printed Circuit, Chip On Film) 방식으로 액정 패널 상에 형성될 수 있다.
액정 패널의 TFT 어레이 기판에는 복수의 픽셀이 형성되며, 상기 복수의 픽셀 각각은 서로 교차하는 복수의 게이트 라인(110)과 복수의 데이터 라인(120)에 의해 정의된다.
게이트 라인(110)은 제1 방향(예로서, X축 방향)으로 형성되고, 데이터 라인(120)은 제2 방향(예로서, Y축 방향)으로 형성된다. 게이트 라인(110)은 길다란 바(bar) 형태로 형성되고, 데이터 라인(120)은 "〉"로 형성되어 픽셀에는 멀티 도메인이 형성된다.
복수의 픽셀 각각에는 픽셀 전극(160)과 공통 전극(170)이 형성되어 있다. 픽셀 전극(160)과 공통 전극(170)은 동일 레이어 상에서 핑거 형상의 전극 패턴이 교대로 형성되어 있다. 공통 전극(170)은 픽셀의 상부 일측에 형성된 컨택홀(180)을 통해 공통 전극 라인(130)과 전기적으로 접속된다.
상기 데이터 라인들과 상기 게이트 라인들이 교차되는 영역 마다 TFT(140)가 형성되어 있다. TFT(140)의 드레인 전극(144)과 픽셀 전극(160)은 컨택홀(155)을 통해 연결된다. 컨택 홀(155)은 개구율을 손실을 줄이기 위해서 스토리지 커패시터(Cst) 영역에 형성된다. 컨택홀(155)은 가로4um×세로4um 내지 가로14um×세로10um의 크기로 형성될 수 있다.
도 5는 도 4에 도시된 B1-B2선에 따른 단면도로써, 본 발명의 실시 예에 따른 픽셀의 TFT 영역과 스토리지 커패시터 영역을 나타내는 도면이다.
도 4와 함께 도 5를 참조하면, 기판 상의 TFT 영역에는 게이트 전극(141)이 형성되어 있고, 스토리지 커패시터(Cst) 영역에는 스토리지 커패시터의 제1 전극(150)이 형성되어 있다. 여기서, 기판은 글래스 기판 또는 플렉서블 한 플라스틱 기판이 적용될 수 있다.
TFT 영역에서 게이트 라인(110)의 면적이 확대되어 게이트 전극(141)이 형성된다. 스토리지 커패시터(Cst) 영역에서 공통 전극 라인(130)의 면적이 확대되어 스토리지 커패시터의 제1 전극(150)이 형성된다.
공통 전극 라인(130)은 픽셀의 둘러싸도록 형성되며, 게이트 라인(110)과 동일한 방향으로 형성된 공통 전극 라인(130)이 픽셀의 안쪽으로 면적이 확대되어 스토리지 커패시터의 제1 전극(150)으로 이용된다.
픽셀의 개구율을 높이기 위해서, 스토리지 커패시터(Cst)의 제1 전극(150)의 폭(W2)은 TFT 영역의 폭과 동일 또는 유사하도록 형성된다.
게이트 라인(110)과 공통 전극 라인(130)은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질로 3,000Å의 두께로 형성될 수 있다.
다른 예로서, 게이트 라인(110)과 공통 전극 라인(130)은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질을 포함하는 합금으로 형성될 수도 있다.
도면에 도시하지 않았지만, 기판 위에는 버퍼층이 형성되고, 버퍼층 상에 게이트 라인(110), 게이트 전극(141), 공통 전극 라인(130) 및 스토리지 커패시터의 제1 전극(150)이 형성될 수 있다. 버퍼층은 무기물, 일 예로서 SiO2, 또는 SiNx 물질로 형성될 수 있으며, 2,000~3,000Å의 두께를 가질 수 있다.
게이트 전극(141)과 스토리지 커패시터의 제1 전극(150)을 덮도록 게이트 절연층(145, gate insulator)이 형성되어 있다. 게이트 절연층(145)은 SiO2 물질 또는 SiNx 물질로 형성될 수 있으며, 4,000Å의 두께로 형성된다.
다른 예로서, 게이트 절연층(145)은 TEOS(Tetra Ethyl Ortho Silicate) 또는 MTO(Middle Temperature Oxide)를 CVD(Chemical Vapor Deposition)로 증착하여 형성될 수도 있다.
게이트 전극(141)과 중첩되도록 게이트 절연층(145)의 상부에 액티브층(142)이 형성되어 있다. 액티브층(142)은 반도체 물질로 형성되며, 반도체 물질로써 폴리실리콘(P-Si), 비정질 실리콘(a-Si), 저온 다결정 실리콘(LTPS: Low Temperature Poly Silicon) 또는 산화물(Oxide)이 이용될 수 있다.
액티브층(142) 위의 일측에는 소스 전극(143)이 형성되고, 타측에는 드레인 전극(144)이 형성되어 있다. 소스 전극(143)은 데이터 라인(120)이 픽셀 영역 내부로 연장되어 형성되고, 드레인 전극(144)은 아일랜드(island) 패턴으로 형성된다.
데이터 라인(120), 소스 전극(143) 및 드레인 전극(144)은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질로 2,500~3,500Å의 두께로 형성될 수 있다.
다른 예로서, 데이터 라인(120), 소스 전극(143) 및 드레인 전극(144)은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질을 포함하는 합금으로 형성될 수도 있다.
이와 같이, 게이트 전극(141), 게이트 절연층(145), 액티브층(142), 소스 전극(143) 및 드레인 전극(144)이 형성되어 TFT(140)를 구성한다.
TFT(140)를 덮도록 보호층(152, PAS)이 형성되어 있다. 보호층(152)은 SiO2 또는 SiNx 물질로, 2,000Å의 두께로 형성된다.
기판 전면을 덮도록 평탄화층(154)이 형성되어 있다. 평탄화층(154)은 포토아크릴(photoacryl) 물질로 2.0um~4.0um의 두께로 형성되어 기판 전면을 평탄화시킨다.
드레인 전극(144)의 상면 일부와 스토리지 커패시터(Cst) 영역의 게이트 절연층이 노출되도록 컨택홀(155)이 형성되어 있다. 컨택홀(155)의 내부 및 평탄화층(154) 상부에 픽셀 전극(160)이 형성되어 있다. TFT(140)의 드레인 전극(144)과 픽셀 전극(160)은 컨택홀(155)을 통해 전기적으로 접속된다.
여기서, 본 발명의 실시 예에 따른 액정 디스플레이 장치의 스토리지 커패시터(Cst)는 제1 전극(150)의 폭이 종래 기술 대비 작게 형성되어 있고, TFT(140)의 드레인 전극(144)과 픽셀 전극(160)을 접속시키는 컨택홀(155)은 수직 라인 상에서 TFT(140)와 일렬로 배치되어 있다. 스토리지 커패시터의 제1 전극(150)의 중앙부에 컨택홀(155)을 형성하여, 수직 라인 상에서 컨택홀(155)을 TFT(140)와 일렬로 배치시킨다.
또한, 평탄화층(154) 상부에 공통 전극(170)이 형성되어 있다. 픽셀 전극(160)과 공통 전극(170)은 복수의 전극 패턴이 핑거 형상으로 형상되고, 핑거 형상의 전극 패턴들이 교대로 형성되어 픽셀 전극(160)과 공통 전극(170) 사이에 수평 전계가 형성된다.
픽셀 전극(160)과 공통 전극(170)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 전도성 물질로, 500Å의 두께로 형성된다.
스토리지 커패시터 영역에도 픽셀 전극(160)이 형성되며, 스토리지 커패시터 영역에 형성된 픽셀 전극(160)을 스토리지 커패시터(Cst)의 제2 전극으로 이용한다.
스토리지 커패시터(Cst) 영역에서 공통 전극 라인(130)의 면적이 확대되어 형성된 스토리지 커패시터의 제1 전극(150), 절연층(게이트 절연층) 및 스토리지 커패시터(Cst) 영역에 형성된 제2 전극(픽셀 전극)을 포함하여 스토리지 커패시터(Cst)가 구성된다.
여기서, 스토리지 커패시터(Cst)의 절연층은 게이트 절연층(145)이 이용된다. 제조 공정 중 보호층(152, PAS) 및 평탄화층(154, PAC)은 제거되어 스토리지 커패시터(Cst) 영역에는 식각 공정에 의해 두께가 감소된 게이트 절연층(145)만 잔존하게 된다. 이때, 스토리지 커패시터 영역에 형성된 게이트 절연층(145)은 최초 4,000Å이던 두께가 3,000Å으로 감소되어 잔존하게 된다.
즉, 공통 전극 라인(130)의 일부를 이용하여 스토리지 커패시터의 제1 전극(150)을 형성하고, 픽셀 전극(160)의 일부를 이용하여 스토리지 커패시터의 제2 전극을 형성하고, 게이트 절연층(145)만으로 스토리지 커패시터의 절연층을 형성한다.
스토리지 커패시터의 제1 전극(150)과 스토리지 커패시터의 제2 전극(픽셀 전극)이 중첩되는 부분의 게이트 절연층(145)은 제조 공정 중 일부가 식각되어 다른 영역보다 두께가 1,000Å 정도 얇게 형성되어 있다. 즉, TFT 영역에 형성된 게이트 절연층의 두께보다 스토리지 커패시터(Cst) 영역에 형성된 게이트 절연층의 두께다 더 얇게 형성되어 있다. TFT 영역에 형성된 게이트 절연(145)은 4,000Å의 두께로 형성되어 있고, 스토리지 커패시터 영역의 게이트 절연층(145)은 3,000Å의 두께로 형성되어 있다.
스토리지 커패시터의 제2 전극(픽셀 전극)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 전도성 물질로 형성됨으로 픽셀의 개구율을 감안할 때 면적에 특별한 제약이 없다. 그러나, 스토리지 커패시터의 제1 전극(150)은 불투명한 메탈 물질로 형성됨으로 개구율을 감안할 때 면적에 제약이 있다.
상기 수학식1을 참조하여 설명한 바와 같이, 스토리지 커패시터(Cst)의 정전 용량은 절연층의 유전율(e)과 제1 전극과 제2 전극이 중첩된 면적(A)에 비례하고, 제1 전극과 제2 전극 사이의 거리(d)에 반비례한다.
따라서, 스토리지 커패시터의 제1 전극(150)과 제2 전극(픽셀 전극) 사이의 거리(d)를 줄이면, 이에 비례하여 스토리지 커패시터의 제1 전극(150)과 제2 전극(픽셀 전극)이 중첩되는 면적을 줄일 수 있다.
본 발명의 실시 예에 따른 액정 디스플레이 장치는 스토리지 커패시터(Cst) 영역에는 보호층(152, PAS) 및 평탄화층(154, PAC)이 존재하지 않는다. 그리고, 다른 영역보다 두께가 얇게 형성된 게이트 절연층(145)만으로 스토리지 커패시터(Cst)의 절연층을 구성한다. 스토리지 커패시터 영역의 게이트 절연층(145)의 두께가 3,000Å이므로, 스토리지 커패시터(Cst)의 절연층의 두께를 3,000Å 내외로 조절할 수 있다.
이와 같이, 종래 기술의 스토리지 커패시터는 절연층의 두께(d1)가 6,000Å로 두껍게 형성되어 있지만, 본 발명의 스토리지 커패시터는 절연층의 두께(d2)를 3,000Å 내외로 줄여 스토리지 커패시터의 제1 전극(150)의 면적을 줄일 수 있다.
스토리지 커패시터(Cst)의 절연층의 두께를 종래 기술 대비 1/2 수준으로 줄이면, 스토리지 커패시터의 제1 전극(150)의 면적을 1/2로 줄일 수 있다. 이를 통해, 스토리지 커패시터로 인해 비투과 면적을 1/2로 줄일 수 있다.
예로서, 액정 패널의 화면 크기가 47인치(inch)인 경우에, 도 1에 도시된 종래 기술의 액정 디스플레이 장치의 픽셀에 형성된 스토리지 커패시터의 제1 전극은 1,518um2의 면적으로 형성될 수 있다.
반면, 도 4에 도시된 본 발명의 실시 예에 따른 액정 디스플레이 장치의 픽셀에 형성된 스토리지 커패시터의 제1 전극은 887um2의 면적으로 형성될 수 있다.
이와 같이, 스토리지 커패시터의 제1 전극(150)의 면적을 1/2 수준으로 줄이더라도 절연층의 두께가 감소하여 스토리지 커패시터의 정전 용량은 원래의 수준을 유지할 수 있다. 즉, 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄여 픽셀의 개구율을 높이 수 있고, 액정 패널의 투과율 및 휘도를 높일 수 있다.
도 6 내지 도 11은 본 발명의 실시 예에 따른 액정 디스플레이 장치의 제조 방법을 나타내는 도면이다. 이하, 도 6 내지 도 11을 참조하여 본 발명의 실시 예에 따른 액정 디스플레이 장치의 제조 방법을 상세히 설명한다.
도 6을 참조하면, 기판 상에 메탈 물질을 도포한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각 공정 및 애싱 공정을 수행하여 복수의 게이트 라인과 복수의 공통 전극 라인을 형성한다. 이때, 복수의 게이트 라인과 복수의 공통 전극 라인은 제1 방향(예로서, X축 방향)으로 형성된다. 기판은 글래스 기판 또는 플렉서블 한 플라스틱 기판이 적용될 수 있다.
게이트 라인과 공통 전극 라인은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질로 3,000Å의 두께로 형성될 수 있다.
다른 예로서, 게이트 라인과 공통 전극 라인은 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질을 포함하는 합금으로 형성될 수도 있다.
게이트 라인을 형성할 때 각 픽셀마다 게이트 전극(141)을 형성하고, 공통 전극 라인을 형성할 때 각 픽셀마다 스토리지 커패시터의 제1 전극(150)을 형성한다.
여기서, TFT 영역에서 게이트 라인의 면적이 확대시켜 게이트 전극(141)을 형성한다. 그리고, 스토리지 커패시터(Cst) 영역에서 공통 전극 라인의 면적을 확대시켜 스토리지 커패시터의 제1 전극(150)을 형성한다. 픽셀의 개구율을 높이기 위해서, 스토리지 커패시터(Cst)의 제1 전극(150)의 폭(W2)을 TFT 영역의 폭과 동일 또는 유사하도록 형성한다.
도면에 도시하지 않았지만, 기판 위에 버퍼층을 형성하고, 버퍼층 상에 게이트 라인, 게이트 전극(141), 공통 전극 라인 및 스토리지 커패시터의 제1 전극(150)을 형성할 수도 있다. 버퍼층은 무기물, 일 예로서 SiO2, 또는 SiNx 물질로 형성될 수 있으며, 2,000~3,000Å의 두께를 가질 수 있다.
게이트 전극(141)과 스토리지 커패시터의 제1 전극(150)을 덮도록 게이트 절연층(145, gate insulator)을 형성한다. 게이트 절연층(145)은 SiO2 물질 또는 SiNx 물질로 형성될 수 있으며, 4,000Å의 두께로 형성된다.
다른 예로서, 게이트 절연층(145)은 TEOS(Tetra Ethyl Ortho Silicate) 또는 MTO(Middle Temperature Oxide)를 CVD(Chemical Vapor Deposition)로 증착하여 형성될 수도 있다.
이어서, 도 7을 참조하면, 게이트 절연층(145) 상에 반도체 물질을 증착시킨 후, 마스크를 이용한 포토리쏘그래피 공정, 식각 공정 및 애싱 공정을 수행하여 게이트 전극(141)과 중첩되도록 액티브층(142)을 형성한다.
여기서, 액티브층(142)의 반도체 물질로써 폴리실리콘(P-Si), 비정질 실리콘(a-Si), 저온 다결정 실리콘(LTPS: Low Temperature Poly Silicon) 또는 산화물(Oxide)이 적용될 수 있다.
이어서, 도 8을 참조하면, 기판 전면에 메탈 물질을 도포한 후, 마스크를 이용한 포토리쏘그래피 공정, 식각 공정 및 애싱 공정을 수행하여 복수의 데이터 라인을 형성한다. 이때, 복수의 데이터 라인은 제2 방향(예로서, Y축 방향)으로 형성된다.
데이터 라인을 형성할 때 각 픽셀마다 소스 전극(143) 및 드레인 전극(144)을 형성한다. 액티브층(142) 위의 일측에 소스 전극(143)을 형성되고, 타측에 드레인 전극(144)을 형성한다. 소스 전극(143)은 데이터 라인이 픽셀 영역 내부로 연장되어 형성되고, 드레인 전극(144)은 아일랜드(island) 패턴으로 형성된다.
데이터 라인, 소스 전극(143) 및 드레인 전극(144)은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질로 2,500~3,500Å의 두께로 형성될 수 있다.
다른 예로서, 데이터 라인, 소스 전극(143) 및 드레인 전극(144)은 동일 레이어에 형성되며, 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti), 은(Ag), 금(Au), 니켈(Ni), 카드뮴(Cd), 하프늄(Hf), 텅스텐(W), 탄탈룸(Ta), 크롬(Cr), 지르코늄(Zr) 또는 구리(Cu)의 메탈 물질을 포함하는 합금으로 형성될 수도 있다.
이와 같이, 게이트 전극(141), 게이트 절연층(145), 액티브층(142), 소스 전극(143) 및 드레인 전극(144)이 형성하여 TFT(140)를 구성한다.
TFT(140)를 형성시킨 후, 기판 전면에 SiO2 또는 SiNx 물질을 2,000Å의 두께로 도포하여, TFT(140)를 덮도록 보호층(152, PAS)을 형성한다.
이어서, 도 9를 참조하면, 기판 전면을 덮도록 포토아크릴(photoacryl) 물질을 도포하여 평탄화층(154)을 형성한다. 이때, 평탄화층(154)은 2.0um~4.0um의 두께로 형성되어 기판 전면을 평탄화시킨다.
이어서, 도 10을 참조하면, 평탄화층(154) 상에 포토레지스트(PR)를 도포한 후, 하프톤 마스크(Half tone mask: HTM)를 이용한 포토리쏘그래피 공정, 식각 공정 및 애싱 공정을 수행하여 스토리지 커패시터(Cst) 영역의 평탄화층(154)을 일부 제거한다. 이를 통해,
스토리지 커패시터 영역에 형성된 평탄화층(154)의 두께를 감소시킨다. 그리고, TFT(140)의 드레인 전극(141) 상에 형성되어 있는 보호층(152)이 노출되도록 드레인 전극(141)과 중첩된 부분의 평탄화층(154)을 제거한다. 이때, TFT 영역에 형성된 평탄화층(154)은 제거하지 않고 두께를 그대로 유지시킨다.
여기서, 포토레지스트는 노광 된 영역이 남아있는 네거티브 포토레지스트(negative PR)가 적용될 수 있다. 하프톤 마스크(HTM)는 풀톤 영역, 하프톤 영역 및 차단 영역을 포함하여 구성된다.
풀톤 영역과 대응되는 포토레지스트는 모두 남아 두껍게 형성된다. 그리고, 하프톤 영역과 대응되는 포토레지스트는 빛의 투과량 즉, 노광량에 따라서 포토레지스트가 잔존하는 양(포토레지스트가 제거되는 양)이 조절되어 얇은 두께로 형성된다. 또한, 차단 영역과 대응되는 포토레지스트는 노광이 되지 않아 모두 제거된다.
하프톤 마스크를 이용한 포토리쏘그래피 공정을 수행한 후, 식각 공정과 애싱 공정을 수행하면, 포토레지스트가 잔존하는 양에 따라서 평탄화층(154)의 두께가 조절된다.
이어서, 도 11을 참조하면, 건식 식각(dry etching) 공정을 수행하여 전체 평탄화층(154)의 두께를 줄인다. 전체 평탄화층(154)의 두께를 줄이면, 도 10을 참조한 하프톤 마스크를 이용한 식각 공정에서 풀톤 영역과 하프톤 영역에 의해 두께가 감소되었던 부분의 평탄화층(154)은 모두 제거되고, 보호층(152)도 함께 제거된다.
드레인 전극(144) 상의 평탄화층(154)과 보호층(152)이 제거되고, 스토리지 커패시터의 제1 전극(150) 상의 평탄화층(154)과 보호층(152)이 제거되어 컨택홀(155)이 형성된다.
또한, 건식 식각 공정 시, 스토리지 커패시터의 제1 전극(150) 상의 게이트 절연층(152)의 일부가 제거되어, 스토리지 커패시터의 제1 전극(150) 상의 게이트 절연층(152)의 두께가 1,000Å 정도 감소한다. 즉, 스토리지 커패시터 영역에는 평탄화층(154)과 보호층(152)이 존재하지 않고, 스토리지 커패시터의 절연층인 게이트 절연층(152)의 두께가 감소하게 된다.
이후, 기판 전면에 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ITZO(indium tin zinc oxide)와 같은 투명 전도성 물질을 500Å의 두께로 도포한다.
이후, 마스크를 이용한 포토리쏘그래피 공정, 식각 공정 및 애싱 공정을 수행하여 핑거 형상의 복수의 전극 패턴을 가지도록 평탄화층(154) 상에 픽셀 전극(160) 및 공통 전극을 형성한다. 픽셀 전극(160)과 공통 전극(170)은 동일 레이어 상에서 핑거 형상의 전극 패턴이 교대로 형성된다.
여기서, 컨택홀(155) 내부에도 픽셀 전극(160)이 형성되어 TFT(140)의 드레인 전극(144)과 픽셀 전극(160)이 전기적으로 접속된다. 그리고, 공통 전극은 픽셀의 상부 일측에 형성된 컨택홀을 통해 공통 전극 라인과 전기적으로 접속된다.
TFT(140)의 드레인 전극(144)과 픽셀 전극(160)을 접속시키는 컨택홀(155)은 수직 라인 상에서 TFT(140)와 일렬로 배치되어 있다. 스토리지 커패시터의 제1 전극(150)의 중앙부에 컨택홀(155)을 형성하여, 수직 라인 상에서 컨택홀(155)을 TFT(140)와 일렬로 배치시킨다.
스토리지 커패시터 영역에도 픽셀 전극(160)이 형성 즉, 컨택홀(155) 내부에서 스토리지 커패시터의 제1 전극(150)과 중첩되는 부분에도 픽셀 전극(160)이 형성된다. 스토리지 커패시터 영역에 형성된 픽셀 전극(160)을 스토리지 커패시터(Cst)의 제2 전극으로 이용한다.
스토리지 커패시터(Cst) 영역에서 공통 전극 라인(130)의 면적이 확대되어 형성된 스토리지 커패시터의 제1 전극(150), 절연층(게이트 절연층) 및 스토리지 커패시터(Cst) 영역에 형성된 제2 전극(픽셀 전극)을 포함하여 스토리지 커패시터(Cst)가 구성된다.
여기서, 스토리지 커패시터(Cst)의 절연층은 게이트 절연층(145)이 이용된다. 제조 공정 중 보호층(152, PAS) 및 평탄화층(154, PAC)은 제거되어 스토리지 커패시터(Cst) 영역에는 식각 공정에 의해 두께가 1,000Å 정도 감소되어, 3,000Å의 두께를 가지는 게이트 절연층(145)만 잔존하게 된다.
상술한 도 6 내지 도 11을 참조한 제조 공정을 수행하여, 본 발명의 실시 예에 따른 액정 디스플레이 장치의 스토리지 커패시터(Cst)는 제1 전극(150)의 폭을 종래 기술 대비 작게 형성할 수 있다.
스토리지 커패시터의 제1 전극(150)과 제2 전극(픽셀 전극) 사이의 거리(d)를 줄여, 즉, 절연층의 두께를 감소시켜 스토리지 커패시터의 제1 전극(150)의 면적을 줄일 수 있다.
종래 기술의 스토리지 커패시터는 절연층의 두께(d1)가 6,000Å로 두껍게 형성되어 있지만, 본 발명의 스토리지 커패시터는 절연층의 두께(d2)를 3,000Å 내외로 줄여 스토리지 커패시터의 제1 전극(150)의 면적을 줄일 수 있다.
이와 같이, 다른 영역보다 두께가 얇게 형성된 게이트 절연층(145)만으로 스토리지 커패시터(Cst)의 절연층을 구성하여, 스토리지 커패시터(Cst)의 절연층의 두께를 3,000Å 내외로 조절할 수 있다.
이와 같이, 스토리지 커패시터(Cst)의 절연층의 두께를 종래 기술 대비 1/2 수준으로 줄임으로써, 스토리지 커패시터의 제1 전극(150)의 면적을 1/2로 줄일 수 있다. 이를 통해, 스토리지 커패시터로 인해 비투과 면적을 1/2로 줄일 수 있다.
예로서, 액정 패널의 화면 크기가 47인치(inch)인 경우에, 도 1에 도시된 종래 기술의 액정 디스플레이 장치의 픽셀에 형성된 스토리지 커패시터의 제1 전극은 1,518um2의 면적으로 형성된다.
반면, 도 4에 도시된 본 발명의 실시 예에 따른 액정 디스플레이 장치의 픽셀에 형성된 스토리지 커패시터의 제1 전극은 887um2의 면적으로 형성할 수 있다.
이와 같이, 스토리지 커패시터의 제1 전극(150)의 면적을 줄이더라도 절연층의 두께가 감소하여 스토리지 커패시터의 정전 용량은 원래의 수준을 유지할 수 있다. 즉, 정전 용량은 유지하면서 스토리지 커패시터의 면적을 줄여 픽셀의 개구율을 높이 수 있고, 액정 패널을 투과율 및 휘도를 높일 수 있다.
본 발명이 속하는 기술분야의 당 업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 게이트 라인 120: 데이터 라인
130: 공통 전극 라인 140: TFT
141: 게이트 전극 142: 액티브층
143: 소스 전극 144: 드레인 전극
145: 게이트 절연층 150: 커패시터 제1 전극
152: 보호층 154: 평탄화층
155: 컨택홀 160: 픽셀 전극
170: 공통 전극 180: 컨택홀

Claims (10)

  1. 복수의 게이트 라인과 복수의 데이터 라인에 의해 정의된 복수의 픽셀;
    상기 복수의 픽셀을 둘러싸도록 형성된 공통 전극 라인;
    상기 복수의 픽셀에 형성된 박막트랜지스터;
    상기 복수의 픽셀에 형성된 스토리지 커패시터;
    상기 복수의 픽셀에 형성된 픽셀 전극 및 공통 전극;을 포함하고,
    상기 공통 전극 라인의 일부를 이용하여 상기 스토리지 커패시터의 제1 전극을 형성하고,
    상기 픽셀 전극의 일부를 이용하여 상기 스토리지 커패시터의 제2 전극을 형성하고,
    게이트 절연층만으로 상기 스토리지 커패시터의 절연층을 형성하고,
    상기 박막트랜지스터의 드레인 전극과 상기 스토리지 커패시터의 제2 전극은 상기 스토리지 커패시터의 제1 전극과 중첩되도록 상기 게이트 절연층 상에 배치되며, 상기 스토리지 커패시터의 제1 전극과 제2 전극 사이에 형성된 상기 게이트 절연층의 두께는 상기 스토리지 커패시터의 제1 전극과 상기 박막트랜지스터의 드레인 전극 사이에 형성된 게이트 절연층의 두께와 다른, 액정 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 스토리지 커패시터의 제1 전극과 제2 전극 사이에 형성된 상기 게이트 절연층의 두께는 상기 스토리지 커패시터의 제1 전극과 상기 박막트랜지스터의 드레인 전극 사이에 형성된 게이트 절연층의 두께보다 얇은, 액정 디스플레이 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 박막트랜지스터의 영역에는 상기 게이트 절연층, 보호층 및 평탄화층이 형성되어 있고,
    상기 스토리지 커패시터의 영역에는 상기 보호층 및 상기 평탄화층 존재하지 않고 상기 게이트 절연층만이 형성된, 액정 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 스토리지 커패시터의 제1 전극 상에 배치된 상기 박막트랜지스터의 드레인 전극과 상기 픽셀 전극을 접속시키기 위한 컨택홀을 더 포함하며,
    상기 박막트랜지스터의 드레인 전극과 상기 스토리지 커패시터의 제2 전극은 상기 컨택홀 내에서 상기 스토리지 커패시터의 제1 전극과 중첩된, 액정 디스플레이 장치.
  5. 기판 상에 복수의 게이트 라인, 게이트 전극, 복수의 공통 전극 라인을 형성하고, 상기 공통 전극 라인의 일부를 이용하여 스토리지 커패시터의 제1 전극을 형성하는 단계;
    상기 게이트 전극과 상기 스토리지 커패시터의 제1 전극을 덮도록 게이트 절연층을 형성하는 단계;
    상기 복수의 게이트 라인과 교차하도록 복수의 데이터 라인을 형성하고, 상기 게이트 전극과 중첩된 게이트 절연층 상에 소스 전극과 드레인 전극을 형성하는 단계;
    상기 소스 전극과 상기 드레인 전극 상에 보호층을 형성하고, 상기 보호층 상에 평탄화층을 형성하는 단계;
    상기 드레인 전극의 상면이 노출되도록 상기 평탄화층과 상기 보호층을 제거하고, 상기 스토리지 커패시터의 제1 전극과 중첩된 부분의 상기 평탄화층과 상기 보호층을 제거하여 컨택홀을 형성하는 단계; 및
    상기 컨택홀을 갖는 평탄화층 상에 픽셀 전극과 공통 전극을 형성하고, 상기 드레인 전극과 접속되도록 상기 컨택홀 내부에 상기 픽셀 전극을 형성하며, 상기 픽셀 전극의 일부를 이용하여 스토리지 커패시터의 제2 전극을 형성하는 단계;를 포함하며,
    상기 박막트랜지스터의 드레인 전극과 상기 스토리지 커패시터의 제2 전극은 상기 스토리지 커패시터의 제1 전극과 중첩되도록 상기 게이트 절연층 상에 배치되며, 상기 스토리지 커패시터의 제1 전극과 제2 전극 사이에 형성된 상기 게이트 절연층의 두께는 상기 스토리지 커패시터의 제1 전극과 상기 박막트랜지스터의 드레인 전극 사이에 형성된 게이트 절연층의 두께와 다른, 액정 디스플레이 장치의 제조 방법.
  6. 제5 항에 있어서,
    상기 스토리지 커패시터의 제1 전극과 제2 전극 사이에 형성된 상기 게이트 절연층의 두께는 상기 스토리지 커패시터의 제1 전극과 상기 박막트랜지스터의 드레인 전극 사이에 형성된 게이트 절연층의 두께보다 얇은, 액정 디스플레이 장치의 제조 방법.
  7. 제5 항에 있어서,
    상기 게이트 절연층만으로 상기 스토리지 커패시터의 절연층을 형성하는, 액정 디스플레이 장치의 제조 방법.
  8. 제5 항에 있어서,
    상기 컨택홀을 형성하는 단계는,
    풀톤 영역, 하프톤 영역 및 차단 영역을 포함하는 하프톤 마스크를 이용하여 상기 스토리지 커패시터의 제1 전극과 중첩된 부분의 상기 평탄화층의 일부를 식각하여 두께를 감소시키고,
    건식 식각 공정을 수행하여 박막트랜지스터 상부의 평탄화층의 두께를 줄이고, 상기 스토리지 커패시터의 제1 전극과 중첩된 부분의 상기 평탄화층 및 상기 보호층을 제거하는, 액정 디스플레이 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 건식 식각(dry etching) 공정 시, 상기 스토리지 커패시터의 제1 전극과 중첩된 부분의 상기 게이트 절연층의 두께를 줄이는 것을 특징으로 하는 액정 디스플레이 장치의 제조 방법.
  10. 제5 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 박막트랜지스터의 드레인 전극과 상기 스토리지 커패시터의 제2 전극은 상기 컨택홀 내에서 상기 스토리지 커패시터의 제1 전극과 중첩된, 액정 디스플레이 장치의 제조 방법.
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