JP4204870B2 - 薄膜トランジスタ・デバイスを形成する方法、及びトランジスタ構造を形成する方法 - Google Patents

薄膜トランジスタ・デバイスを形成する方法、及びトランジスタ構造を形成する方法 Download PDF

Info

Publication number
JP4204870B2
JP4204870B2 JP2003003523A JP2003003523A JP4204870B2 JP 4204870 B2 JP4204870 B2 JP 4204870B2 JP 2003003523 A JP2003003523 A JP 2003003523A JP 2003003523 A JP2003003523 A JP 2003003523A JP 4204870 B2 JP4204870 B2 JP 4204870B2
Authority
JP
Japan
Prior art keywords
layer
insulating
forming
substrate
polymer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003003523A
Other languages
English (en)
Other versions
JP2003229435A (ja
Inventor
トリシア・エル・ブリーン
ローレンス・エイ・クレヴァンガー
ルイス・エル・スー
リ−コング・ワング
クゥオング・ホン・ウォング
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2003229435A publication Critical patent/JP2003229435A/ja
Application granted granted Critical
Publication of JP4204870B2 publication Critical patent/JP4204870B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/468Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20Changing the shape of the active layer in the devices, e.g. patterning
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/40Thermal treatment, e.g. annealing in the presence of a solvent vapour
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50Forming devices by joining two substrates together, e.g. lamination techniques
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/464Lateral top-gate IGFETs comprising only a single gate
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/466Lateral bottom-gate IGFETs comprising only a single gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、一般的には半導体技術およびデバイス構成に関し、特に、有機ベース薄膜トランジスタ・デバイスとその製造方法に関する。
【0002】
【従来の技術】
アクティブ有機層とポリマ・ベース電子コンポーネントとを備える薄膜トランジスタ(TFT)は、所定の用途のためのシリコン・ベースTFTに対する安価な代替物として出現した。有機材料およびポリマ材料の使用は、以下の2つの主な利点をもたらす。第一に、有機ベース・デバイスは、シリコンの処理に付随する高価な設備および処理に比べて簡単かつ費用のかからない製造工程を用いて製造できる。第二に、低温で有機材料を処理でき、そしてシリコンおよび導電金属のような無機材料と比較した有機ベース・コンポーネントの大きな物理的柔軟性のために、デバイスをフレキシブル・プラスチック基板の上に製造できる。しかしながら、多くの研究と開発努力にもかかわらず、従来の有機TFTの比較的劣ったデバイス特性のために、有機ベースTFTは、少なくとも部分的に未だ商業化に達していない。
【0003】
有機だけからなるTFTの製造は、半導体,絶縁体,導体という様々な有機材料もしくは有機/無機ハイブリッド材料を必要とする。導体は、ポリアニリン(polyaniline)およびポリエチレンジオキシドチオフェン(poly(ethylene dioxide thiophene)),および金属もしくはグラファイト・コロイド粒子ベース・インクのような導電性ポリマから選択可能である。半導体用のポリイミドまたはPMMAのような様々なポリマの有機絶縁体を使用できる。有機p型(正孔輸送)材料および有機n型(電子輸送)材料は双方とも当業者に周知であり、TFT内の半導体チャネルとして試されてきた。用いられてきた2つの比較的簡単なデバイス構造は、図1および図2にそれぞれ示されるトップ・コンタクトとボトム・コンタクトである。一般的に、これらのデバイスは、ソース1とドレイン2とを含む。トップ・コンタクト(図1)において、ソース1とドレイン2とは有機半導体3の上にあるのに対して、ボトム・コンタクト(図2)においては、ソース1とドレイン2とは、有機半導体3に埋め込まれている。トップ・コンタクト・デバイスおよびボトム・コンタクト・デバイス双方において、有機半導体3の下方には絶縁体4がある。絶縁体4内部に、ゲート5が埋め込まれている。(トップ・コンタクト・デバイスおよびボトム・コンタクト・デバイス双方において)全体のデバイスは、基板6の上に配置されている。
【0004】
FET移動度は、トップ・コンタクト構造で一般的には評価される。なぜなら、電極材料を半導体層の上に付着することによって密接な接触が保証されるからである。所定の用途についてはボトム・コンタクト構造を用いることが望ましいが、この構造においては、電極と半導体とのコンタクトが、電極の垂直壁領域部分に制限される。これは、接触抵抗の増加をもたらす。ボトム・コンタクト・デバイスの問題は、当業者にとって周知である。ボトム・コンタクト構造を改良する方法は、有機半導体とのコンタクト領域を拡大するソース電極およびドレイン電極の平坦化である。平坦な基板は、スピン塗布または印刷によって付着した半導体膜の改良を可能にする。一方、従来のボトム・ソース・コンタクトおよびボトム・ドレイン・コンタクトのトポグラフィ(topography)は、有機半導体の印刷に関する問題を生じさせるが、平坦な基板を用いることによって改善される。
【0005】
上述したように、有機p型(正孔輸送)材料および有機n型(電子輸送)材料は当業者に周知であり、TFTの半導体チャネルとして試されてきた。p型材料は、共役ポリマおよび直線的共役分子等である。p型共役ポリマの例としては、その全ての開示が明細書の内容として引用されるBao and Lovinger著「Soluble Regioregular Polythiophene Derivatives as Semiconducting Materials for Field-Effect Transistors, Chem. Mater., Vol.11, pp.2607〜2612 (1999)」に開示されるレジオレギュラポリチオフェン(regioregular polythiophene)の誘導体等が挙げられる。
【0006】
p型共役分子の例としては、TFTで広く検討され、米国特許第5,946,551号公報,5,981,970号公報および6,207,472B1号公報に開示されたペンタセン(pentacene); Laquindanum等著「Benzodithiophene Rings As Semiconductor Building Blocks, Adv. Mater., Vol.9, pp.36 (1997)」に開示されたベンゾジチオフェン2量体(benzodithiophene dimers);Bao等著「Organic Field-Effect Transistors with High Mobility Based On Copper Phthalocyanine, Appl. Phys. Lett., Vol.69, pp.3066〜3068(1996)」に開示されたフタロシアニン(phthalocyanines);米国特許第5,936,259号公報に開示されたアントラジチオフェン(anthradithiophenes);Gamier等著「Structural Basis For High Carrier Mobility In Conjugated Oligomers, Synth. Met., Vol.45, pp.163(1991)」において初めて提示された置換および不置換オリゴチオフェン(oligothiophenes)等が挙げられる。これらの文献の全ての開示が明細書の内容として引用される。
【0007】
n型有機半導体は比較的少ない。その例としては、Struijk等著「Liquid Crystalline Perylene Dilmides:Architecture and Charge Carrier Mobilities,J. Am. Chem. Soc., Vol.122,pp.11057〜11066(2000)」に開示される、3,4,9,10−ペリレンテトラカルボン酸ジルミド(perylene tetracarboxylic dilmides);Laquindanum等著「n-Channel Organic Transistor Materials Based on Naphthalene Frameworks,J. Am. Chem. Soc., Vol.118,pp.11331〜11332(1996)」に開示される、1,4,5,8−ナフタレンテトラカルボン酸二無水物(naphthalene tetracarboxylic dianhydride);Katz等著「Naphthalenetetracarboxylic Dilmide-Based n-Channel Transistor Semiconductors:Structural Variation and Thiol-Enhanced Gold Contacts,J. Am. Chem. Soc., Vol.122,pp.7787〜7792(2000)」に開示される、1,4,5,8−ナフタレンテトラカルボン酸ズミド(naphthalenetetracarboxylic dumide)誘導体;および、Bao等著「New Air-Stable n-Channel Organic Thin-film Transistors, J. Am. Chem. Soc., Vol.120,pp.27〜208(1998)」に開示される、様々な電子吸引基で置換された金属フタロシアニン(metallophthalocyanines)等が挙げられる。これらの文献の全ての開示が明細書の内容として引用される。
【0008】
一般的に、有機トランジスタを用いる電子回路は、消費電力の低減および設計の簡略化の可能性を有する。しかしながら、有機Nチャネル・トランジスタと有機Pチャネル・トランジスタとの双方を用いる相補形回路は一般的ではない。例えば、その全ての開示が明細書の内容として引用される米国特許第5,625,199号公報は、無機nチャネル薄膜トランジスタと有機pチャネル薄膜トランジスタとによって相補形回路を製造する方法を教示する。加えて、その全ての開示が明細書の内容として引用される米国特許第5,936,259号公報は、半導体として縮合環有機化合物を用いる薄膜トランジスタ構成(TFT)に基づくスイッチを開示する。さらに、その全ての開示が明細書の内容として引用される米国特許第5,804,836号公報は、ポリマ・グリッド三極管(polymer grid triode)のアレイ上で作動するイメージ・プロセッサ構成を開示する。同様に従来技術の開示は、また、nチャネル材料としてヘキサデカフルオロフタロシアン化銅(copper hexadecafluorophthalocyanide)を用い、pチャネル材料としてオリゴチオフェノールオリゴチオフェン(oligothiophenol oligothiophene)誘導体を用いる5段リング・オシレータ(5-stage ring oscillator)を教示する。
【0009】
既存のポリマ薄膜トランジスタの一般的な2つの構造を図3および4に示す。これらの構造は、2つの主な問題を抱えている。第一に、トポグラフィに帰因するコーナー薄化の問題であり、第二に、ボディ・エレメントの最も高感度の部分がプロセスによって誘起された汚染物質にさらされることである。得られたデバイスは、性能が劣り、特性が安定しない。ポリマ・トランジスタの第一の典型的な構造を図3に示す。ソース11とドレイン12とを最初にパターンニングする。次に、ボディ材料13を付着しパターンニングする。ボディ13は半導体ポリマもしくはオリゴマであり、使用される有機半導体に依存して、真空蒸着,スピン塗布,ディップ塗布あるいは印刷によりソース11島およびドレイン12島の表面に付着される。ボディ材料13は、3つの方法のうちの1つでパターンニングされる。このうち、最も一般的な方法は、シャドー・マスクによる半導体材料の真空蒸着による方法である。
【0010】
その他の2つの方法は、印刷方式(すなわち、スクリーン印刷もしくはインクジェット印刷)、そして、最初に半導体の上に保護コーティングを付着し、フォトレジストを付着し、パターンニングし、エッチングすることによる一般的なリソグラフィ技術を使用する方法である。どのタイプの有機半導体材料が使用されるかに依存して、短時間の熱アニールが必要とされる。最後の工程は、半導体に保護コーティングを付着して汚染物質からデバイスをパシベート(passivate)する工程を含む。ボディ部分13をパターンニングした後、基板をウェット洗浄する。ボディ表面は、特にチャネル領域において、望ましくない化学反応のために劣化する。熱処理の後、ボディ・エレメント13は、リフローのためにソース11およびドレイン12のコーナー16,17周辺が薄くなる。典型的に、半導体は融解する前に分解する。ソース11/ドレイン12対ボディ・コンタクト領域は、ボディ・エレメント13のコーナー薄化16,17の結果として著しく減少する。次に、薄い絶縁ポリマ15をボディ・エレメント13と露出したソース11領域およびドレイン12領域の上に塗布した後、ゲート材料14を付着する。
【0011】
ポリマTFT構造のもう一つの一般的な構造を図4に示す。ゲート314を最初に形成し、絶縁ポリマ315をその上に塗布する。再び、ゲート314のコーナー316,317において生じたコーナー薄化は、ゲート314へのソース311およびドレイン312の短絡の可能性を生じさせる。ソース311およびドレイン312を形成した後、ボディ・エレメント313を形成する。このケースにおいては、ボディ/チャネル界面は化学物質にさらされないので、得られるトランジスタの歩留りおよび性能は、一番目のトランジスタよりも優れている。
【0012】
上述した双方のボトム・コンタクト・デバイスにおいて、電極と有機半導体との間の良好なコンタクトを確保することについての問題が十分に実証されている。この問題を解決するための1つのアプローチは、薄い自己集合(self-assembled)単分子層を用いて金電極の表面特性を変えることであり、これは、有機半導体による電極のぬれを向上させ、さらに層間剥離の可能性を減少させることができる。しかしながら、ボトム電極のトポグラフィは、依然として、膜形成を妨げ、コンタクト領域を減少させ得る。したがって、従来のデバイスに固有の問題がない平坦なポリマ・トランジスタを製造する新たな改良された方法および構造が必要とされる。
【0013】
【発明が解決しようとする課題】
本発明は、従来の薄膜トランジスタ・デバイスの上述のそして他の問題,不都合,および短所をかんがみて成されたものであり、本発明の目的は、従来のデバイスに固有の問題がない平坦なポリマ・トランジスタを製造する方法および構造を提供することである。
【0014】
【課題を解決するための手段】
この目的を達成するために、本発明の1態様によれば、第一の平坦なキャリアを用いてゲート,ソース,ドレインおよびボディ・エレメントを含むデバイスの第一の部分を処理することによって完全に平坦化されたポリマ薄膜トランジスタを形成する方法を提供する。好ましくは、薄膜トランジスタは全て有機材料で作成される。ゲート誘電体は、デバイス性能を高める高Kポリマとすることができる。次に、部分的に完成したデバイス構造を上下逆にし、第二の平坦なキャリアへ移す。ワックスまたは感光性有機材料の層を付着し、一時的な接着剤として用いることができる。ボディ領域を含むデバイスを、エッチング・プロセスによって定める。デバイスへのコンタクトを、導電性材料の付着および化学機械研磨によって形成する。従来のポリマ薄膜トランジスタと異なり、本発明は、コーナー薄化問題が存在しないように完全に平坦化されたデバイスを製造する。新しいポリマ・デバイスの他の利点は、デバイスの最も高感度の領域、すなわち有機半導体で作成されたボディが全ての処理工程の前に完全に保護され、環境による汚染の可能性を回避するということである。
【0015】
具体的には、薄膜トランジスタ・デバイスおよびその製造方法を開示する。この方法は、第一の基板を形成する工程と、第一の基板の上に第一の絶縁層を付着する工程と、第一の絶縁層の上に導電層をパターンニングする工程と、導電層の上に複合物を形成する工程と、複合物の上に半導体層を付着する工程と、半導体層を第二の絶縁層で保護する工程と、デバイスに熱処理を加える工程と、第二の絶縁層の上に第二の基板を付着する工程と、デバイスの上下を逆にする工程と、第一の基板を除去する工程と、第一のキャリア層へ第二の基板を接着する工程と、複合物をエッチングする工程と、第一の絶縁層の上に第三の絶縁層を付着する工程と、第一の絶縁層および第三の絶縁層を貫いてコンタクトを形成する工程とを含む。
【0016】
この方法は、第二のキャリア層の上に第一の接着層を付着し、第一の接着層の上に第一の絶縁層を付着する工程を含むプロセスで第一の基板を形成する工程をさらに含む。その上、複合物を形成する工程は、第一および第二の絶縁層よりも高い誘導率の材料を含む第四の絶縁層を導電層の上に付着する工程を含む。
【0017】
この方法は、第二の基板を第一のキャリア層へ接着する工程の前に、第二の基板を第二の接着層でコーティングする工程をさらに含む。その上、半導体層は、完全に平坦化された層から構成される。加えて、第一の絶縁層はポリエステル材料およびポリイミド材料のうちの1つを含む。また、第一の絶縁層は、ポリカーボネート材料を含んでもよい。さらに、第一および第二の接着層は、フォトレジストおよび感光性ポリイミドのうちの1つである。
【0018】
本発明の新規な特徴は様々である。概略すれば、本発明は、特有の構造とプロセス・フローによる高性能トランジスタを提供する。具体的には、全ての機能要素が、好ましくはポリマ材料(半導体材料,導電性材料,低K絶縁材料,高K絶縁材料)で作成される。さらに、キャリアは、好ましくはウェーハ,ガラス・キャリア,またはポリマであり、不撓性あるいは可撓性であってもよい。一方、寸法はウェーハ・サイズによって限定されず、大型のキャリアに適応できる。また、半導体ボディ,ゲート,ソース/ドレイン,ボディとゲートとの界面,ボディとドレイン/ソースとの界面を含む全体の構造は、全て完全に平坦化され、半導体ボディとソース/ドレイン領域との間のコーナー薄化に帰因する電気的性能劣化がなくなる。その上、この構造は、簡単かつ費用効果的方法で製造され、この方法はN−FETトランジスタおよびP−FETトランジスタの双方を製造可能である。最後に、半導体ボディが平坦化され、ソース/ドレインおよびゲート誘電体との半導体ボディの界面は、後続の処理から完全に保護される。
【0019】
【発明の実施の形態】
上述したように、トポグラフィに帰因するコーナー薄化問題,そしてボディ・エレメントの最も高感度の部分がプロセスによって誘起された汚染物質にさらされるというような従来のデバイスに固有の問題がない平坦なポリマ・トランジスタを製造する改良された方法および構造が必要とされる。本発明によれば、薄膜トランジスタの新たな改良された構造およびその製造方法が開示される。
【0020】
図5〜13を参照すると、本発明に係る方法および構造の好適な実施の形態が示される。具体的には、図5は、基板キャリア100の上に形成されたワックスの薄い層110の上に塗布された絶縁ポリマ120を含む部分的に完成した薄膜トランジスタ・デバイス50を示す。ワックスの薄い層110は、後工程における材料移動の容易化を可能にする。基板100は、ガラス,セラミック,または半導体ウェーハとすることができる。絶縁ポリマ120は、ポリエステルまたはポリイミドのようなフレキシブル基板であってもよく、あるいは、ポリカーボネートのようなより堅い物質であってもよい。
【0021】
層110はまた、露光の直後に溶媒中の溶解度が著しく増し、剥離を容易にするフォトレジストまたは感光性ポリイミドであってもよい。代わりに、層110は、低出力エキシマレーザで除去可能なポリイミドの薄い層であってもよい。
【0022】
図6に示されるように、ポリアニリン,ポリピロール(poly(pyrrole)),ポリエチレンジオキシドチオフェン,導電ペースト(例えば、金属もしくはグラファイト・コロイド・インク,またはAu,Pd,Al,Cuのような導電性金属)のような導電性ポリマの層125を、絶縁ポリマ120の上に付着する。導電性ポリマ125は、一般的なリソグラフィ・パターンニング方式または印刷方式を用いることによってパターンニングでき、図7に示されるように、パッド130,140,150を生じさせる。パッド130,140,および150は、それぞれ、ソース導体,ゲート導体,およびドレイン導体として使用できる。パッド間のスペースは、トポグラフィの形成を防ぐように十分に制御され、このための方法は当業者に周知である。
【0023】
導電性材料125は、また、多数の印刷方式によって形成できる。このような印刷方式は、例えばSirringhaus等著「High-Resolution Inkjet Printing of All-Polymer Transistor Circuits,Science,Vol.290,pp.2123〜2126(2000)」に開示されるインクジェット印刷;Bao等著「High-Performance Plastic Transistors Fabricated by Printing Techniques,Chem. Master,Vol.9,pp.1299〜1301(1997)」に開示されるスクリーン印刷;Bao等著「Printable Organic and Polymeric Semiconducting Materials and Devices,J. Mater.Chem,Vol.9,pp.1895〜1904(1999)」に開示される毛細管でのマイクロモールディング・ソフトリソグラフィ手法(soft-lithographic technique micromolding in capillaries)等であり、これらの文献の全ての開示が明細書の内容として引用される。
【0024】
図8に示されるように、第二の絶縁ポリマの層160をパッド130,140,150の上とそのスペースの内部とに塗布する。このポリマ160は、好ましくは高誘電率ポリマである。高誘電率ポリマ複合材料の例がB. Y. Cheng等著「High Dielectric Constant Ceramic Powder Polymer Composites,Appl. Phys. Lett.(USA),Vol.76,No.25,19 June 2000, p3804〜6」および米国特許第5,739,193号公報に示され、これらの文献の全ての開示が明細書の内容として引用される。例えば、強誘電性ポリマを有機トランジスタのゲート誘電体として用いて相互コンダクタンスを向上させることができる。好適な絶縁ポリマは、PMMA,ポリイミドまたはポリビニルフェノール(polyvinylphenol)等である。ポリマは堅固なキャリアによって支持されているので、必要な場合には化学機械研磨工程を実施することができる。図6および7に示されるのと同様の方法を用いてソース・コンタクトおよびドレイン・コンタクト用の一対のコンタクト170および180を形成する。
【0025】
図9において、均一な厚みを有する半導体ポリマまたはオリゴマの層190を、第二の絶縁ポリマ層160とコンタクト170,180の上に塗布し、第三の絶縁ポリマの層200で直ちに保護する。
【0026】
半導体有機材料は汚染に影響されやすく、したがって、保護コーティングの層で直ちに覆わないと、材料の特性が劣化してしまうことになる。それゆえ、材料190を塗布した後、厚いポリマ層200を直ちに付着する。半導体有機材料が化学物質にさらされるのを防止する。半導体有機材料を厚い絶縁ポリマで覆った後、適切な熱処理を実施する。たいていの場合には、有機半導体の性能は温度に極めて敏感である。一般的には有機半導体を熱処理しない。
【0027】
続いて、図10に詳述されるように、複合物50を上下逆にし、それらの間に付着している事前塗布された第二のワックスの層210を用いて第二のキャリア層220へ接着する。同時に、第一のキャリア100と第一のワックスの薄い層110とを取り除く。
【0028】
次に、図11に示されるように、複合物50をエッチングし、パターンニングされた部分230が出現して全体のトランジスタ50を定める。エッチング工程は、保護層120,コンタクト・ポリマ・パッド130,140,150,高K誘電性ポリマ160,半導体有機材料190を貫いてエッチングし、ポリマ基板200で停止する。エッチングは酸素プラズマで行うことができる。
【0029】
続いて、図12に示されるように、エッチングの直後に複合物50の上に別の絶縁ポリマ270を塗布し、パターンニングされた部分230を充てんする。これは、半導体ポリマ190が汚染(またはポイズン)されないように、同一の反応器においてその場で行ってもよい。ソースへのコンタクト240,ゲートへのコンタクト250,およびドレインへのコンタクト260を導電性材料,ポリマ,または金属で形成し、続いて化学機械研磨を行う。
【0030】
完全に平坦化されたポリマ薄膜トランジスタ50を形成する全工程を図13のフローチャートにさらに示す。この工程は、第一の平坦なキャリア100を用いて、ゲート140,ソース150,ドレイン130,およびボディ・エレメントを含むデバイス50の第一の部分を処理する工程(工程300)を含む。好ましくは、薄膜トランジスタ50は、全て有機材料で作成される。ゲート誘電体160は、デバイス性能を高める高Kポリマであってもよい。続いて、部分的に完成したデバイス構造を上下逆にし(工程310)、第二の平坦なキャリア200へ移す(工程320)。次に、ワックスまたは感光性有機材料の層210を一時的な接着剤として付着する(工程330)。ボディ領域を含むデバイス50をエッチング・プロセスによって定める(工程340)。デバイスへのコンタクト240,250,260を導電性材料の付着および化学機械研磨によって形成する(工程350)。
【0031】
本発明の新規な特徴は様々である。概略すれば、本発明は、特有の構造とプロセス・フローによる高性能トランジスタを提供する。具体的には、全ての機能要素が、好ましくはポリマ材料(半導体材料,導電性材料,低K絶縁材料,高K絶縁材料)で作成される。さらに、キャリアは、好ましくはウェーハ,ガラス・キャリア,またはポリマであり、不撓性あるいは可撓性であってもよい。一方、寸法はウェーハ・サイズによって限定されず、大型のキャリアに適応できる。また、半導体ボディ,ゲート,ソース/ドレイン,ボディとゲートとの界面,ボディとドレイン/ソースとの界面を含む全体の構造は、全て完全に平坦化され、半導体ボディとソース/ドレイン領域との間のコーナー薄化に帰因する電気的性能劣化がなくなる。その上、この構造は、簡単かつ費用効果的方法で製造され、この方法はN−FETトランジスタおよびP−FETトランジスタの双方を製造可能である。最後に、半導体ボディが平坦化され、ソース/ドレインおよびゲート誘電体との半導体ボディの界面は、後続の処理から完全に保護される。
【0032】
その上、従来のポリマ薄膜トランジスタと異なり、本発明は、コーナー薄化問題が存在しないように完全に平坦化されたデバイスを製造する。新しいポリマ・デバイスの他の利点は、デバイスの最も高感度の領域、すなわち有機半導体で作成されたボディが全ての処理工程の前に完全に保護され、環境による汚染の可能性を回避するということである。さらに、有機半導体は、汚染を防ぐために複数の絶縁体層200,160,270によって完全に覆われる。
【0033】
好適な実施の形態の観点から本発明を説明してきたが、特許請求の範囲の趣旨および範囲に含まれる変更によって本発明を実施できるということを当業者は理解可能である。
【0034】
まとめとして、本発明の構成に関して以下の事項を開示する。
(1)薄膜トランジスタ・デバイスを形成する方法であって、第一の絶縁層を第一の基板上に付着する工程と、前記第一の絶縁層の上に導電層をパターンニングする工程と、前記導電層の上に複合物を形成する工程と、前記複合物の上に半導体層を付着する工程と、前記半導体層を第二の絶縁層で保護する工程と、前記デバイスに熱処理を加える工程と、前記第二の絶縁層の上に第二の基板を付着する工程と、前記デバイスの上下を逆にする工程と、前記第一の基板を除去する工程と、前記第二の基板をキャリア層へ接着する工程と、前記第一の絶縁層の上に第三の絶縁層を付着する工程と、前記第一の絶縁層と前記第三の絶縁層とを貫いてコンタクトを形成する工程とを含む方法。
(2)第一の接着層を第二のキャリア層の上に付着する工程と、前記第一の接着層の上に前記第一の絶縁層を付着する工程とを含むプロセスで前記第一の基板を形成する工程をさらに含む上記(1)に記載の方法。
(3)前記複合物を形成する工程は、前記第一および第二の絶縁層よりも高い誘電率の材料を含む第四の絶縁層を前記導電層の上に付着する工程を含む上記(1)に記載の方法。
(4)前記第二の基板を前記キャリア層へ接着する工程の前に、前記第二の基板を第二の接着層でコーティングする工程をさらに含む上記(1)に記載の方法。
(5)前記半導体層は、完全に平坦化された層から構成される上記(1)に記載の方法。
(6)前記基板上に第一の絶縁層を付着する工程において、前記第一の絶縁層は、ポリエステル材料およびポリイミド材料のうちの1つを含む上記(1)に記載の方法。
(7)前記基板上に第一の絶縁層を付着する工程において、前記第一の絶縁層は、ポリカーボネート材料を含む上記(5)に記載の方法。
(8)前記第一の接着層を第二のキャリア層の上に付着する工程において、前記第一の接着層は、フォトレジストおよび感光性ポリイミドのうちの1つを含む上記(2)に記載の方法。
(9)前記第二の基板を第二の接着層でコーティングする工程において、前記第二の接着層は、フォトレジストおよび感光性ポリイミドのうちの1つを含む上記(4)に記載の方法。
(10)薄膜トランジスタ・デバイスを形成する方法であって、複合物を基板上に形成する工程と、前記複合物を完全に平坦化する工程と、前記複合物の上に半導体層を形成する工程と、前記半導体層を複数の絶縁層で保護する工程であって、前記半導体層は汚染物質を伴っておらず、前記複数の絶縁層のうちの少なくとも1つは他の複数の絶縁層よりも高い誘電率の材料を含む工程と、前記デバイスに熱処理を加える工程と、前記複数の絶縁層の上に複数の一時的な接着層を付着する工程と、前記デバイスの上下を逆にする工程と、前記複数の一時的な接着層のうちの少なくとも1つを前記デバイスから除去する工程と、前記絶縁層を貫いて前記半導体層までの複数のコンタクト領域を形成する工程とを含む方法。
(11)第一の接着層を第一のキャリア層の上に付着する工程と、前記第一の接着層の上に第一の絶縁層を付着する工程とを含むプロセスで前記基板を形成する工程をさらに含む上記(10)に記載の方法。
(12)前記第一の絶縁層よりも高い誘電率の材料を含む第二の絶縁層を導電層の上に付着する工程をさらに含む上記(10)に記載の方法。
(13)トランジスタ構造を形成する方法であって、絶縁ポリマ層を犠牲層の上に形成して前記犠牲層を前記絶縁ポリマ層の第一の面に接触させる工程と、前記絶縁ポリマ層の第一の面の反対側の第二の面上に導電性ポリマ層をパターンニングする工程と、前記導電性ポリマ層の上にゲート絶縁体ポリマ層を形成する工程と、前記ゲート絶縁体ポリマ層の上に半導体ポリマ層を形成する工程と、前記半導体ポリマ層の上に絶縁ポリマ基板を形成する工程と、前記犠牲層を除去する工程と、前記絶縁ポリマ層を貫いて前記導電性ポリマ層までの導電コンタクトを形成する工程とを含む方法。
(14)前記ゲート絶縁体ポリマ層を形成する工程の前に、前記導電性ポリマ層の上にコンタクトを形成する工程をさらに含む上記(13)に記載の方法。
(15)前記導電性ポリマ層をパターンニングする工程は、ソース導体,ドレイン導体およびゲート導体を形成する上記(14)に記載の方法。
(16)前記コンタクトを形成する工程において、前記コンタクトは、前記ソースと前記ドレインとを前記半導体ポリマ層に電気的に接続するように形成される上記(15)に記載の方法。
(17)前記半導体ポリマ層に隣接する平坦な絶縁体を形成する工程をさらに含む上記(13)に記載の方法。
(18)少なくとも1つのキャリア層と、前記キャリア層上の完全に平坦化された半導体層と、前記半導体層上の絶縁体層と、前記半導体層へ接続された複数の導電コンタクトとを備える薄膜トランジスタ・デバイスであって、前記半導体層は、前記絶縁体層によって完全に覆われる薄膜トランジスタ・デバイス。
(19)前記絶縁体層は、ポリエステル材料およびポリイミド材料のうちの1つを含む上記(18)に記載の薄膜トランジスタ・デバイス。
(20)前記絶縁体層は、ポリカーボネート材料を含む上記(18)に記載の薄膜トランジスタ・デバイス。
(21)前記キャリア層に接続された接着層をさらに備え、前記接着層はフォトレジストおよび感光性ポリイミドのうちの1つである上記(18)に記載の薄膜トランジスタ・デバイス。
【図面の簡単な説明】
【図1】従来のトランジスタ・デバイスの概略側面図である。
【図2】従来のトランジスタ・デバイスの概略側面図である。
【図3】従来のトランジスタ・デバイスの概略側面図である。
【図4】従来のトランジスタ・デバイスの概略側面図である。
【図5】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図6】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図7】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図8】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図9】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図10】部分的に完成した本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図11】本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図12】本発明に係る薄膜トランジスタ・デバイスの概略側面図である。
【図13】本発明の好適な方法を説明するフローチャートである。
【符号の説明】
1 ソース
2 ドレイン
3 有機半導体
4 絶縁体
5 ゲート
6 基板
11 ソース
12 ドレイン
13 ボディ
14 ゲート
15 絶縁ポリマ
16 コーナー
17 コーナー
50 薄膜トランジスタ・デバイス
100 基板キャリア
110 ワックス層
120 絶縁ポリマ層
125 導電性材料
130 ドレイン
140 ゲート
150 ソース
160 第二の絶縁ポリマ層
170 コンタクト
180 コンタクト
190 半導体ポリマ層
200 第三の絶縁ポリマ層
210 第二のワックス層
220 第二のキャリア層
240 ソースへのコンタクト
250 ゲートへのコンタクト
260 ドレインへのコンタクト
270 絶縁ポリマ
311 ソース
312 ドレイン
313 ボディ
314 ゲート
315 絶縁ポリマ
316 コーナー
317 コーナー

Claims (11)

  1. 薄膜トランジスタ・デバイスを形成する方法であって、
    第一の絶縁層を第一の基板上に付着する工程と、
    前記第一の絶縁層の上に導電層をパターニングし、ソース導体、ゲート導体及びドレイン導体を形成する工程と、
    前記パターニングした領域に絶縁層を付着する工程と、
    前記付着された絶縁層を貫いて、前記ソース導体及び前記ドレイン導体のそれぞれへのコンタクトと、前記ゲート導体上へのゲート絶縁体とを形成する工程と、
    前記コンタクト及びゲート絶縁体を含む前記絶縁層上に半導体層を付着する工程と、
    前記半導体層を第二の絶縁層で保護する工程と、
    前記デバイスに熱処理を加える工程と、
    前記デバイスの上下を逆にする工程と、
    前記第二の絶縁層の上に第二の基板を付着する工程と、
    前記第一の基板を除去する工程と、
    前記第一の絶縁層の上に第三の絶縁層を付着する工程と、
    前記第一の絶縁層と前記第三の絶縁層とを貫いて前記ソース導体、前記ゲート導体及び前記ドレイン導体のそれぞれへのコンタクトを形成する工程とを含む方法。
  2. 前記第一の基板上に付着する工程は、第一の接着層を前記第一の基板の上に付着する工程と、前記第一の接着層の上に前記第一の絶縁層を付着する工程とを含むことを特徴とする請求項1に記載の方法。
  3. 前記パターニングした領域に付着された絶縁層は、前記第一および第二の絶縁層よりも高い誘電率の材料を含むことを特徴とする請求項1に記載の方法。
  4. 前記第二の絶縁層に前記第二の基板を付着する工程において、前記第二の基板を第二の接着層でコーティングする工程をさらに含む請求項1に記載の方法。
  5. 前記半導体層は、完全に平坦化された層から構成される請求項1に記載の方法。
  6. 前記第一の基板上に第一の絶縁層を付着する工程において、
    前記第一の絶縁層は、ポリエステル材料およびポリイミド材料のうちの1つを含む請求項1に記載の方法。
  7. 前記第一の基板上に第一の絶縁層を付着する工程において、
    前記第一の絶縁層は、ポリカーボネート材料を含む請求項5に記載の方法。
  8. 前記第一の接着層を前記第一の基板上に付着する工程において、
    前記第一の接着層は、フォトレジストおよび感光性ポリイミドのうちの1つを含む請求項2に記載の方法。
  9. 前記第二の基板を第二の接着層でコーティングする工程において、
    前記第二の接着層は、フォトレジストおよび感光性ポリイミドのうちの1つを含む請求項4に記載の方法。
  10. トランジスタ構造を形成する方法であって、
    絶縁ポリマ層を犠牲層の上に形成して前記犠牲層を前記絶縁ポリマ層の第一の面に接触させる工程と、
    前記絶縁ポリマ層の第一の面の反対側の第二の面上に導電性ポリマ層をパターンニングし、ソース導体、ゲート導体、及びドレイン導体を形成する工程と、
    前記パターニングした領域に絶縁体ポリマ層を形成する工程と、
    前記絶縁体ポリマ層を貫いて、前記ソース導体及び前記ドレイン導体のそれぞれへのコンタクトと、前記ゲート導体上へのゲート絶縁体ポリマ層を形成する工程と、
    前記コンタクト及びゲート絶縁体ポリマ層を含む前記絶縁体ポリマ層の上に半導体ポリマ層を付着する工程と、
    前記ゲート絶縁体ポリマ層の上に半導体ポリマ層を形成する工程と、
    前記半導体ポリマ層の上に絶縁ポリマ基板を形成する工程と、
    前記犠牲層を除去する工程と、
    前記絶縁ポリマ層を貫いて前記導電性ポリマ層までの導電コンタクトを形成する工程とを含む方法。
  11. 前記ゲート絶縁体ポリマ層を形成する工程の前に、前記導電性ポリマ層の上に前記コンタクトを形成する工程をさらに含む請求項10に記載の方法。
JP2003003523A 2002-01-15 2003-01-09 薄膜トランジスタ・デバイスを形成する方法、及びトランジスタ構造を形成する方法 Expired - Fee Related JP4204870B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/052151 2002-01-15
US10/052,151 US6620657B2 (en) 2002-01-15 2002-01-15 Method of forming a planar polymer transistor using substrate bonding techniques

Publications (2)

Publication Number Publication Date
JP2003229435A JP2003229435A (ja) 2003-08-15
JP4204870B2 true JP4204870B2 (ja) 2009-01-07

Family

ID=21975792

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003003523A Expired - Fee Related JP4204870B2 (ja) 2002-01-15 2003-01-09 薄膜トランジスタ・デバイスを形成する方法、及びトランジスタ構造を形成する方法

Country Status (3)

Country Link
US (2) US6620657B2 (ja)
JP (1) JP4204870B2 (ja)
TW (1) TW573329B (ja)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7198832B2 (en) * 1999-10-25 2007-04-03 Vitex Systems, Inc. Method for edge sealing barrier films
US20100330748A1 (en) 1999-10-25 2010-12-30 Xi Chu Method of encapsulating an environmentally sensitive device
JP2003045901A (ja) * 2001-08-01 2003-02-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
US8808457B2 (en) 2002-04-15 2014-08-19 Samsung Display Co., Ltd. Apparatus for depositing a multilayer coating on discrete sheets
US8900366B2 (en) 2002-04-15 2014-12-02 Samsung Display Co., Ltd. Apparatus for depositing a multilayer coating on discrete sheets
US6891190B2 (en) * 2002-05-23 2005-05-10 Motorola, Inc. Organic semiconductor device and method
US6812509B2 (en) * 2002-06-28 2004-11-02 Palo Alto Research Center Inc. Organic ferroelectric memory cells
US6784017B2 (en) * 2002-08-12 2004-08-31 Precision Dynamics Corporation Method of creating a high performance organic semiconductor device
EP1559147B1 (de) 2002-10-02 2014-11-12 Leonhard Kurz Stiftung & Co. KG Folie mit organischen halbleitern
US6890813B2 (en) * 2003-01-06 2005-05-10 Intel Corporation Polymer film metalization
US7648925B2 (en) 2003-04-11 2010-01-19 Vitex Systems, Inc. Multilayer barrier stacks and methods of making multilayer barrier stacks
GB0316395D0 (en) * 2003-07-12 2003-08-13 Hewlett Packard Development Co A transistor device with metallic electrodes and a method for use in forming such a device
WO2005015653A1 (en) * 2003-08-07 2005-02-17 The University Of Sheffield Field effect transistor
KR101061845B1 (ko) * 2004-06-14 2011-09-02 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
KR101039024B1 (ko) 2004-06-14 2011-06-03 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
US7105375B2 (en) * 2004-07-30 2006-09-12 Xerox Corporation Reverse printing
GB2421115A (en) * 2004-12-09 2006-06-14 Seiko Epson Corp A self-aligning patterning method for use in the manufacture of a plurality of thin film transistors
US20070299176A1 (en) * 2005-01-28 2007-12-27 Markley Thomas J Photodefinable low dielectric constant material and method for making and using same
JP4700976B2 (ja) * 2005-02-10 2011-06-15 キヤノン株式会社 電界効果型有機トランジスタの製造方法
JP2006261408A (ja) * 2005-03-17 2006-09-28 Ricoh Co Ltd 半導体装置及びそれを用いた画像表示装置
US8089062B2 (en) * 2005-03-23 2012-01-03 Xerox Corporation Wax encapsulated electronic devices
KR20060116534A (ko) * 2005-05-10 2006-11-15 삼성에스디아이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시장치
US7767498B2 (en) * 2005-08-25 2010-08-03 Vitex Systems, Inc. Encapsulated devices and method of making
JP5061449B2 (ja) * 2005-10-19 2012-10-31 ソニー株式会社 半導体装置の製造方法
US7678626B2 (en) * 2005-11-23 2010-03-16 Hewlett-Packard Development Company, L.P. Method and system for forming a thin film device
US20100038630A1 (en) * 2006-10-20 2010-02-18 Marks Tobin J Semiconducting siloxane compositions for thin film transistor devices,and making and using the same
JP5138927B2 (ja) * 2006-12-25 2013-02-06 共同印刷株式会社 フレキシブルtft基板及びその製造方法とフレキシブルディスプレイ
WO2014024797A1 (ja) * 2012-08-06 2014-02-13 株式会社ニコン 転写装置及び基板処理装置
US9178042B2 (en) * 2013-01-08 2015-11-03 Globalfoundries Inc Crystalline thin-film transistor
JP6243821B2 (ja) * 2014-09-25 2017-12-06 富士フイルム株式会社 トランジスタ、トランジスタアレイ、および、トランジスタの製造方法
US10351077B2 (en) * 2015-08-25 2019-07-16 Mazda Motor Corporation Vehicle member
KR101918851B1 (ko) * 2017-06-22 2018-11-14 중앙대학교 산학협력단 반도체 특성을 갖는 전도성 고분자 박막의 제조방법 및 반도체 특성을 갖는 전도성 고분자 박막을 포함하는 박막 트랜지스터
TWI628803B (zh) * 2017-09-15 2018-07-01 友達光電股份有限公司 有機薄膜電晶體元件及其製作方法
US11257956B2 (en) * 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
CN109994647B (zh) * 2018-06-22 2021-07-20 友达光电股份有限公司 显示面板及其制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1441982A (en) * 1973-01-18 1976-07-07 Autotype Co Ltd Dry transfer sheets
US4847732A (en) * 1983-09-15 1989-07-11 Mosaic Systems, Inc. Wafer and method of making same
US5250388A (en) * 1988-05-31 1993-10-05 Westinghouse Electric Corp. Production of highly conductive polymers for electronic circuits
US5017989A (en) * 1989-12-06 1991-05-21 Xerox Corporation Solid state radiation sensor array panel
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits
JP3246189B2 (ja) * 1994-06-28 2002-01-15 株式会社日立製作所 半導体表示装置
WO1996031909A1 (en) * 1995-04-05 1996-10-10 Uniax Corporation Smart polymer image processor
US5625199A (en) * 1996-01-16 1997-04-29 Lucent Technologies Inc. Article comprising complementary circuit with inorganic n-channel and organic p-channel thin film transistors
US5739193A (en) * 1996-05-07 1998-04-14 Hoechst Celanese Corp. Polymeric compositions having a temperature-stable dielectric constant
US5946551A (en) * 1997-03-25 1999-08-31 Dimitrakopoulos; Christos Dimitrios Fabrication of thin film effect transistor comprising an organic semiconductor and chemical solution deposited metal oxide gate dielectric
US5981970A (en) * 1997-03-25 1999-11-09 International Business Machines Corporation Thin-film field-effect transistor with organic semiconductor requiring low operating voltages
JP4509228B2 (ja) * 1997-08-22 2010-07-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 有機材料から成る電界効果トランジスタ及びその製造方法
US5936259A (en) * 1997-10-16 1999-08-10 Lucent Technologies Inc. Thin film transistor and organic semiconductor material thereof
US6207472B1 (en) * 1999-03-09 2001-03-27 International Business Machines Corporation Low temperature thin film transistor fabrication
US8339339B2 (en) * 2000-12-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of driving the same, and electronic device

Also Published As

Publication number Publication date
TW200301941A (en) 2003-07-16
US6864504B2 (en) 2005-03-08
US20030134487A1 (en) 2003-07-17
US6620657B2 (en) 2003-09-16
JP2003229435A (ja) 2003-08-15
TW573329B (en) 2004-01-21
US20030222312A1 (en) 2003-12-04

Similar Documents

Publication Publication Date Title
JP4204870B2 (ja) 薄膜トランジスタ・デバイスを形成する方法、及びトランジスタ構造を形成する方法
US7138682B2 (en) Organic thin-film transistor and method of manufacturing the same
US6150668A (en) Thin-film transistor monolithically integrated with an organic light-emitting diode
JP2000068523A (ja) 薄膜トランジスタ
CN100414414C (zh) 有机薄膜晶体管阵列面板及其制造方法
US7241652B2 (en) Method for fabricating organic thin film transistor
JP2005079598A (ja) 有機半導体を用いた薄膜トランジスタ表示板及びその製造方法
CN102144311A (zh) 用于顶栅有机薄膜晶体管的经表面处理的基板
KR20080112110A (ko) 패턴 형성 방법, 발광장치 제조방법, 및 발광장치
CN102224580A (zh) 薄膜晶体管制造方法、薄膜晶体管以及电子装置
JP2006148097A (ja) 有機発光素子及び前記有機発光素子の製造方法
US7151275B2 (en) Reducing the contact resistance in organic field-effect transistors with palladium contacts by using nitriles and isonitriles
JP2006005352A (ja) 有機半導体を利用した薄膜トランジスタ表示板及びその製造方法
US7049631B2 (en) Organic thin film transistor comprising buffer layer
JP2004266267A (ja) 保護層を含む有機半導体電界効果トランジスタ及びその製造方法
KR100670379B1 (ko) 유기 박막 트랜지스터, 그 제조방법 및 이를 구비한 유기발광 디스플레이 장치
US20090117686A1 (en) Method of fabricating organic semiconductor device
US20040108569A1 (en) Polymer thin-film transistor with contact etch stops
JP4070659B2 (ja) 電界効果トランジスタの製造方法
JP2006073794A (ja) 電界効果トランジスタ及びその製造方法
JP4085420B2 (ja) 電界効果半導体装置及びその製造方法
KR101112541B1 (ko) 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
JP4632034B2 (ja) 有機強誘電体メモリの製造方法
JP2011108992A (ja) 半導体装置の製造方法、表示装置の製造方法、転写基板
KR100730179B1 (ko) 유기 박막 트랜지스터의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050601

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051129

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060209

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060529

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071002

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080908

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080930

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081015

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111024

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121024

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131024

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees