KR20060116534A - 박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시장치 - Google Patents
박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시장치 Download PDFInfo
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Abstract
본 발명은 게이트 전극; 상기 게이트 전극과 절연된 소스 및 드레인 전극; 상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결되며, 전기장 인가로 분자 정렬(molecular ordering)된 채널 영역을 갖는 고분자 유기 반도체층; 및 상기 게이트 전극을 소스 및 드레인 전극과 절연시키는 게이트 절연층;을 구비하는 박막 트랜지스터, 그 제조방법 및 이를 구비한 평판 표시 장치를 제공한다. 본 발명의 박막 트랜지스터는 고분자 유기 반도체층의 활성 채널 영역에서의 전하 이동 매개체의 충전 밀도를 증가시킴으로써 소스/드레인 전극간의 전류 흐름량도 증가하고 온/오프비도 향상된다. 이러한 박막 트랜지스터는 대면적화되고 신뢰성이 개선된 유기 발광 표시 소자에 이용될 수 있고, 이 밖에도 대면적화된 플랙서블 디스플레이 구동 소자에 유용하다.
Description
도 1은 본 발명의 작용 원리를 설명하기 위한 도면이고,
도 2는 본 발명에 따른 박막 트랜지스터의 일구현예를 도시한 단면도이고,
도 3은 본 발명에 따른 박막 트랜지스터를 구비한 평판 표시 장치의 일 구현예를 도시한 단면도이다.
<도면의 주요 부분에 대한 간단한 설명>
11, 21, 31… 기판 13, 23, 33… 게이트 전극
12, 22, 32… 게이트 절연층
15, 25, 35… 고분자 유기 반도체층
15a, 25a, 35a… 채널 영역
본 발명은 박막 트랜지스터, 그 제조 방법 및 이를 구비한 평판 표시 장치에 관한 것으로서, 보다 상세하게는, 게이트 전극을 통해 바이어스된 유도 표면 전하 들로 인하여 분자 정렬(molecular ordering)된 고분자 유기 반도체층을 갖는 박막 트랜지스터, 그 제조 방법 및 상기 박막 트랜지스터를 구비한 평판 표시 장치에 관한 것이다.
액정 표시 소자, 유기 발광 표시 소자, 무기 발광 표시 소자 등과 같은 평판 표시 장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 소스/드레인 영역과, 이 소스/드레인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
그런데, 상기 소스/드레인 전극은 통상 전하의 흐름이 원활하게 이뤄지도록 일함수가 낮은 금속으로 이뤄지는데, 이러한 금속과 반도체층이 접촉된 영역의 높은 접촉 저항으로 인하여, 소자의 특성이 저하되고, 나아가 소비전력이 증가되는 문제점이 있다.
최근 활발한 연구가 진행 중인 유기 박막 트랜지스터는 저온 공정으로 형성할 수 있는 유기 반도체층을 구비하여 플라스틱재 기판의 사용이 가능하다는 장점이 있다.
지금까지 알려진 유기 박막 트랜지스터에 있어서, 상기 유기 반도체층은 저분자 유기 반도체로 이루어지며, 이러한 저분자 유기 반도체로 이루어진 유기 반도 체층을 분자정렬하는 경우에는, 저분자 유기 반도체를 진공 증착한 다음, 이를 러빙처리하거나 또는 광배향막을 사용하는 기술이 공지되어 있다 (Applied Physics Letters. 79, 2001, 1300)
그런데 상기한 바와 같이 분자정렬된 저분자 유기 반도체층을 이용하는 경우에는 증착 장비가 반드시 필요할 뿐만 아니라 대면적화가 어렵게 된다. 따라서 이를 대체할 수 있는 고분자 유기 반도체층의 개발이 시급한데, 아직까지는 고분자 유기 반도체층을 효율적으로 분자정렬할 수 있는 방법에 대한 미미한 상태이다.
이에 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 고분자 유기 반도체층을 효율적으로 분자정렬한 박막 트랜지스터, 그 제조 방법 및 상기 박막 트랜지스터를 구비함으로써 신뢰성이 향상된 평판 표시 장치를 제공하는 것이다.
상기 기술적 과제를 이루기 위하여, 본 발명에서는 게이트 전극;
상기 게이트 전극과 절연된 소스 및 드레인 전극;
상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결되며, 전기장 인가로 분자 정렬(molecular ordering)된 채널 영역을 갖는 고분자 유기 반도체층; 및
상기 게이트 전극을 소스 및 드레인 전극과 절연시키는 게이트 절연층;을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명의 다른 기술적 과제는 절연 기판 상에 구비된 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상부 중 상기 게이트 전극의 양단에 대응하는 소정의 위치에 소스 및 드레인 전극을 형성하는 단계;
상기 게이트 전극을 통해 고분자 유기 반도체층의 채널 영역에 유도 전기장이 생성된 조건하에서, 상기 소스 및 드레인 전극이 형성된 결과물상에 고분자 유기 반도체를 코팅 및 이를 어닐링하여 분자 정렬된 채널 영역을 갖는 고분자 유기 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법에 의하여 이루어진다.
본 발명의 또 다른 기술적 과제는 상술한 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시 장치에 의하여 이루어진다.
이하, 본 발명을 보다 상세하게 설명하기로 한다.
본 발명의 박막 트랜지스터는 게이트 전극에 양(+) 또는 음(-)의 직류 전압을 인가하여 게이트 절연층에서의 분자 쌍극자 모멘트의 정렬로 인한 분극 현상을 유발하고 이로 인하여 고분자 유기 반도체층의 채널 영역에 표면 유도 전하들로 인하여 고분자 유기 반도체층의 분자 정렬을 효과적으로 제어한다.
고분자 유기 반도체층의 정렬도(a degree of ordering)는 게이트 전극에 가하는 전압의 크기를 이용하여 조절가능하며, 기존의 패턴화된 게이트 전극을 이용하여 고분자 유기 반도체층의 활성 채널 영역에만 선택적으로 유도 표면 전하를 생 성하여 고분자 유기 반도체 코팅시 결정성 성장 메커니즘의 정렬 효과를 활성화한다.
도 1은 본 발명의 박막 트랜지스터에서 고분자 유기 반도체층의 활성 채널 영역에서 표면 유도 전하가 생성되어 분자정렬되는 작용 원리를 설명하기 위한 도면이다.
이를 참조하면, 게이트 전극(12)에 전기장을 가하면 게이트 절연층(13)내에서 구속된 전하(bound charge)중 양전하와 음전하가 각각 이동하여 분극 현상이 발생된다. 이렇게 분극화된 게이트 절연층(13)에 의하여 고분자 유기 반도체층(15)의 채널 영역(15a)에만 선택적으로 음(-)의 표면 유도 전하가 생성되고, 이와 같이 고분자 유기 반도체층(15)의 채널 영역(15a)에 유도 전기장을 생성한 조건하에서 고분자 유기 반도체층 코팅시 효율적으로 정렬되어 캐리어 수송이 용이한 채널 영역(15a)를 갖는 고분자 유기 반도체층(15)을 형성할 수 있다.
이하, 본 발명을 따르는 박막 트랜지스터의 일 구현예들을 도 2를 참조하여 보다 상세히 살펴보기로 한다.
도 2중, 기판(21)은 통상적인 유기 발광 표시 소자에서 사용되는 기판을 사용하는데, 투명성, 표면 평활성, 취급용이성, 방수성 등을 고려하여, 유기기판 또는 투명 플라스틱 기판을 사용할 수 있다.
상기 기판(21) 상에는 소정 패턴의 게이트 전극(22)이 형성된다. 상기 게이트 전극(22)은 예를 들면, Au, Ag, Cu, Ni, Pt, Pd, Al, Mo, 또는 Al:Nd, Mo:W 합금 등과 같은 금속 또는 금속의 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 전도성 고분자 등도 사용가능하다. 상기 게이트 전극(22)의 상부로는 상기 게이트 전극(22)을 덮도록 게이트 절연층(23)이 구비된다.
상기 게이트 절연층(23)은 분극화가 용이한 고유전율 재료로 이루어지는 것이 바람직하며, 그 구체적인 예로서, 실리카, 폴리메틸메타크릴레이트, Al2O3(산화알루미늄), 그 혼합물을 들 수 있고, 이 밖에 유전율 범위 3.9 - 10의 재료를 들 수 있다.
상기 게이트 절연층(23)의 상부에는 소스 및 드레인 전극(24a, 24b)이 각각 형성된다. 상기 소스 및 드레인 전극(24a, 24b)은 도 2에서 볼 수 있듯이, 일정부분 게이트 전극(22)과 중첩되도록 구비될 수 있으나, 반드시 이에 한정되는 것은 아니다. 소스 및 드레인 전극(24a, 24b)은 통상적으로 유기 반도체층을 이루는 물질과의 관계를 고려하여 일함수가 5.0eV 이상의 귀금속(noble metal) 등을 사용할 수 있다. 이를 고려한 물질의 비제한적인 예로서, Au, Pd, Pt, Ni, Rh, Ru, Ir, Os과 이의 합금이 현재 사용 가능한 물질이며, 이 중 Au, Pd, Pt, Ni 등이 바람직하다.
도 2에 나타나 있듯이, 상기 소스 및 드레인 전극(24a, 24b)은 그 상부에 형성된 고분자 유기 반도체층(25)의 전기장 인가로 분자정렬된 채널 영역(25c)에 의하여 연결된다.
상기 고분자 유기 반도체층(25)을 형성하는 유기 반도체로는, p형 반도체 또는 n형 반도체가 사용될 수 있다.
상기 고분자 유기 반도체층(25)을 형성하는 물질의 예로서, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, F82T(알드리치사), P3HT(다우케미칼사) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 고분자 유기 반도체층이 p형 유기 고분자 반도체로 이루어진 경우,
상기 게이트 전극에 양(+)의 DC 전압을 인가한 경우, 게이트 절연층의 분자 쌍극자 모멘트의 정렬로 인하여 상기 고분자 유기 반도체층의 채널 영역에 양(+)의 유도 전하 형성 영역이 형성된다. 그리고 상기 고분자 반도체층이 n형 유기 고분자 반도체로 이루어진 경우, 상기 게이트 전극에 음(-)의 DC 전압을 인가한 경우, 상기 고분자 유기 반도체층의 채널 영역에 음(-)의 유도 전하 형성 영역이 형성된다
상기 게이트 전극을 통하여 고분자 유기 반도체의 채널 영역에 유도 전기장을 생성한 조건하에서 고분자 유기 반도체층을 형성함으로써 전기장 인가로 분자 정렬된 채널 영역이 게이트 절연층 표면으로부터 50Å 이하, 특히 0.01 내지 50Å의 거리에 존재한다.
상기 게이트 전극에 인가하는 전압은 50 내지 100V인 것이 바람직하다. 만약 게이트 전극에 인가하는 전압이 상기 범위를 벗어나면 유도 전하 형성이 원할하게 이루어지지 못하므로 바람직하지 못하다.
본 발명에 따라 분자 정렬된 채널 영역을 갖는 고분자 유기 반도체층은 AFM(Atomic force microscope), X선 회절 분석을 통하여 확인가능하다.
이상에서 본 발명의 박막 트랜지스터를 도 2를 참조하여 설명하였으나, 이는 본 발명의 설명을 위한 예시에 불과한 것으로서, 이외에도 다양한 적층 구조가 가능하다.
도 2에 따른 본 발명의 일구현예에 따른 박막 트랜지스터의 제조 방법을 살펴보면 다음과 같다.
먼저 절연 기판(21) 상에 구비된 게이트 전극(22)을 덮도록 게이트 절연층(23)을 형성한다. 이어서 상기 게이트 절연층(23) 상부 중 상기 게이트 전극(22)에 대응하는 소정의 위치에 소스 및 드레인 전극(24a, 24b)을 각각 형성한다.
그 후, 상기 소스 및 드레인 전극(24a, 24b)이 형성된 결과물 상부에 상기 게이트 전극을 통해 채널 영역에 유도 전기장이 생성된 조건하에서 고분자 유기 반도체를 코팅 및 이를 어닐링하여 고분자 유기 반도체층(25)을 형성한다.
상기 고분자 유기 반도체 코팅시, 코팅방법의 비제한적인 예로서 스핀 코팅, 스프레이, LB 코팅법 등을 들 수 있다.
상기 고분자 유기 반도체 코팅후, 반도체의 결정화를 위한 어닐링 과정을 거칠 수 있는데, 이 어닐링시 가열 온도는 100 내지 120℃인 것이 바람직하다. 만약 가열 온도가 상기 범위를 벗어나면 반도체의 결정화가 만족스럽게 이루어지지 못하여 바람직하지 못하다.
본 발명에 따라 제조된 박막 트랜지스터에 있어서 전기장 인가로 분자 정렬된 채널 영역을 갖는 고분자 유기 반도체층은 배향막을 이용하는 방법 등과 같은 다른 분자정렬 방법에 비하여 안정성 등이 향상되며, 캐리어 수송 능력도 더욱 개 선되는 잇점이 있다. 그리고 이러한 박막 트랜지스터는 고분자 유기 반도체층의 활성 채널 영역에서의 전하 이동 매개체의 충진 밀도(packing density)를 증가시킴으로써 소스/드레인 전극간의 전류 흐름량도 증가하고 온/오프비도 향상된다. 이러한 박막 트랜지스터는 대면적화되고 신뢰성이 개선된 유기 발광 표시 소자에 이용될 수 있고, 이밖에도 대면적화된 플랙서블 디스플레이 구동 소자에 유용하게 이용될 수 있다.
박막 트랜지스터의 각 층의 형성 방법은 각 층을 이루는 물질에 따라 증착법 또는 코팅법을 이용한 다양한 방법을 이용할 수 있다.
상술한 바와 같은 박막 트랜지스터의 제조 방법은 형성하고자 하는 박막 트랜지스터의 구조에 따라 다양하게 변형될 수 있음은 물론이다.
상술한 바와 같은 구조의 박막 트랜지스터는 LCD 또는 유기 발광 표시 장치와 같은 평판 표시 장치에 구비될 수 있다. 도 3은 평판 표시 장치의 일 구현예인 유기 발광 표시 장치에 상기 박막 트랜지스터를 적용한 것을 나타낸 것이다.
도 3은 유기 발광 표시 장치의 하나의 부화소를 도시한 것으로, 이러한 각 부화소에는 자발광 소자로서 유기 발광 표시 소자가 구비되어 있고, 박막 트랜지스터가 적어도 하나 이상 구비되어 있다. 상기 유기 발광 표시 장치는 유기 발광 표시 소자의 발광 색상에 따라 다양한 화소패턴을 갖는 데, 바람직하게는 적색, 녹색 및 청색의 화소를 구비한다.
도 3을 참조하여, 기판(31) 상에는 소정 패턴의 게이트 전극(32)이 형성되어 있으며, 상기 게이트 전극(32)을 덮도록 게이트 절연층(33)이 형성되어 있다. 그 리고, 상기 게이트 절연층(33)의 상부에는 소스 및 드레인 전극(34a, 34b)이 각각 형성되어 있고, 소스 및 드레인 전극(34a, 34b) 상부에는 고분자 유기 반도체층(35)이 전면 형성되어 있고, 상기 소스 및 드레인 전극(34a, 34b) 사이에는 전기장 인가로 분자정렬된 채널 영역(35a)이 형성되어 있다.
상기 박막 트랜지스터(40)를 덮도록 보호층 및/또는 평탄화층이 구비되어 있다. 상기 보호층 및/또는 평탄화층은 단층 또는 복수층의 구조로 형성될 수 있으며, 유기물, 무기물, 또는 유/무기 복합물로 다양하게 형성될 수 있다.
상기 보호층 및/또는 평탄화층의 상부에는 화소정의막(44)에 따라, 유기 발광 표시 소자(41)의 유기 발광막(42)을 형성한다.
상기 유기 발광 표시 소자(41)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상을 표시하는 것으로, 박막 트랜지스터(40)의 소스 및 드레인 전극(34a, 34b) 중 어느 한 전극에 연결된 화소 전극(43)과, 전체 화소를 덮도록 구비된 대향 전극(45), 및 이들 화소 전극(43)과 대향 전극(45)의 사이에 배치되어 발광하는 유기 발광막(42)으로 구성된다. 본 발명은 반드시 상기와 같은 구조로 한정되는 것은 아니며, 다양한 유기 전계 발광 표시장치의 구조가 그대로 적용될 수 있음은 물론이다.
상기 유기 발광막(42)은 저분자 또는 고분자 유기막이 사용될 수 있는데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단 일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
상기와 같은 유기막은 반드시 이에 한정되는 것은 아니고, 다양한 실시예들이 적용될 수 있음은 물론이다.
상기 화소 전극(43)은 애노드 전극의 기능을 하고, 상기 대향 전극(45)은 캐소드 전극의 기능을 하는 데, 물론, 이들 화소 전극(43)과 대향 전극(45)의 극성은 반대로 되어도 무방하다.
액정 표시 장치의 경우, 이와는 달리, 상기 화소전극(43)을 덮는 하부배향막 (미도시)을 형성함으로써, 액정 표시 장치의 하부기판의 제조를 완성한다.
이렇게 본 발명에 따른 박막 트랜지스터는 도 3에서와 같이 각 부화소에 탑재될 수도 있고, 화상이 구현되지 않는 드라이버 회로(미도시)에도 탑재 가능하다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 고분자 유기 반도체층의 활 성 채널 영역에서의 전하 이동 매개체의 충진 밀도를 증가시킴으로써 소스/드레인 전극간의 전류 흐름량도 증가하고 온/오프비도 향상된다. 이러한 박막 트랜지스터는 대면적화되고 신뢰성이 개선된 유기 발광 표시 소자에 이용될 수 있고, 이 밖에도 대면적화된 플랙서블 디스플레이 구동 소자에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (17)
- 게이트 전극;상기 게이트 전극과 절연된 소스 및 드레인 전극;상기 게이트 전극과 절연되고, 상기 소스 및 드레인 전극과 전기적으로 연결되며, 전기장 인가로 분자 정렬(molecular ordering)된 채널 영역을 갖는 고분자 유기 반도체층; 및상기 게이트 전극을 소스 및 드레인 전극과 절연시키는 게이트 절연층;을 구비하는 박막 트랜지스터.
- 제1항에 있어서, 상기 채널 영역이 게이트 전극을 통해 바이어스된 표면 유도 전하에 의하여 분자 정렬된 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 고분자 유기 반도체층이 p형 고분자 유기 반도체를 포함하며, 상기 게이트 전극에 양(+)의 직류(DC) 전압을 인가한 경우,상기 게이트 절연층의 분자 쌍극자 모멘트의 정렬로 인하여 상기 고분자 유기 반도체의 채널 영역에 양(+)의 유도 전하 형성 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 고분자 유기 반도체층이 n형 고분자 유기 반도체를 포 함하며, 상기 게이트 전극에 음(-)의 직류(DC) 전압을 인가한 경우,상기 게이트 절연층의 분자 쌍극자 모멘트의 정렬로 인하여 상기 고분자 유기 반도체층의 채널 영역에 음(-)의 유도 전하 형성 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 게이트 전극에 인가하는 전압이 50 내지 100V인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 게이트 절연층이 실리카, 폴리메틸메타크릴레이트, 및 산화알루미늄로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 분자 정렬된 채널 영역이 게이트 절연층 표면으로부터 50Å 이하의 거리내에 존재하는 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 고분자 유기 반도체층이 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플루오렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, F82T(알드리치사) 및 P3HT(다우케미칼사)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 절연 기판 상에 구비된 게이트 전극을 덮도록 게이트 절연층을 형성하는 단계;상기 게이트 절연층 상부 중 상기 게이트 전극의 양단에 대응하는 소정의 위치에 소스 및 드레인 전극을 형성하는 단계;상기 게이트 전극을 통해 고분자 유기 반도체층의 채널 영역에 유도 전기장이 생성된 조건하에서, 상기 소스 및 드레인 전극이 형성된 결과물상에 고분자 유기 반도체를 코팅 및 이를 어닐링하여 분자 정렬된 채널 영역을 갖는 고분자 유기 반도체층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 고분자 유기 반도체 코팅시, 디핑(dipping), 스프레이 코팅, 또는 LB 코팅법에 의하여 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 어닐링시 가열 온도가 100 내지 120℃인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 고분자 유기 반도체층이 p형 고분자 유기 반도체를 포함하며, 상기 게이트 전극에 양(+)의 직류(DC) 전압을 인가한 경우,상기 게이트 절연층의 분자 쌍극자 모멘트의 정렬로 인하여 상기 고분자 유기 반도체의 채널 영역에 양(+)의 유도 전하 형성 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 고분자 유기 반도체층이 n형 고분자 유기 반도체를 포함하며, 상기 게이트 전극에 음(-)의 직류(DC) 전압을 인가한 경우,상기 게이트 절연층의 분자 쌍극자 모멘트의 정렬로 인하여 상기 고분자 유기 반도체층의 채널 영역에 음(-)의 유도 전하 형성 영역이 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 게이트 전극에 인가하는 전압이 50 내지 100V인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 게이트 절연층이 산화실리콘, 폴리메틸메타크릴레이트, 및 산화알루미늄으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제9항에 있어서, 상기 고분자 유기 반도체층이 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, F82T(알드리치사), P3HT(다우케미칼사)로 이루어진 군으로부터 선택된 하나 이상을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항 내지 제8항 중 어느 한 항의 박막 트랜지스터를 각 화소에 구비하고, 상기 박막 트랜지스터의 소스 전극 또는 드레인 전극에 화소 전극이 접속된 것을 특징으로 하는 평판 표시 장치.
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| US20060255336A1 (en) | 2006-11-16 |
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