상기 목적을 달성하기 위하여 본 발명에서는 ITO를 20-35°의 상온 범위에서 저온 증착으로 적층하고, 크롬 식각액(HNO3/(NH4)2Ce(NO3)
6/H2O)을 이용하여 패터닝한다. 이때, HNO3:(NH4)2Ce(NO3)6:H2O의 성분비는 3-6w%:8-14w%:80-90w%인 것이 바람직하다.
본 발명의 한 실시예에 따른 유기 반도체 박막 트랜지스터 표시판은 절연 기판 위에 게이트 전극을 가지는 게이트선이 형성되어 있고, 그 상부에는 게이트선을 덮으며, 유기 절연 물질로 이루어진 게이트 절연층이 형성되어 있다. 게이트 절연층 상부에 ITO막으로 이루어져 있으며, 게이트선과 교차하는 데이터선 및 게이트 전극을 중심으로 데이터선 일부와 마주하는 드레인 전극이 형성되어 있다. 게이트 절연층의 상부에는 게이트 전극과 중첩하며, 데이터선의 일부인 소스 전극과 드레인 전극의 일부를 덮는 유기 반도체가 형성되어 있다. 유기 반도체 상부에는 보호막이 형성되어 있고, 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다.
ITO막은 준 결정 상태이며, 게이트 절연층과 접하는 접촉 계면서부터 상부 표면까지 균일하게 준 결정 상태인 것이 바람직하다.
ITO막은 측벽이 테이퍼 구조로 이루어진 것이 바람직하다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 절연 기판 위에 게이트선을 형성하고, 게이트선을 덮는 게이트 절연층을 형성한다. 이어, 게이트 절연층 위에 20-35℃ 상온 범위에서 ITO막을 적층하고 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 형성한다. 이어, 유기 반도체층을 형성한 다음 패터닝하여 유기 반도체를 형성하고, 유기 반도체, 데이터선 및 드레인 전극 위에 보호막을 형성하고, 드레인 전극과 연결되는 화소 전극을 형성한다.
게이트 절연막은 유기 절연 물질로 형성하는 것이 바람직하다.
ITO막을 패터닝한 다음, ITO막을 어닐링하는 단계를 더 포함하는 것이 바람직하며, 어닐링 온도는 180℃ 이상에서 1-3시간동안 진행하는 것이 바람직하다.
데이터선 및 드레인 전극 형성 단계에서 상기 ITO은 크롬 식각액으로 습식 식각하며, 크롬 식각액은 (HNO3/(NH4)2Ce(NO3)6/H
2O)이고, HNO3:(NH4)2Ce(NO3)6:H2
O의 성분비는 3-6w%:8-14w%:80-90w%이 바람직하다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 유기 반도체 박막 트랜지스터 표시판 및 그의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표시판 구조를 설명한다.
도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표 시판의 구조를 도시한 단면도로서, 도 1의 Ⅱ-Ⅱ' 선을 따라 절단하여 도시한 단면도이다.
본 발명의 실시예에 따른 유기 박막 트랜지스터 표시판은 투명한 절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 돌출되어 복수의 게이트 전극(gate electrode)(124)을 이룬다. 이때, 게이트선(121)의 일단(129)은 외부 회로 또는 다른 층과의 연결을 위하여 폭이 확장되어 있다.
게이트선(121)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 금, 은, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진 도전막을 포함하는 것이 바람직하다. 또한, 물리적 성질이 다른 둘 이상의 도전막을 포함할 수 있는데, 즉 하나의 도전막은 저저항의 도전 물질로 이루어지며, 다른 도전막은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등의 도전 물질로 이루어진 것이 바람직하다.
게이트선(121)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 PVP (poly vinyl phenol) 등과 같은 유기 절연 물질 또는 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위의 무기 절연 물질로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다. 여기서, 게이트 절연층(140)은 OTS(octadecyl-trichloro-silane: 옥타데실 트리클로로 실란)로 표면 처리된 SiO2막으로 이루어질 수 있다. 게이트 절연막(140)은 이후의 유기 반도체와 접촉 특성이 우수하며, 거칠기(roughness)가 양호해야하며, 박막 트랜지스터의 누설 전류를 유도하지 않아야 한다.
게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(124)에 대하여 서로 반대쪽에 위치한다. 각 데이터선(171)은 외부 회로 또는 다른 층과의 접촉을 위하여 폭이 확장되어 있는 확장부(179)를 포함한다.
이때, 데이터선(171) 및 드레인 전극(175)은 다른 물질, 특히 게이트 절연막(140) 및 이후의 유기 반도체와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 ITO, 크롬(Cr), 금(Au), 니켈(Ni) 또는 몰리브덴 등을 포함한다. 본 실시예에서 데이터선(171) 및 드레인 전극(175)은 하부의 게이트 절연막(140) 및 이후의 유기 반도체(154)와의 우수한 접촉 특성을 가지는 동시에 높은 일 함수를 가지는 ITO(indium tin oxide)로 이루어져 있다. 특히, 데이터선(171) 및 드레인 전극(175)을 이루는 ITO막은 준 결정(quasi-crystalline) 상태를 이루도 있으며, 특히 게이트 절연막(140)과 접하는 계면도 준 결정을 이루고 있어, 게이트 절연막(140)이 유기 절연 물질로 이루어져 있더라도 우수한 접촉 특성을 확보할 수 있다.
다음, 데이터선(171) 및 드레인 전극(175)이 형성되어 있는 게이트 절연층(140) 상부에는 유기 반도체(154)가 형성되어 있다. 이때, 유기 반도체(154)는 섬 모양으로 이루어져 있으며, 소스 전극(173)과 드레인 전극(175) 사이의 게이트 절연막(140)을 완전히 덮고 있으며, 가장자리 일부는 소스 전극(173)과 드레인 전극(175) 일부를 덮는다.
유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 물질이나 저분자 물질이 이용된다. 고분자 유기 반도체는 일반적으로 용매에 잘 용해되므로 프린팅 공정에 적합하다. 그리고, 저분자 유기 반도체중에서도 유기 용매에 잘 용해되는 물질이 있으므로 이를 이용한다.
유기 반도체(154)는 테트라센(tetracene) 또는 펜타센(pentacene)의 치환기를 포함하는 유도체이거나, 티오펜 링(thiophene ring)의 2, 5 위치를 통하여 4 내지 8개가 연결된 올리고티오펜(oligothiophene) 일 수 있다.
또한, 유기 반도체(154)는 페릴렌테트라 카보실릭 디안하이드라이드(perylenetetracarboxylic dianhydride, PTCDA) 또는 그의 이미드(imide) 유도체이거나 나프탈렌테트라 카보실릭 디안하이드라이드(napthalenetetracarboxylic dianhydride, NTCDA) 또는 그의 이미드(imide) 유도체일 수 있다.
또한, 유기 반도체(154)는 금속화 프타로시아닌(metallized pthalocyanine) 또는 그의 할로겐화 유도체이거나 페릴렌 또는 코로엔과 그의 치환기를 포함하는 유도체일 수 있다. 여기서 프타로시아닌(metallized pthalocyanine)에 첨가되는 금속으로는 구리, 코발트, 아연 등이 바람직하다.
또한, 유기 반도체(154)는 티에닐렌(thienylene) 및 비닐렌(vinylene)의 코올리머(co-oligomer) 또는 코포리머(co-polymer)일 수 있다. 또한, 유기 반도체(150)는 티오펜(thiophene)일 수 있다.
또한, 유기 반도체(154)는 페릴렌(perylene) 또는 코로렌(coroene)과 그 들의 치환기를 포함하는 유도체일 수 있다.
또한, 유기 반도체(154)는 이러한 유도체들의 아로마틱(aromatic) 또는 헤테로아로마틱 링(heteroaromatic ring)에 탄소수 1 내지 30개의 하이드로 카본 체인(hydrocarbon chain)을 한 개 이상 포함하는 유도체일 수 있다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 유기 반도체(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 유기 반도체(154)에 형성된다.
유기 반도체(154) 상부에는 건식 저온 성막 공정이 가능한 절연 물질로 이루어진 절연체(164)가 형성되어 있으며, 이러한 절연체(164)는 유기 반도체(154)를 완전히 덮고 있다. 이러한 절연체(164)는 건식 공정(dry process)으로 상온 또는 저온에서 형성이 가능한 파릴렌(parylene) 등과 같은 절연 물질로 이루어지며, 이 를 통하여 이후의 성막 공정, 즉 절연체(164) 또는 보호막(190)을 형성하는 공정에서 유기 반도체(154)가 손상되는 것을 방지한다. 따라서, 유기 반도체 박막 트랜지스터의 특성을 안정적으로 확보할 수 있다.
게이트 절연막(140)과 유기 반도체(154) 및 절연체(164) 위에는 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 질화 규소 또는 산화 규소 등으로 이루어진 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 드레인 전극(175) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185, 182)과 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)이 형성되어 있다. 이와 같이, 보호막(180)이 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)을 드러내는 접촉 구멍(181, 182)을 가지는 실시예는 외부의 구동 회로를 이방성 도전막을 이용하여 게이트선(121) 및 데이터선(171)에 연결하기 위해 게이트선(121) 및 데이터선(171)이 접촉부를 가지는 구조이다. 본 실시예와 달리 게이트선(121) 또는 데이터선(171)은 끝 부분에 접촉부를 가지지 않을 수 있는데, 이러한 구조에서는 기판(110)의 상부에 직접 게이트 구동 회로가 유기 박막 트랜지스터와 동일한 층으로 형성되어 있으며, 게이트선(121) 및 데이터선(171)의 끝 부분은 구동 회로의 출력단에 전기적으로 직접 연결된다.
접촉 구멍(185, 181, 182)은 드레인 전극(175), 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)을 드러내는데, 접촉 구멍(185, 181, 182)에서는 이후에 형성되는 ITO 또는 IZO의 도전막과 접촉 특성을 확보할 수 있는 도전막을 드러내는 것이 바람직하며, 접촉 구멍(185, 181, 182)에서는 드레인 전극(175), 게이트선(121) 및 데이터선(171)의 끝 부분(179)의 경계선이 드러날 수 있다.
보호막(180) 위에는 IZO 또는 ITO 등과 같은 투명한 도전 물질 또는 반사도를 가지는 도전 물질로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
화소 전극(190)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 각각 물리적?전기적으로 연결되어 드레인 전극(175)으로부터 데이터 신호를 인가 받는다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율(aperture ratio)을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(81, 82)는 접촉 구멍(181, 182)을 통하여 게이트선 및 데이터선의 끝 부분(129, 179)과 각각 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 각 끝 부분(129, 179)과 구동 집적 회로와 같은 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
상술한 바와 같이 구성된 본 발명에 따른 유기 박막 트랜지스터 표시판의의 동작 작용을 설명하면 다음과 같다.
예컨대, P형 반도체의 경우에는, 게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)에 전압이 인가되지 않으면 유기 반도체 층(154) 내의 전하들은 모두 유기 반도체층(154) 내에 고루 퍼져 있게 된다. 소스 전극(173)과 드레인 전극(175)사이에 전압이 인가되면 낮은 전압 하에서는 전압에 비례하여 전류가 흐른다. 이 때, 게이트 전극(124)에 양의 전압을 인가하면 이 인가된 전압에 의한 전계에 의해 정공들은 모두 위로 밀려 올라가게 된다. 따라서, 게이트 절연층(140)에 가까운 부분에는 전도 전하가 없는 층이 생기게 되고, 이 층을 공핍층(depletion layer)이라 한다. 이 경우에 소스 전극(173)과 드레인 전극(175)에 전압을 인가하면 전도 가능한 전하 운반자가 줄어들어 있기 때문에 게이트 전극(124)에 전압을 인가하지 않았을 때 보다 더 적은 전류가 흐르게 된다. 반대로 게이트 전극(124) 음의 전극을 인가하면 이 인가된 전압에 의한 전계에 의해 유기 반도체 층(154)과 게이트 절연층(140) 사이에 음 양의 전하가 유도되고, 따라서, 게이트 절연층(140)과 가까운 부분에 전하의 양이 많은 층이 생기게 된다. 이 층을 축적층(accumulation layer)이라 부른다. 이 경우에 소스 전극(173)과 드레인 전극(175)에 전압을 인가하면 더 많은 전류가 흐르게 된다. 따라서, 소스 전극(173)과 드레인 전극(175)사이에 전압을 인가한 상태에서 게이트 전극(124)에 양의 전압과 음의 전압을 교대로 인가하여 줌으로써 소스 전극(173)과 드레인 전극(175) 사이에 흐르는 전류의 양을 제어할 수 있다. 이러한 전류량의 비를 점멸비(on/off ratio)라 한다. 점멸비가 클수록 우수한 트랜지스터이다.
그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3 내지 도 12 및 도 1 및 도 2를 참고로 하여 상세히 설명한다.
도 3, 도 5, 도 8, 도 10 및 도 12는 본 발명의 도 1 및 도 2의 유기 반도체 박막 트랜지스터 표시판을 제조하는 단계를 그 공정 순서에 따라 도시한 배치도이고, 도 4는 도 3의 유기 반도체 박막 트랜지스터 표시판을 IV-IV' 선을 따라 잘라 도시한 단면도이고, 도 6은 도 5의 유기 반도체 박막 트랜지스터 표시판을 VI-VI' 선을 따라 잘라 도시한 단면도이고, 도 7은 크롬 식각액으로 ITO막을 식각한 다음, ITO막의 단면 및 측벽을 나타낸 사진이고, 도 9는 도 8의 유기 반도체 박막 트랜지스터 표시판을 IX-IX' 선을 따라 잘라 도시한 단면도이고, 도 11은 도 10의 유기 반도체 박막 트랜지스터 표시판을 XI-XI' 선을 따라 잘라 도시한 단면도이고, 도 13은 도 12의 유기 반도체 박막 트랜지스터 표시판을 XIII-XIII' 선을 따라 잘라 도시한 단면도이다.
먼저 도 3 및 도 4에 도시된 바와 같이, 투명한 절연 기판(110) 위에 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다. 이때 사용되는 투명한 절연 기판(110)으로는 유리, 실리콘 또는 플라스틱이 가능하다. 그리고 게이트선(121)은 절연 기판(110) 위에 금, 알루미늄 또는 금 또는 이들을 포함하는 합금 등의 도전층을 증착하고 이를 사진 식각 방법으로 패터닝하여 게이트 전극(124)을 포함하는 게이트선(121)을 형성한다.
다음으로, 도 5 및 도 6에 도시된 바와 같이, 절연 기판(110) 위에 게이트선(121)을 덮는 게이트 절연층(140)을 형성한다. 게이트 절연층(140)은 화학 기상 증착 방법(Chemical Vapor Deposition, CVD)으로 질화 규소(SiNx) 또는 산화 규소 (SiO2) 등의 절연 물질을 500~3000의 두께로 증착하여 형성하고, OTS에 담가 표면 처리할 수 있다. 또한, 게이트 절연층(140)은 말레이미드스티렌(maleimide-styrene), 폴리비닐페놀(Polyvinylphenol(PVP)) 및 모디파이드 시아노에틸풀루란(Modified Cyanoethylpullulan(m-CEP)) 중의 하나로 형성할 수 있다.
이어, 게이트 절연층(140) 위에 ITO를 스퍼터링 방식으로 적층하여 ITO막을 형성한다. 이때, 스퍼터링 공정은 20-35°의 상온 범위에서 실시하여 ITO막은 균일하게 비정질 상태이다. 이어, 마스크를 이용한 사진 공정으로 비정질 ITO막 상부에 감광막 패턴을 형성한 다음, 감광막 패턴을 식각 마스크로 패터닝하여 데이터선(171) 및 드레인 전극(175)을 형성한다. 이때, 식각은 식각액을 이용하는 습식 식각으로 실시하며, 식각액은 크롬을 식각하는데 사용하는 크롬 식각액(HNO3/(NH4)2Ce(NO3)6/H2O)을 이용한다. 이때, HNO3:(NH4)2Ce(NO3)6:H2O의 성분비는 3-6w%:8-14w%:80-90w%인 것이 바람직하다.
여기서, ITO막은 게이트 절연막(140)과 접하는 하부 계면에서부터 상부 표면까지 비정질이므로 식각 공정에서도 일정하게 식각이 진행되어 ITO막이 유실되지 않는다. 100℃ 이상의 상온에서 증착할 때에는 ITO막의 하부 계면은 비정질이고 나머지는 준 결정 상태이므로 식각 공정시 비정질인 부분에는 식각이 빠르게 진행되어 ITO막이 유실되는 문제점이 발생하며, 본 발명에서는 이와 같은 문제점을 해결할 수 있다. 또한, 비정질이므로 염산을 포함하지 않는 크롬 식각액으로 패터닝함으로써 하부의 유기 게이트 절연막(140)이 손상되는 것을 최소화할 수 있다. 준 경정의 ITO막을 식각하기 위해서는 염산을 포함하는 식각액을 사용하기 때문에 게이트 절연막(140)이 손상되는데, 본 발명에서는 이와 같은 문제점을 해결할 수 있다. 도 7은 크롬 식각액으로 ITO막을 식각한 다음, ITO막의 단면 및 측벽을 나타낸 사진으로써, 도 7에서 보는 바와 같이 ITO막은 게이트 절연막 상부에서 유실되지 않았으며, 양호하게 패터닝되어 ITO막의 측벽은 완만한 경사각을 가지는 테이퍼 구조를 이룸을 알 수 있다.
이어, 식각 마스크로 사용한 감광막 패턴을 제거한 다음, 어닐링 공정을 실시하여 비정질의 ITO막을 준 결정화하여 데이터선(171) 및 드레인 전극(175)을 완성한다. 어닐링 공정은 180℃ 이상의 온도가 바람직하고, 1-3시간 동안 진행하는 것이 바람직하다.
이어, 도 8 및 도 9에서 보는 바와 같이, 유기 반도체층을 형성한 다음, 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(124)의 상부에 유기 반도체(154)를 형성한다.
이어, 도 10 및 도 11에서 보는 바와 같이, 유기 반도체(154)가 형성되어 있는 기판(110)의 상부에 상온 또는 저온에서 건식 공정(dry process)으로 파릴렌(parylene) 등과 같은 절연 물질을 형성하고, 사진 식각 공정으로 패터닝하여 유기 반도체(154)를 완전히 덮는 절연체(164)를 형성한다. 이러한 상온의 건식 성막 공정을 통하여 유기 반도체(154)가 손상되는 것을 방지할 수 있으며, 이를 통하여 유기 반도체 박막 트랜지스터의 특성을 안정적으로 확보할 수 있다.
다음으로, 도 12 및 도 13에 도시된 바와 같이, 데이터선(171)과 드레인 전 극(175)이 형성되어 있는 기판(110)의 상부에 유기 반도체(154)와 절연체(164)를 덮는 보호막(180)을 적층하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 드레인 전극(175), 게이트선의 끝 부분(129) 및 데이터선의 끝 부분(179)이 노출되도록 접촉구(185, 181, 182)를 형성한다. 이때에도, 절연체(164)로 유기 반도체(164)를 완전히 덮은 다음 보호막(180)을 적층함으로써 보호막(180)의 성막 공정에서 유기 반도체(154)가 손상되는 것을 방지할 수 있다.
다음으로, 도 1 및 도 2에서 보는 바와 같이, 드레인 전극(175)과 접촉구(185)를 통해 연결되는 투명한 도전 물질 또는 반사도를 가지는 도전 물질을 적층하고 패터닝하여 화소 전극(190)과 접촉 부재(81, 82) 등을 보호막(180) 위에 형성한다.