KR101907541B1 - 유기 전계 효과 트랜지스터를 제조하는 방법 및 유기 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 기재 상에 게이트 전극(1), 및 전기 절연을 위해 게이트 전극(1)에 배치된 게이트 절연체(2)를 제공하는 단계, 게이트 절연체(2) 상에 제1 유기 반도전층(3)을 증착시키는 단계, 제1 전극(4), 및 전기 절연을 위해 제1 전극(4)에 배치된 전극 절연체(5)를 형성시키는 단계, 제1 유기 반도전층(3) 및 전극 절연체(5) 상에 제2 유기 반도전층(6)을 증착시키는 단계, 및 제2 전극(7)을 형성시키는 단계를 포함하는 유기 전계 효과 트랜지스터를 제조하는 방법으로서, 전극 절연체(5)를 갖는 제1 전극(4)이 제1 도핑 물질층(13) 상에 적어도 일부 형성되도록 제1 전극(4) 및 전극 절연체(5)를 형성시키기 전에 제1 유기 반도전층(3) 상에 제1 도핑 물질층(13)을 형성시키는 단계, 및 제2 전극(7)이 제2 도핑 물질층(14) 상에 적어도 일부 형성되도록 제2 전극(7)을 형성시키기 전에 제2 유기 반도전층(6) 상에 제2 도핑 물질층(14)을 형성시키는 단계 중 적어도 하나를 추가로 포함하는 방법에 관한 것이다. 또한, 유기 전계 효과 트랜지스터가 제공된다.
Description
본 발명은 유기 전계 효과 트랜지스터(organic field effect transistor)를 제조하는 방법, 및 유기 전계 효과 트랜지스터에 관한 것이다.
유기 반도전성 구성요소들을 기반으로 한 가요성 및 전자 부품들을 구현화하기 위하여, 유능하고(capable) 튼튼한(robust) 유기 트랜지스터를 개발하는 것이 필요하다. 유망한 방법(promising approach)은 수직형 유기 전계 효과 트랜지스터(vertical organic field effect transistor; VOFET)에 의해 제공된다.
VOFET (일반적으로, 전계 효과 트랜지스터로서)는 세 개의 전극, 즉 게이트 전극(gate electrode), 소스 전극(source electrode) 및 드레인 전극(drain electrode)으로 형성된다. VOFET에서, 소스 전극 및 드레인 전극은 유기 반도체에 의해 서로 연결된다. 게이트 전극은 절연체에 의해 소스 전극 및 드레인 전극으로부터 분리된다. VOFET의 구성요소들은 기재 상에 적층물(stack)로서 형성되며, 여기서, 적층물은 하기 층들의 순서들 중 하나를 갖는다: 기재/게이트 전극/절연체/소스 전극/드레인 전극 또는 기재/드레인 전극/소스 전극/절연체/게이트 전극. 유기 반도체는 항상 소스 전극과 드레인 전극 사이에 배열된다. 추가적으로, 이는 절연체와 소스 전극 사이에 배열될 수 있다. VOFET를 제조하기 위해 두 가지 방법이 알려져 있다: 물질들의 자가-조직화(self-organization) 및 예를 들어 섀도우 마스크(shadow mask)로의 기술적 구조화(technical structuring).
문헌 WO 2010/113163 A1호에는 수직형 유기 전계 효과 트랜지스터, 및 이를 제조하는 방법이 기재되어 있다. 트랜지스터는 유전체 층과 활성 구성요소 사이에 둘러싸여진 패턴화된 전극 구조를 포함한다. 활성 구성요소는 유기 반도체 또는 비정질 반도체 중 어느 하나이다. 전극 구조는 패턴화 마스크(patterning mask)로서 블록 코폴리머 물질을 사용함으로써 패턴화된다. 이에 의해, 패턴화된 층의 두께 및 측면 피쳐 크기가 선택될 수 있다.
패턴화된 도전층을 갖는 유기 소자를 형성시키는 방법은 문헌 WO 2011/139774호에 기재되어 있다. 이러한 방법은 기재 상에 유기층을 증착시키는 단계, 및 유기층을 포토레지스트 용액(photoresist solution)으로 코팅하여 광-패턴화 가능한 층(photo-patternable layer)을 형성시키는 단계를 포함한다. 포토레지스트 용액은 불화된 포토레지스트 물질 및 불화된 용매를 포함한다. 광-패턴화 가능한 층의 선택된 부분들은 패턴을 형성시키기 위해 조사된다. 도전층은 유기층 위에 코팅된다. 도전층의 일부는 패턴화된 도전층을 형성시키기 위해 제거된다.
문헌 [K. Nakamura et al., Applied Physics Letters Vol. 89, page 103525 (2006)]에는 유기 발광 트랜지스터가 기재되어 있다. 게이트 전극은 기재 상에 배열되고 게이트 절연층에 의해 덮혀진다. 반도전층은 게이트 절연층 상에 코팅된다. 소스 전극, 절연층, 및 정공 수송층은 반도전층 상에 배열된다. 또한, 트랜지스터는 방출층 및 드레인 전극을 포함한다.
소자에서 높은 전류 밀도를 허용하고 용이하고 제어 가능한 방식으로 형성될 수 있는 트랜지스터 디자인을 제공하는 것이 요구된다.
발명의 개요
본 발명의 목적은 높은 전류 밀도를 갖는 유기 전계 효과 트랜지스터를 제조하는 방법, 및 유기 전계 효과 트랜지스터를 제공하기 위한 것이다.
이러한 목적은 독립 청구항 제1항에 따른 방법, 및 독립 청구항 제12항에 따른 유기 전계 효과 트랜지스터에 의해 해결된다. 본 발명의 유리한 구체예들은 종속항들의 대상이다.
본 발명의 일 양태에 따르면, 유기 전계 효과 트랜지스터를 제조하는 방법이 제공된다. 본 방법은 기재 상에 게이트 전극, 및 전기 절연을 위해 게이트 전극에 배치된 게이트 절연체를 제공하는 단계, 게이트 절연체 상에 제1 유기 반도전층을 증착시키는 단계, 제1 전극, 및 전기 절연을 위해 제1 전극에 배치된 전극 절연체를 형성시키는 단계, 제1 유기 반도전층 및 전극 절연체 상에 제2 유기 반도전층을 증착시키는 단계, 및 제2 전극을 형성시키는 단계를 포함한다. 또한, 본 방법은 하기 단계들 중 적어도 하나를 포함한다: 전극 절연체를 갖는 제1 전극이 제1 도핑 물질층 상에 적어도 일부 형성되도록 제1 전극 및 전극 절연체를 형성시키기 전에 제1 유기 반도전층 상에 제1 도핑 물질층을 형성시키는 단계, 및 제2 전극이 제2 도핑 물질층 상에 적어도 일부 형성되도록 제2 전극을 형성시키기 전에 제2 유기 반도전층 상에 제2 도핑 물질층을 형성시키는 단계.
본 발명의 다른 양태에 따르면, 소스 전극 및 드레인 전극을 제공하는 제1 전극 및 제2 전극, 게이트 전극, 게이트 전극과 제1 전극 사이에 제공된 게이트 절연체, 제1 전극과 제2 전극 사이에 제공된 전극 절연체, 게이트 절연체와 제1 전극 사이에 제공된 제1 유기 반도전층, 제1 유기 반도전층과 제2 전극 사이에 제공된 제2 유기 반도전층, 및 하기 층들, 즉 제1 전극과 제1 유기 반도전층 사이에 제공되고 제1 전극과 적어도 일부 직접 접촉하는 제1 도핑 물질층 및 제2 전극과 제2 유기 반도전층 사이에 제공되고 제2 전극과 적어도 일부 직접 접촉한 제2 도핑 물질층 중 적어도 하나를 포함하는, 유기 전계 효과 트랜지스터가 제공된다. 제1 유기 반도전층 및 제2 유기 반도전층은 동일한 타입의 전하 운반체, 즉 정공 및 전자를 수송하기 위해 구성될 수 있다. 대안적으로 또는 추가적으로, 제1 유기 반도전층 및 제2 유기 반도전층은 두 가지 운반체 타입 모두, 즉 정공 및 전자를 수송하기 위해 구성될 수 있다.
본 발명은 수직형 트랜지스터 디자인을 지칭한다. 제1 전극 및 제2 전극 각각은 트랜지스터에 전압을 인가하기 위한 콘택트(contact)를 제공한다. 게이트 전극은 트랜지스터의 상태를 제어하기 위한 콘택트를 제공한다. 전극 절연체에 의해, 트랜지스터의 병렬 저항(parallel resistance)은 감소되며, 온(ON)-상태에서의 전류와 오프(OFF)-상태에서의 전류 간의 비율이 증가된다.
예시적인 구체예에서, 본 방법은 기재 상에 게이트 전극, 및 전기 절연을 위해 게이트 전극에 배치된 게이트 절연체를 제공하는 단계, 게이트 절연체 상에 제1 유기 반도전층을 증착시키는 단계, 제1 유기 반도전층 상에 제1 도핑 물질층을 형성시키는 단계, 제1 도핑 물질층 상의 적어도 일부에 제1 전극, 및 전기 절연을 위해 제1 전극에 배치된 전극 절연체를 형성시키는 단계, 제1 유기 반도전층 및 전극 절연체 상에 제2 유기 반도전층을 증착시키는 단계, 및 제2 반도전층 상에 제2 전극을 형성시키는 단계를 포함한다.
다른 구체예에서, 본 방법은 기재 상에 게이트 전극, 및 전기 절연을 위해 게이트 전극에 배치된 게이트 절연체를 제공하는 단계, 게이트 절연체 상에 제1 유기 반도전층을 증착시키는 단계, 제1 반도전층 상에 제1 전극, 및 전기 절연을 위해 제1 전극에 배치된 전극 절연체를 형성시키는 단계, 제1 유기 반도전층 및 전극 절연체 상에 제2 유기 반도전층을 증착시키는 단계, 제2 유기 반도전층 상에 제2 도핑 물질층을 형성시키는 단계, 및 제2 도핑 물질층을 제2 유기 반도전층 상에 형성시키는 단계, 및 제2 도핑 물질층 상의 적어도 일부에 제2 전극을 형성시키는 단계를 포함한다.
대안적인 구체예에서, 본 방법은 기재 상에 게이트 전극, 및 전기 절연을 위해 게이트 전극에 배치된 게이트 절연체를 제공하는 단계, 게이트 절연체 상에 제1 유기 반도전층을 증착시키는 단계, 제1 유기 반도전층 상에 제1 도핑 물질층을 형성시키는 단계, 제1 도핑 물질층 상의 적어도 일부에 제1 전극, 및 전기 절연을 위해 제1 전극에 배치된 전극 절연체를 형성시키는 단계, 제1 유기 반도전층 및 전극 절연체 상에 제2 유기 반도전층을 증착시키는 단계, 제2 유기 반도전층 상에 제2 도핑 물질층을 형성시키는 단계, 및 제2 도핑 물질층 상의 적어도 일부에 제2 전극을 형성시키는 단계를 포함한다.
제1 전극 및 제2 전극은 이러한 것이 각각 제1 도핑 물질층 및 제2 도핑 물질층을 완전히 덮도록 형성될 수 있다.
VOFET는 일반적으로, 게이트 절연체에 대한 소스 전극 및 드레인 전극의 상이한 거리로 인하여, 게이트 전극에서 소스 전극 및 드레인 전극으로의 상이한 전기장에 의해 야기된 양성 및 음성 드레인-소스 전압 VSD에 대한 비대칭적 반응을 갖는다. 소스 전극과 제1 반도전층 사이의 제1 도핑 물질층 및/또는 드레인 전극과 제2 유기 반도전층 사이의 제2 도핑 물질층 각각을 이용함으로써, 비대칭을 조절하는 것이 가능하다는 것이 발견되었다. 바람직하게, 제1 도핑 물질층 및/또는 제2 도핑 물질층은 각각 5 nm 미만의 두께를 갖는다.
정공 수송층(HTL)에서, 정공의 이동성은 전자의 이동성 보다 크다. 전자 수송층(ETL)에서, 전자의 이동성은 정공의 이동성 보다 크다.
제1 유기 반도전층 및 제2 유기 반도전층은 별도의 단계에서 형성된다. 제1 유기 반도전층 및 제2 유기 반도전층 중 적어도 하나는 매트릭스 물질로 전부 제조될 수 있다. 유기 반도전성 물질에 대한 제1 전극 또는 제2 전극 중 하나의 경계에서 접합(junction), 즉 쇼트키 배리어(Schottky barrier)가 존재한다. 접합은 전극(소스 전극 또는 드레인 전극으로서 작용함)의 극성에 따른다. 쇼트키 배리어는 게이트 절연체로부터의 자장에 의해 조절된다. 주입 배리어(injection barrier)는 단지 인접한 유기 반도전층의 물질이 도핑되지 않고 주입층이 존재하지 않는 경우에 형성한다. 제1 전극과 제2 전극 사이의 경로는 대부분 단지 이러한 경우에서 수송을 위한 것이다.
대안적으로, 제1 유기 반도전층 또는 제2 유기 반도전층 중 적어도 하나가 도핑되는데, 이는 트랜지스터의 비대칭 성질을 감소시킨다. 도핑된 층은 매트릭스 물질 및 적어도 하나의 도펀트를 포함한다. 도핑된 층은 매트릭스 물질, 및 우선적으로 매트릭스 물질의 90%(mol) 초과, 더욱더 바람직하게 95 mol% 초과의 하나의 도펀트로 제조될 수 있다. 유기 반도전층들 중 하나 또는 둘 모두가 도핑되는 경우에, 제1 유기 반도전층 및 제2 유기 반도전층은 우선적으로, 동일한 타입의 전하 운반체를 수송하기 위해 구성된 매트릭스 물질을 포함한다. 두 개의 층 모두의 유기 매트릭스 물질이 동일한 물질인 것이 더욱더 바람하다.
우선적으로, 모든 반도전성 물질은 2eV 이하, 바람직하게 1.85 eV 미만의 싱글렛 여기 에너지(singlet excitation energy)를 가지고/거나 싱글렛 전이(singlet transition)는 금지된다. 싱글렛 여기 에너지는 방출이 1.83eV 보다 작은 것을 시사하는 흡수 피크(싱글렛 피크의 최대치)의 파장의 광자 에너지 플러스(plus) 통상적으로 적외선에 있는 결합 에너지로부터 계산된다. 이에 따라, 물질은 가시광선을 방출하지 않는다.
본 방법의 일 구체예에서, 제1 전극 및 전극 절연체를 형성시키는 단계, 제1 도핑 물질층을 형성시키는 단계, 제2 전극을 형성시키는 단계, 및 제2 도핑 물질층을 형성시키는 단계 중 적어도 하나는 제1 유기 반도전층 및 제2 유기 반도전층 각각 상에 포토-리소그래픽 구조화시키는 단계를 포함한다. 섀도우 마스킹(shadow masking)을 이용하여 VOFET를 제조하는 것이 알려져 있다. 이러한 VOFET는 작은 특정 에지 길이(edge length)를 갖는다. 포토-리소그래픽 구조화로, 에지 길이는 기술적으로 잘 조절된 절차를 이용하면서 최대화될 수 있다. 고성능 소자는 정교한 리소그래피 장비를 요구하지 않으면서 제공된다. 약 1 ㎛의 해상도 및 정렬 레지스트리(alignment registry)를 갖는 통상의 장비는 트랜지스터를 제조하기에 충분한 것 이상이다. 바람직하게 제1 도핑 물질층 및/또는 제2 도핑 물질층은 포토리소그래픽 마스크를 적용한 후에 그러나 제1 전극 및 제2 전극 각각을 증착시키기 전에 형성된다. 이에 의해, 도핑은 개개 접촉 물질에 부착된 구역으로 제한될 수 있다. 본질적으로, 이는 섀도우 마스킹 공정에 의해 실현될 수 있다.
바람직한 구체예에서, 제1 도핑 물질층 및/또는 제2 도핑 물질층은 물리적 증기 증착에 의해, 특히 열적 증발에 의해 형성된다. 이에 의해, 제1 도핑 물질층 및/또는 제2 도핑 물질층을 형성시키는 단계는 단순한 방식으로 공지된 생산 공정들에 통합될 수 있다.
다른 구체예에서, 제1 도핑 물질층 및/또는 제2 도핑 물질층은 각각 순수한 전기적 도펀트 물질로 제조된다. 제1 도핑 물질층 및 제2 도핑 물질층은 동일한 순수한 전기적 도펀트 물질로 제조될 수 있다. 대안적으로, 두 개의 도핑 물질층 모두는 상이한 순수한 전기적 도펀트 물질로 제조될 수 있다.
대안적인 구체예에서, 제1 도핑 물질층 및/또는 제2 도핑 물질층은 각각 전기적 도펀트 물질을 포함하는 매트릭스 물질을 포함한다. 제1 도핑 물질층 및 제2 도핑 물질층은 동일한 전기적 도펀트 물질을 포함하는 동일한 매트릭스 물질을 포함할 수 있다. 대안적으로, 두 개의 도핑 물질층 모두는 상이한 전기적 도펀트 물질을 포함하는 동일한 매트릭스 물질을 포함할 수 있다. 다른 대안예에서, 두 개의 도핑 물질층 모두는 동일하거나 상이한 전기적 도펀트 물질 중 어느 하나를 갖는 상이한 매트릭스 물질을 포함할 수 있다. 매트릭스 물질 및 전기적 도펀트 물질을 포함하는 층에서, 도펀트 물질은 층에 5 mol% 미만, 바람직하게 2 mol% 미만의 비율로 존재할 수 있다. 제1 도핑 물질층 및 제2 도핑 물질층에서 사용되는 매트릭스 물질은 제1 유기 반도전층 및 제2 유기 반도전층과 동일할 수 있거나 이와 상이할 수 있다. 이러한 것이 상이한 경우에, 이러한 것은 낮은 이동성을 가질 수 있다.
순수한 도펀트 물질로서 또는 매트릭스/도펀트 시스템에서, 제1 도핑 물질층 및 제2 도핑 물질층을 형성시키기 위해 사용되는 도펀트는 유기 저분자(organic small molecule)일 수 있다. 매트릭스 물질은 유기 반도전성 물질일 수 있다. 제1 도핑 물질층 및/또는 제2 도핑 물질층의 두께는 바람직하게 2.5 nm 미만, 더욱 바람직하게 1 nm 이하이다.
바람직한 구체예에서, 제1 유기 반도전층 및 제2 유기 반도전층은 동일한 유기 매트릭스 물질을 포함한다. 제1 유기 반도전층 및 제2 유기 반도전층 중 적어도 하나는 유기 매트릭스 물질로 제조될 수 있다. 제1 유기 반도전층 및/또는 제2 유기 반도전층은 진공 또는 용액 가공에 의해 형성될 수 있다.
대안적으로 또는 추가적으로, 본 방법의 구체예에서, 제1 전극은 제1 서브-전극 부분들로 형성되며, 제2 전극은 제2 서브-전극 부분들로 형성되며, 복수의 서브-전극 부분들은 중첩하는 서브-전극 부분들의 분리된 그룹에서 배열되며, 중첩하는 서브-전극 부분들의 분리된 그룹 각각은 적어도 하나의 제2 서브-전극 부분과 중첩하는 적어도 하나의 제1 서브-전극 부분으로 형성된다. 두 개의 전극 모두의 서브-전극 부분들은 대응성(correspondence)을 갖는다. 중첩 구역이 비-중첩 구역 보다 더욱 넓은 경우 일-대-일 대응(one-to-one correspondence), 또는 중첩 구역이 비-중첩 구역 보다 작은 경우에 일-대-일(one-to-one) 또는 일-대-이 인접(one-to-two neighboring) (여기서, 단부는 짝수 또는 홀수일 수 있음). 제1 경우에서, 제2 전극의 서브-전극의 폭은 우선적으로, 제1 전극의 서브-전극의 폭 보다 더욱 크다.
우선적으로, 두 개의 전극 모두의 서브-전극 부분들은 서로 평행하게 배열된다. 이에 의해 직렬 저항을 낮게 유지하면서 가장 낮은 정전 용량(capacitance)의 최적치가 제공된다.
추가 구체예에서, 제1 도핑 물질층은, 제1 서브-전극 부분들이 제1 도핑 물질층과 적어도 일부 직접 접촉하도록 형성되고/거나, 제2 도핑 물질층은, 제2 서브-전극 부분들이 제2 도핑 물질층과 적어도 일부 직접 접촉하도록 형성된다. 바람직하게, 제1 서브-전극 부분들 및/또는 제2 서브-전극 부분들은 각각 제1 도핑 물질층 및/또는 제2 도핑 물질층 각각을 덮는다.
바람직한 구체예에서, 제1 전극 및 전극 절연체를 형성시키는 단계는 제1 포토레지스트층을 제1 유기 반도전층 상에 및/또는 적용 가능한 경우 제1 도핑 물질층 상에 증착시키는 단계, 제1 포토레지스트층을 패턴화함으로써 제1 전극을 위한 전극 구역을 규정하여 제1 포토레지스트 패턴을 제공하는 단계, 제1 도전층을 제1 포토레지스트 패턴 상에 증착시키는 단계, 절연층을 제1 도전층 상에 증착시키는 단계, 및 제1 포토레지스트 패턴을 리프트-오프 공정(lift-off process)에서 제거하여 제1 전극 및 전극 절연체를 형성시키는 단계를 포함한다.
또 다른 구체예에서, 제2 전극을 형성시키는 단계는 제2 포토레지스트층을 제1 유기 반도전층 상에, 전극 절연체 상에, 및 적용 가능한 경우 제2 도핑 물질층 상에 증착시키는 단계, 제2 포토레지스트층을 패턴화함으로써 제2 전극에 대한 전극 구역을 규정하여 제2 포토레지스트 패턴을 제공하는 단계, 제2 패턴화되지 않은 유기 반도전층을 제2 포토레지스트 패턴 상에 증착시키는 단계, 제2 도전층을 제2 패턴화되지 않은 유기 반도전층 상에 증착시키는 단계, 및 제2 포토레지스트 패턴을 리프트-오프 공정에서 제거하여 제2 유기 반도전층 및 제2 전극을 형성시키는 단계를 포함한다. 대안적으로, 제2 전극의 증착은 패턴화된 제2 포토레지스트층을 제거한 후에 이루어질 수 있다.
제1 전극 및/또는 제2 전극을 형성시키기 위하여, 패턴화는 부분을 경화시키고 경화되지 않은 부분을 제거하는 것을 포함할 수 있다. 제1 포토레지스트층 및/또는 제2 포토레지스트층은 이중층으로서 형성될 수 있다. 제1 포토레지스트층 및/또는 제2 포토레지스트층의 증착, 패턴화 및 제거를 포함하는 단계들은 일반 대기 하에서 또는 불활성 가스 대기 하에서 수행될 수 있다. 제1 포토레지스트층 및/또는 제2 포토레지스트층은 추가적인 플라즈마 에칭 단계에 의해 제거될 수 있다.
본 발명의 바람직한 구체예에서, 제1 전극에는 제1 서브-전극 부분들이 제공되며, 제2 전극은 제2 서브-전극 부분들이 제공되며, 복수의 서브-전극 부분들은 중첩하는 서브-전극 부분들의 분리된 그룹에 배열되며, 여기서 중첩하는 서브-전극 부분들의 분리된 그룹 각각은 적어도 하나의 제2 서브-전극 부분과 중첩하는 적어도 하나의 제1 서브-전극 부분을 포함한다. 제1 반도전층 및 제 2 반도전층은 동일한 유기 매트릭스 물질을 포함할 수 있거나, 이를 포함하지 않을 수 있다. 이러한 구체예가 실행되는 경우에, 제1 유기 반도전성 물질 및 제2 유기 반도전성 물질이 동일한 유기 매트릭스 물질을 포함하는 것이 필요치 않다. 적어도 하나의 제1 서브-전극 부분 및 적어도 하나의 제2 서브-전극 부분 각각은 개개의 인접한 서브-전극 부분으로부터 분리된다. 또한, 적어도 하나의 제1 서브-전극 부분 및 적어도 하나의 제2 서브-전극 부분은 상이한 폭을 가질 수 있다.
바람직한 구체예에 따르면, 제1 유기 반도전층 및 제2 유기 반도전층을 통해 제1 전극과 제2 전극 사이에 형성된 전류 경로(current path)는 단극성이다. 이에 따라, 층들을 통한 전류는 단지 하나의 타입의 전하 운반체, 즉 전자 또는 정공에 의해 제공된다.
하나의 바람직한 구체예에서, 제1 유기 반도전층 및 제2 유기 반도전층은 작은 분자 물질로 제조된다.
하나의 바람직한 구체예에서, 제1 유기 반도전층 및 제2 유기 반도전층은 폴리머 물질로 제조된다.
다른 바람직한 구체예에서, 제1 유기 반도전층 및 제2 유기 반도전층은 서로 직접 접촉된다.
바람직한 구체예에 따르면, 제2 유기 반도전층은 전극 절연체와 제2 전극 사이에 제공된다.
또 다른 구체예에서, 제2 전극, 및 게이트 전극 및 제1 전극 중 적어도 하나는 빛에 대해 불투명하다. 이는 주변 광이 트랜지스터의 성능에 영향을 미치지 않게 한다.
다른 구체예에 따르면, 하기 군으로부터 선택된 적어도 하나의 전극은 금속 물질로 제조된다: 제1 전극, 제2 전극, 및 게이트 전극. 금속 물질은 금 또는 알루미늄일 수 있다. 금속 물질로 제조된 전극은 낮은 저항을 가지며, 고주파수를 갖는 고전력이 인가될 수 있다.
도펀트 물질은 바람직하게 전기적 도펀트이다. 전기적 도펀트는 p-도펀트 및 n-도펀트로 분류된다. 전기적 도핑은 당해 분야에 널리 공지되어 있으며, 예시적인 문헌 참조문헌은 문헌 [Gao et al, Appl. Phys. Lett. V.79, p.4040 (2001), Blochwitz et al, Appl. Phys. Lett. V.73, p.729 (1998), D'Andrade et al. App. Phys. Let. V.83, p. 3858 (2003), Walzer et al. Chem. Rev. V. 107, p.1233 (2007)], US 2005040390A1, US 2009179189A이다. 예시적인 p-도펀트는 테트라플루오로-테트라시아노퀴논디메탄(F4TCNQ); 2,2'-(퍼플루오로나프탈렌-2,6-디일리덴)디말로노니트릴(F6TCNNQ); 2,2',2"-(사이클로프로판-1,2,3-트리일리덴)트리스(2-(p-시아노테트라플루오로-페닐)아세토니트릴)이다. 바람직한 화합물은 시아노 기를 함유한 유기 분자이다. 예시적인 n-도펀트는 아크리딘 유기 염기(AOB); 테트라키스(1,3,4,6,7,8-헥사하이드로-2H-피리미도[1,2-a]피리미디네이토)디텅스텐(II)(W2(hpp)4); 3,6-비스-(디메틸 아미노)-아크리딘; 비스(에틸렌-디티오)테트라티아풀발렌(BEDT-TTF); 옥소카본; 슈도옥소카본 유도체이다.
다른 구체예에 따르면, 유기 전계 효과 트랜지스터를 포함하는 전자 스위칭 소자(electronic switching device)가 제공된다.
제1 전극, 제2 전극 및 전극 절연체가 투과성이지 않는 것이 바람직하다. 제1 전극 및 제2 전극, 뿐만 아니라 전극 절연체는 바람직하게 폐쇄된 층을 형성시키기에 충분히 두꺼워야 한다. 우선적으로, 제1 전극 및 제2 전극 뿐만 아니라 전극 절연체는 중단되지 않거나 천공되거나 무작위적으로 중단되기 보다는 오히려 리소-그래피로 패턴화된다. 또한, 전극 절연체는 정상 작업 조건 하에서 이를 통해 전하 운반체의 임의 실질적인 터널링(tunneling)을 가능하지 않게 한다.
여러 장점들이 제공되는데, 예를 들어, 본 공정은 중첩 커패시턴스(overlap capacitance)의 감소를 가능하게 한다. 주입은 용이하게 개선될 수 있다. 심지어 보다 높은 주파수에서 높은 전류 밀도가 가능하다. 일부 구체예에서, 높은 전류는 콘택트들 중 적어도 하나를 도핑함으로써 비대칭 소자에서 추가로 증가될 수 있다. 불화된 포토레지스트 및/또는 통상적인 (비-불화된) 포토레지스트를 포함하는 두 개의 포토레지스트층은 유기 반도전성 물질에 현저하게 영향을 미치지 않으면서 완전히 상이한 타입의 유기 반도전성 물질의 정밀하고 튼튼한 포토리소그래픽 패턴화를 가능하게 한다. 이는 (n- 및 p-채널 트랜지스터를 이용하여) 상보형 회로(complementary circuit)를 제작할 수 있다. 또한, 105 초과의 높은 온/오프(on/off) 비율을 갖는 통상적인 평면 전계 효과 트랜지스터 보다 10배, 20배 또는 보다 높은 이득(gain)을 갖는 트랜지스터가 용이하게 제조될 수 있다.
제1 및 제2 반도전층 및 제1 및 제2 도핑 물질층(매트릭스/도펀트 시스템으로서 제공되는 경우)을 위한 바람직한 p-타입 반도체에는 펜타센, 디나프토티에노티오펜 (DNTT), 추가 DNTT 유도체, 예를 들어 C10-DNTT (일반적으로, Cx-DNTT), 금속-프탈로시아닌 (ZnPc,CuPc), 페릴렌, 예를 들어 디인데노페릴렌 (DIP), 테트라프로필-테트라페닐-디인덴노페릴렌 (P4-PH4-DIP)이 있다. 제1 및 제2 반도전층 및 제1 및 제2 도핑 물질층(매트릭스/도펀트 시스템으로서 제공하는 경우)을 위한 바람직한 n-타입 반도체에는 C60, C70, ZnPc, CuPc, F16CuPc, F4CuPc, 디-인데노페릴렌 (DIP)이 있다. 도핑된 층에서 매트릭스 물질은 예를 들어, 또한 트리-페닐-디아민 (TPD), 3-(N-말레이미도프로피오닐)-비오시틴 (MPB), 안토페난트롤린 (BPHEN), 2,4,7,9-테트라페닐-1,10-페난트롤린 (TPHEN), 페릴렌-3,4,9,10-테트라카복실-3,4,9,10-디언하이드라이드 (PTCDA), 나프탈렌 테트라카복실산 디언하이드라이드 (NTCDA) 등일 수 있다. 또한, 매트릭스 물질은 폴리머, 예를 들어 p-타입 물질, 예를 들어 폴리(3-헥실티오펜-2,5-디일) (P3HT), DIPs-펜타센, 폴리[2,5-비스(3-알킬티오펜-2-일)티에노(3,2-b)티오펜] (PBTTT) 또는 n-타입 물질, 예를 들어 폴리{[N,N9-비스(2-옥틸도데실)-나프탈렌-1,4,5,8-비스(디카복스이미드)-2,6-디일]-알트-5,59-(2,29-비티오펜)} (P(NDI2OD-T2)일 수 있다.
본 발명의 다른 구체예에서, 하기를 포함하는 회로가 제공된다:
- 적어도, n-타입 물질을 포함하는 n-타입 VOFET, 및
- 적어도, p-타입 물질을 포함하는 p-타입 VOFET.
우선적으로, 제1 유기 반도전층 및 제2 유기 반도전층은 각각 한 부류의 반도전성 물질로 이루어진다. 대안적으로 또는 추가적으로, 전극을 형성시키는 층들은 n-타입과 p-타입 VOFET 간에 공유될 수 있다. VOFET의 극성은 단지 도펀트(p 또는 n)의 극성에 의해 선택될 수 있다. 이러한 경우에, 이후에, p- 또는 n-타입 VOFET의 DSC 물질은 동일할 수 있다.
높은 거칠기(예를 들어, 거칠기는 층 두께 자체의 수준임)를 지닌 층들을 성장시키는 물질들, 예를 들어 펜타센에 대하여, 층들을 얇게, 바람직하게 60 nm 보다 얇게, 더욱 바람직하게 40 nm 보다 얇게 유지시키는 것이 바람직하다. 그러한 것은 양호한 가공능력을 확보한다.
본 발명의 일 양태는 이중 층 포토레지스트, 및 유기 반도전성 물질을 패턴화하기 위한 이중 층 포토레지스트를 사용하는 방법을 제공하는 것이다. 이중 층 포토레지스트는 유기 반도전성 물질 층 위에 적용된다. 이중 층 포토레지스트는 패턴화될 유기 반도전성 물질과 접촉하는 불소 기반 포토레지스트 층, 및 비-불소 기반 포토레지스트로 이루어진다. 그러한 조합으로, 가장 상이한 부류의 유기 반도전성 물질들을 패턴화하는 것이 가능하다. 비제한적인 예에는 펜타센, C60, ZnPc, 등이 있다.
포토리소그래픽 패턴화 절차는 하기를 포함할 수 있다:
- 불소 기반 포토레지스트를 반도전층 위에 증착시키는 단계;
- (비-불소 기반) 포토레지스트를 불소 기반 포토레지스트층 위에 증착시키는 단계;
- 불소 및 비-불소 기반 포토레지스트 층을 조사(illuminating)(노출)하는 단계;
- 비-불소 기반 포토레지스트 패턴을 현상시키는 단계;
- 불소 기반 포토레지스트 패턴을 현상시키는 단계;
- 이에 따라 패턴화된 포토레지스트층의 상부 상에 추가 유기 또는 무기 층을 증착시키는 단계;
- 불소 기반 및 비-불소 기반 포토레지스트의 리프트-오프(lift-off)에 의해 추가 유기 또는 무기 층을 패턴화하는 단계.
모든 단계들은 대기압에서 수행될 수 있다.
하기에서, 본 발명은 일 예로서, 상이한 구체예를 참조로 하여, 더욱 상세히 기술될 것이다. 도면은 하기와 같다:
도 1은 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 2는 다른 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 3은 다른 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 4는 전극 구성의 개략도이다.
도 5는 통상적인 수직형 유기 전계 효과 트랜지스터의 수송 특징 라인이다.
도 6은 도 1에 도시된 구체예에 따른 통상적인 수직형 유기 전계 효과 트랜지스터의 수송 특징 라인이다.
도 1은 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 2는 다른 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 3은 다른 수직형 유기 전계 효과 트랜지스터의 개략도이다.
도 4는 전극 구성의 개략도이다.
도 5는 통상적인 수직형 유기 전계 효과 트랜지스터의 수송 특징 라인이다.
도 6은 도 1에 도시된 구체예에 따른 통상적인 수직형 유기 전계 효과 트랜지스터의 수송 특징 라인이다.
도 1은 여러 층들을 포함하는 수직형 유기 전계 효과 트랜지스터의 개략도를 도시한 것이다. 트랜지스터는 게이트 절연체(2)가 위에 증착된 게이트 전극(1)을 포함한다. 제1 유기 반도전층(3)은 게이트 절연체(2) 상에 배열된다. 또한, 제1 전극(4), 전극 절연체 (5) 및 제2 유기 반도전층(6)이 제공된다. 제1 전극(4)은 제1 도핑 물질층(13) 상에 배열된다. 제2 전극(7)은 제2 도핑 물질층(14) 상에 배열된다. 트랜지스터는 기재 상에 배열될 수 있다(미도시됨).
도 2는 다른 트랜지스터 디자인의 개략도를 도시한 것이다. 트랜지스터는 또한 게이트 절연체(2)를 갖는 게이트 전극(1)을 포함한다. 제1 유기 반도전층(3)은 게이트 절연체(2) 상에 배열된다. 제1 전극(4)은 제1 도핑 물질층(13) 상에 배열된다. 또한, 전극 절연체 (5) 및 제2 유기 반도전층(6)이 제공된다. 트랜지스터의 상부 상에서, 제2 전극(7)이 제2 유기 반도전층(6) 상에 배열된다.
도 3은 게이트 절연체(2)를 갖는 게이트 전극(1)을 포함하는 추가 수직형 유기 전계 효과 트랜지스터의 개략도를 도시한 것이다. 또한, 제1 유기 반도전층(3), 제1 전극(4) 및 전극 절연체(5)가 제공된다. 제2 도핑 물질층(14)은 제2 유기 반도전층(6) 상에 배열된다. 최종적으로, 제2 전극(7)이 제공된다.
도 4는 전극 구성의 개략도를 도시한 것이다. 제1 전극(4)에는 제1 서브-전극 부분들(8)이 제공되며, 제2 전극(7)에는 제2 서브-전극 부분들(9)이 제공된다. 복수의 서브-전극 부분들(8, 9)은 중첩하는 서브-전극 부분들(10)의 분리된 그룹에 배열된다. 중첩하는 서브-전극 부분들(10)의 분리된 그룹 각각은 적어도 하나의 제2 서브-전극 부분(9)과 중첩하는 적어도 하나의 제1 서브-전극 부분(8)을 포함한다. 제1 서브-전극 부분들(8)의 폭(11)은 제1 전극(4)과 제2 전극(7) 사이에 가장 낮은 가능한 정전 용량을 얻기 위해 가능한 한 작지만 전하 운반체의 이동성에 의해 제한되는 전류를 수집하기에 충분히 크도록 최적화된다. 바람직한 범위는 100 ㎛ 내지 1 ㎛ 또는 50 ㎛ 내지 1 ㎛ 또는 20 내지 0.5 ㎛이다. 제2 서브-전극 부분들(9)의 폭(12)은 폭(11) 보다 더욱 크고, 전류를 상당히 제한하지 않기에 충분히 크면서 가장 낮은 정전 용량(소스-드레인 정전 용량)을 위해 최적화된다. 우선적으로, 부분 (4.1) 및 (7.1)은 중첩하지 않는다. 바람직한 범위는 또한 100 ㎛ 내지 1 ㎛ 또는 50 ㎛ 내지 1 ㎛ 또는 20 내지 0.5 ㎛이다. 우선적으로, 서브-전극 부분들(8, 9)은 서로 평행한데(전극내 및 전극간 평행성(parallelism)), 왜냐하면 이러한 것이 가장 낮은 직렬 저항 및 가장 높은 중첩 길이(활성 구역)를 야기시키기 때문이다. 제1 서브-전극 부분(8) 및 제2 서브-전극 부분(9)은 각각 적어도 일부 제1 도핑 물질층 및 제2 도핑 물질층 상에 배열된다(미도시됨).
하기에서는, 트랜지스터를 제조하는 방법이 기술된다. 우선, 실리콘으로 제조된 게이트 전극(1)(동시에 기재로서 제공됨)이 제공되고, 이는 또한 하기 층들에 대한 기재로서 제공된다. 통상적인 기재 물질은 실리콘, 유리, 폴리에틸렌, 호일용의 다른 통상적인 폴리머, 게이트 물질: ITO, Pedot:PSS, Al, 모든 공기 안정성 금속, 예를 들어 Mo, Ta, Ag, Au, Cu, Al, Pa, Pl, 카본 나노튜브, 그라펜이다. 게이트 전극(1)이 도핑될 수 있다. 게이트 전극(1)은 게이트 전극(1)에 적용된 게이트 절연체(2)로 덮혀진다. 게이트 절연체(2)는 금속 옥사이드, 예를 들어 SiO2, Al2O3 및 HfO2로부터 형성될 수 있다. 금속 옥사이드는 진공 열 증발(vacuum thermal evaporation; VTE)에 의해 증발되거나, 스퍼터링되거나, 원자층 증착(ALD)을 이용하여 증착될 수 있다. 대안적으로, 게이트 절연체(2)는 폴리머, 예를 들어, PVA, PVP 또는 Cytop으로부터 제조될 수 있다. 폴리머는 프린팅되거나, 코팅되거나, 딥핑되거나, 증발될 수 있다. 게이트 절연체(2)의 표면은 제1 유기 반도전층(3)이 적용되기 전에, 여러 단계로 세정된다. 또한, 옥사이드 층들 및 다른 게이트 유전체 층들은 유기 물질, 예를 들어 US 7,202,547호 및 US 7,208,782호에 기술된 SAM에 의해 오버코팅될 수 있다. 그 후에, 제1 포토레지스트층이 제1 유기 반도전층(3) 상에 증착된다. 제1 포토레지스트층은 제1 유기 반도전층(3)의 유기 물질을 보호하기 위한 특수 라커를 포함한다. 제1 포토레지스트층을 조사하고 가공(경화되지 않은 부분을 제거함으로써 패턴화)한 후에, 제1 도핑 물질층(13)은 예를 들어, 열적 증발에 의해 증착된다. 이후에, 제1 (소스) 전극(4)을 제공하기 위해 금 층이 증기 증착된다. 다음 단계에서, 전극 절연체(5)가 증착된다. 예를 들어, 절연은 마그네트론 스퍼터링에 의해 제1 전극(4) 상에 증착되는 실리콘 디옥사이드 층에 의해 제공된다. 제1 포토레지스트층, 제1 도핑 물질층(13), 제1 전극(4) 및 전극 절연체(5)의 비-요구 부분들은 리프트-오프 공정에서 제거된다. 제2 포토레지스트층이 제2 전극(7)을 구조화하기 위해 증착되고, 조사되고, 가공된다. 우선적으로 제1 유기 반도전층(3)과 동일한 매트릭스 물질을 포함하는 제2 유기 반도전층(6)은 제2 포토레지스트층 상에 증착된다. 제2 유기 반도전층(6) 상에, 제2 도핑 물질층(14)이 증착된다. 이후에, 제2 (드레인) 전극(7)이 제2 도핑 물질층(14) 상에 증착된다. 마지막으로, 제2 포토레지스트층, 제2 유기 반도전층(6), 제2 도핑 물질층(14) 및 제2 전극(7)의 비-요구 부분들은 리프트-오프 공정에서 제거되어 층들 (6), (7) 및 (14)를 규정한다. 제1 유기 반도전층(3) 및 제2 유기 반도전층(6)은 예를 들어, C60을 포함하는 전자 수송층들, 또는 예를 들어 펜타센을 포함하는 정공 수송층들 중 어느 하나일 수 있다.
일 예에서, (Namlab으로부터의 ALD에 의한) 25nm 두께의 Al2O3 층을 갖는 n-Si 웨이퍼는 기재 및 게이트 전극 및 게이트 절연체로서 사용된다. 웨이퍼는 초음파 베쓰(supersonic bath)에서 5분 동안 이소프로판올(IPA)로 세정되고, 10분 동안 추가 오전 플라즈마 에칭으로 세정된다. 웨이퍼는 추가 스핀 세정 IPA (1000rpm, 30s)와 함께 유기층의 접착성을 향상시키기 위해 HMDS(헥사메틸디실라잔)의 용액에서 30분 동안 딥핑된다(이러한 단계는 임의적인 것이다). 25 nm의 펜타센은 Al2O3 상에 증착되며, 그 위에 Orthogonal Inc로부터의 1 ㎛ 두께의 Ortho 310 층이 30s 및 3000 rpm에서 스핀 코팅된다. 마이크로 레지스트 (30s, 3000rpm)로부터 Ma P 1210의 제2 코팅이 Ortho 310 층의 상부 상에 수행되어 이중층 포토 레지스트를 형성시킨다. 두 개의 포토레지스트 모두가 22℃에서 황색광(리소그래피 룸(lithography room)) 하에서 가공된다. 샘플은 22℃에서 황색광(리소그래피 룸) 하에서 10분 동안 잔류시킨다.
마스크 정렬기 (핑거 그리드(finger grid), 핑거 길이(finger length) 200㎛, 측면 치수는 30 내지 50㎛임)를 이용하여, 샘플은 소스 전극을 형성시키기 위해 시간=0.6s 동안 (예를 들어, 수은 램프 i-라인 (365nm), 선량 35mJ/cm²에) 노출되고, 상부 포토레지스트층을 패턴화하기 위해 17s 동안 NaOH 수용액 (공급처(micro-resist)로부터 두문자(acronym) ma-D 331로 주문된 바와 같은 NaOH 용액)에서 22℃에서 황색광(리소그래피 룸) 하에서 현상된다.
이후에, 샘플은 하부 포토레지스트층을 패턴화하기 위해 HFE 7300에 3분 30초 동안 딥핑되고 이후에 HFE7300(Orthogonal Inc.로부터의 용매)에서 30 s 동안 세정된다.
1 nm 두께의 F6TCNNQ 층은 열적 증발에 의해 증착되어 전하 운반체 주입을 개선시키기 위한 제1 도핑 물질층으로서 제공된다.
50 nm 두께의 Au 층은 VTE를 사용하여 제1 전극으로서 증착된다. 200 nm 두께의 HfO2 층은 RF-스퍼터링에 의해 증착된다. Au/HfO2의 패턴화는 질소 가스를 갖는 글로브박스에서 12시간 동안 HFE 7300에서 리프트-오프에 의해 수행된다.
제2 포토리소그래픽 단계는 이후에 30s 및 3000 rpm에서 Ortho 310을 스핀 코팅하고, 30s 및 3000 rpm에서 Ma-P 1210을 후속 코팅하였다(황색광, 22℃). 샘플은 10분 동안 방치시킨다. 또한, 마스크 정렬기를 이용하여, 포토레지스트가 0.6s 동안 노출된다(수은 램프 i-라인 (365nm), 선량 35mJ/cm², 핑거 그리드((핑거 그리드, 핑거 길이 200㎛, 측면 치수는 30 내지 50㎛임). 현상은 NaOH의 용액(공급업체로부터 두문어 ma-D 331로 주문되는 NaOH, 황색광(리소그래피 룸), 22℃)에서 일어난다. 현상되지 않은 포토레지스트는 HFE 7300 (3min 30s)에 딥핑시키고 30 s 동안 HFE 7300 (Orthogonal Inc.로부터의 용매)에서 후속 린싱함으로써 제거된다.
25 nm 두께의 펜타센 층은 상부 상에 증착되고(VTE), 이후에 1 nm 두께의 F6-TCNNQ 층 및 50 nm 두께의 Au 층이 제2 전극으로서 증착된다. 질소 가스를 갖는 글로브박스에서 12시간 동안 HFE 7300에서의 리프트 오프 공정(확산 주변 광, 22℃)은 펜타센, F6-TCNNQ 및 Au 층을 패턴화한다.
도 5 및 도 6은 도 1에 도시되고 상술된 바와 같이, 통상적인 VOFET(도 5) 및 트랜지스터의 특징적인 세부사항을 도시한 것이다. 도 6에서, 전류 흐름은 도 5에서 보다 현저하게 높다. 두 개의 트랜지스터 모두에 대한 ON-전류와 OFF-전류의 비율은 105이다. 두 개의 트랜지스터 모두에 대한 ON-전류 및 OFF-전류가 도핑으로 인한 VOFET에서의 자유 전하 운반체의 보다 높은 양이 OFF-전류를 증가시킨다는 사실에도 불구하고 유사하다는 것은 놀라운 것이다.
Claims (16)
- 유기 전계 효과 트랜지스터(organic field effect transistor)를 제조하는 방법으로서,
- 기재 상에 게이트 전극(gate electrode)(1), 및 전기 절연을 위해 게이트 전극(1)에 배치된 게이트 절연체(gate insulator)(2)를 제공하는 단계;
- 게이트 절연체(2) 상에 제1 유기 반도전층(3)을 증착시키는 단계로서, 상기 제1 유기 반도전층은 제1 유기 반도전성 물질을 포함하는 단계;
- 제1 전극(4), 및 전기 절연을 위한 제1 전극(4) 상의 전극 절연체(5)를 형성시키는 단계로서, 상기 제1 전극 및 전극 절연체는 순서에 따라 처리되고, 포토레지스트를 사용한 포토리소그래픽 공정 이후에 패턴화되며, 상기 포토레지스트는 불소 기반 레지스트를 포함하는 단계;
- 제1 유기 반도전층(3) 및 전극 절연체(5) 상에 제2 유기 반도전층(6)을 증착시키는 단계로서, 상기 제2 유기 반도전층은 제2 유기 반도전성 물질을 포함하는 단계;
- 제2 전극(7)을 형성시키는 단계를 포함하고,
상기 제1 유기 반도전성 물질 및 제2 유기 반도전성 물질은 각각 2eV 이하의 싱글렛 여기 에너지(singlet excitation energy)를 가지고/거나 싱글렛 전이(singlet transition)가 금지되며,
하기 단계 중 하나 이상을 추가로 포함하는 방법:
- 전극 절연체(5)를 갖는 제1 전극(4)이 제1 도핑 물질층(13) 상에 일부 또는 전부 형성되도록, 제1 전극(4) 및 전극 절연체(5)를 형성시키기 전에 제1 유기 반도전층(3) 상에 제1 도핑 물질층(13)을 형성시키는 단계로서, 상기 제1 도핑 물질층은 전기적 도펀트인 제1 도핑 물질을 포함하는 단계, 및
- 제2 전극(7)이 제2 도핑 물질층(14) 상에 일부 또는 전부 형성되도록, 제2 전극(7)을 형성시키기 전에 제2 유기 반도전층(6) 상에 제2 도핑 물질층(14)을 형성시키는 단계로서, 상기 제2 도핑 물질층은 전기적 도펀트인 제2 도핑 물질을 포함하는 단계. - 제1항에 있어서, 제1 전극(4) 및 전극 절연체(5)를 형성시키는 단계, 제1 도핑 물질층(13)을 형성시키는 단계, 제2 전극(7)을 형성시키는 단계 및 제2 도핑 물질층(14)을 형성시키는 단계 중 하나 이상이 제1 유기 반도전층(3) 및 제2 유기 반도전층(6) 상에 각각 포토-리소그래픽 구조화(photo-lithographic structuring)시키는 단계를 포함하는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항 또는 제2항에 있어서, 제1 도핑 물질층(13) 및/또는 제2 도핑 물질층(14)이 물리적 증기 증착에 의해 형성되는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항에 있어서, 제1 도핑 물질층(13) 및/또는 제2 도핑 물질층(14)의 물질이 각각 전기적 도펀트 물질인, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항에 있어서, 제1 도핑 물질층(13) 및/또는 제2 도핑 물질층(14)이 각각 전기적 도펀트 물질을 포함하는 매트릭스 물질을 포함하는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제5항에 있어서, 매트릭스 물질이 유기 반도전성 물질인, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항에 있어서, 제1 유기 반도전층(3) 및 제2 유기 반도전층(6)이 동일한 유기 매트릭스 물질을 포함하는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항에 있어서, 제1 전극(4)이 제1 서브-전극 부분들(sub-electrode portions)(8)로 형성되며, 제2 전극(7)이 제2 서브-전극 부분들(9)로 형성되며, 복수의 서브-전극 부분들(8, 9)이 중첩하는 서브-전극 부분들(10)의 분리된 그룹(separated group)으로 배열되며, 중첩하는 서브-전극 부분들(10)의 분리된 그룹 각각이 하나 이상의 제2 서브-전극 부분(9)과 중첩하는 하나 이상의 제1 서브-전극 부분(8)으로 형성되는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제8항에 있어서, 제1 서브-전극 부분들(8)이 제1 도핑 물질층(13)과 일부 또는 전부 직접 접촉하도록 제1 도핑 물질층(13)이 형성되고/거나 제2 서브-전극 부분들(9)이 제2 도핑 물질층(14)과 일부 또는 전부 직접 접촉하도록 제2 도핑 물질층(14)이 형성되는, 유기 전계 효과 트랜지스터를 제조하는 방법.
- 제1항에 있어서, 제1 전극(4) 및 전극 절연체(5)를 형성시키는 단계가
- 제1 유기 반도전층(3) 상에 및/또는 적용 가능한 경우, 제1 도핑 물질층(13) 상에 제1 포토레지스트층(photoresist layer)을 증착시키는 단계;
- 제1 포토레지스트층을 패턴화함으로써 제1 전극(4)에 대한 전극 구역을 규정하여, 제1 포토레지스트 패턴(photoresist pattern)을 제공하는 단계;
- 제1 포토레지스트 패턴 상에 제1 도전층을 증착시키는 단계;
- 제1 도전층 상에 절연층을 증착시키는 단계; 및
- 리프트-오프 공정(lift-off process)에서 제1 포토레지스트 패턴을 제거하여 제1 전극(4) 및 전극 절연체(5)를 형성시키는 단계를 포함하는, 유기 전계 효과 트랜지스터를 제조하는 방법. - 제1항에 있어서, 제2 전극(7)을 형성시키는 단계가
- 제1 유기 반도전층(3) 상에, 전극 절연체(5) 상에, 및 적용 가능한 경우, 제2 도핑 물질층(14) 상에 제2 포토레지스트층을 증착시키는 단계;
- 제2 포토레지스트층을 패턴화함으로써 제2 전극(7)에 대한 전극 구역을 규정하여, 제2 포토레지스트 패턴을 제공하는 단계;
- 제2 포토레지스트 패턴 상에 제2 패턴화되지 않은 유기 반도전층을 증착시키는 단계;
- 제2 패턴화되지 않은 유기 반도전층 상에 제2 도전층을 증착시키는 단계; 및
- 리프트-오프 공정에서 제2 포토레지스트 패턴을 제거하여 제2 유기 반도전층(6) 및 제2 전극(7)을 형성시키는 단계를 포함하는, 유기 전계 효과 트랜지스터를 제조하는 방법. - 유기 전계 효과 트랜지스터로서,
- 소스 전극(source electrode) 및 드레인 전극(drain electrode)을 제공하는, 제1 전극(4) 및 제2 전극(7),
- 게이트 전극(1),
- 게이트 전극(1)과 제1 전극(4) 사이에 제공된 게이트 절연체(2),
- 제1 전극(4)과 제2 전극(7) 사이에 제공된 전극 절연체(5),
- 게이트 절연체(2)와 제1 전극(4) 사이에 제공되고 제1 유기 반도전성 물질을 포함하는 제1 유기 반도전층(3), 및
- 제1 유기 반도전층(3)과 제2 전극(7) 사이에 제공되고 제2 유기 반도전성 물질을 포함하는 제2 유기 반도전층(6)을 포함하고,
상기 제1 유기 반도전성 물질 및 제2 유기 반도전성 물질은 각각 2eV 이하의 싱글렛 여기 에너지를 가지고/거나 싱글렛 전이가 금지되며,
하기 층들 중 하나 이상을 포함하는 유기 전계 효과 트랜지스터:
- 제1 전극(4)과 제1 유기 반도전층(3) 사이에 제공되고 제1 전극(4)과 일부 또는 전부 직접 접촉하는 제1 도핑 물질층(13)으로서, 상기 제1 도핑 물질층은 제1 매트릭스 물질 및 제1 도핑 물질을 포함하고, 상기 제1 도핑 물질은 전기적 도펀트이고, 상기 제1 도핑 물질은 유기 저분자(organic small molecule)이고, 상기 제1 도핑 물질은 제1 매트릭스 물질 중 5mol% 미만의 비율로 존재하는 제1 도핑 물질층, 및
- 제2 전극(7)과 제2 유기 반도전층(6) 사이에 제공되고 제2 전극(7)과 일부 또는 전부 직접 접촉하는 제2 도핑 물질층(14)으로서, 상기 제2 도핑 물질층은 제2 매트릭스 물질 및 제2 도핑 물질을 포함하고, 상기 제2 도핑 물질은 전기적 도펀트이고, 상기 제2 도핑 물질은 유기 저분자이고, 상기 제2 도핑 물질은 제2 매트릭스 물질 중 5mol% 미만의 비율로 존재하는 제2 도핑 물질층. - 제12항에 있어서, 제1 유기 반도전층(3) 및 제2 유기 반도전층(6)이 동일한 타입의 전하 운반체, 즉 정공(hole) 및 전자를 수송시키도록 구성된 유기 전계 효과 트랜지스터.
- 제12항 또는 제13항에 있어서, 제1 전극(4)에 제1 서브-전극 부분들(8)이 제공되며, 제2 전극(7)에 제2 서브-전극 부분들(9)이 제공되며, 복수의 서브-전극 부분들(8, 9)이 중첩하는 서브-전극 부분들(10)의 분리된 그룹으로 배열되며, 중첩하는 서브-전극 부분들(10)의 분리된 그룹 각각이 하나 이상의 제2 서브-전극 부분(9)과 중첩하는 하나 이상의 제1 서브-전극 부분(8)을 포함하는 유기 전계 효과 트랜지스터.
- 제14항에 있어서, 제1 도핑 물질층(13)이 제1 서브-전극 부분들(8)과 일부 또는 전부 직접 접촉되고/거나 제2 도핑 물질층(14)이 제2 서브-전극 부분들(9)과 일부 또는 전부 직접 접촉되는 유기 전계 효과 트랜지스터.
- 제12항에 따른 유기 전계 효과 트랜지스터를 포함하는 전자 스위칭 소자(electronic switching device).
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