KR100956938B1 - 액정표시장치 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 액정표시장치의 제조방법은, 기판에 버퍼층을 형성하는 단계와; 버퍼층 상에 마련되며, 화소부 n형 박막트랜지스터, 구동회로부 n형 박막트랜지스터, 구동회로부 p형 박막트랜지스터 형성 영역에 각각 게이트 전극을 형성하는 단계와; 결과물 상에 게이트 절연막을 형성하는 단계와; 게이트 절연막 상에 비정질 반도체층 및 n형의 비정질 반도체층을 적층 형성하는 단계와; 게이트 절연막 상에 마련되며, 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 구동회로부 p형 박막트랜지스터의 게이트 전극 상부에 스토퍼를 형성하는 단계와; 결과물 상에 p+ 도핑을 수행하는 단계와; 스토퍼를 제거하고, 비정질 반도체층에 대한 결정화를 수행하는 단계와; 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 구동회로부 p형 박막트랜지스터의 채널 형성 영역 상부에 소스/드레인 전극을 형성하면서, 결정화된 반도체층에 대하여 식각을 수행하는 단계와; 결과물 상에 보호층을 형성하고, 화소부 n형 박막트랜지스터의 드레인 전극 상부에 마련된 보호층에 콘택홀을 형성하는 단계; 및 보호층 상에 마련되며, 콘택홀을 통하여 화소부 n형 박막트랜지스터의 드레인 전극에 전기적으로 접촉되는 화소 전극을 형성하는 단계; 를 포함한다.
Description
도 1a 및 도 1b는 종래 액정표시장치에 구비되는 화소부 박막트랜지스터 및 구동회로부 CMOS 박막트랜지스터의 구조를 각각 나타낸 단면도.
도 2는 종래 액정표시장치의 제조방법을 나타낸 공정 흐름도.
도 3a 및 도 3b는 본 발명에 따른 액정표시장치에 구비되는 화소부 박막트랜지스터 및 구동회로부 CMOS 박막트랜지스터의 구조를 각각 나타낸 단면도.
도 4a 내지 도 4h는 본 발명에 따른 액정표시장치의 제조방법에 의하여 제조되는 액정표시장치의 각 공정별 과정을 나타낸 단면도.
도 5는 본 발명에 따른 액정표시장치의 제조방법을 나타낸 공정 흐름도.
도 6a 및 도 6b는 본 발명에 따른 액정표시장치의 제조방법에 있어, LDD 형성 공정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
300, 400... 기판 302, 402... 버퍼층
304, 404... 게이트 전극 306, 406... 게이트 절연막
308, 408... 진성 반도체층 310, 410... n형 반도체층
314, 414... p형 반도체층
318a, 318c, 318e, 418a, 418c, 418e... 소스 전극
318b, 318d, 318f, 418b, 418d, 418f... 드레인 전극
320, 420... 보호층 322, 422... 콘택홀
324, 424... 화소 전극 412... 스토퍼
416... 소스/드레인 금속
본 발명은 액정표시장치에 관한 것으로서, 더 상세하게는 액정표시장치에 구비되는 다결정 박막트랜지스터 및 그 제조방법에 관한 것이다.
오늘날 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이 소자로 각광받고 있다. 상기 액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter)기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재의 평판 디스플레이 분야에서는 능동구동 액정표시 소자(AMLCD : Active Matrix Liquid Crystal Display)가 주류를 이루고 있다. AMLCD에서는 박막 트랜지스터 하나가 화소 한 개의 액정에 걸리는 전압을 조절하여 화소의 투과도를 변화시키는 스위칭 소자로 사용된다.
이러한 박막트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘이라 약칭함)이 주로 이용되는데, 이는 대면적으로 제작이 용이하여 생산성이 높고, 350℃ 이하의 낮은 기판 온도에서 증착이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(danglingbond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 특히, 비정질 실리콘은 빛 조사에 의해 특성이 저하되는 문제점이 있고, 표시화소 구동 소자의 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)과 신뢰성 저하로 인해 구동회로에 쓰기 어렵다는 단점이 있다.
즉, 비정질 실리콘 박막트랜지스터 기판은 TCP(Tape Carrier Package) 구동 IC(Integrated Circuit)를 이용하여 절연기판과 PCB(Printed Circuit Board)를 연결하며, 구동 IC 및 실장비용이 원가에 많은 부분을 차지한다.
더욱이, 액정표시장치용 액정패널의 해상도가 높아지면, 박막트랜지스터 기판의 게이트 배선 및 데이터 배선을 상기 TCP와 연결하는 기판 외부의 패드 피치(Pitch)가 짧아져 TCP 본딩 자체가 어려워 진다.
그러나, 다결정 실리콘은 비정질 실리콘에 비하여 전계효과 이동도가 크기 때문에 기판 위에 구동회로를 만들 수 있어, 이 다결정 실리콘으로 기판에 직접 구동회로를 만들면 구동 IC 비용도 줄일 수 있고 실장도 간단해 진다.
또한, 다결정 실리콘은 비정질 실리콘보다 전계효과 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고, 비정질 실리콘에 비하여 광전류가 적어 빛이 많이 조사되는 디스플레이 장치에도 적용할 수 있다.
그러면, 도 1a 및 도 1b를 참조하여 종래 액정표시장치에 구비되는 박막트랜지스터의 구조에 대하여 살펴 보기로 한다. 도 1a 및 도 1b는 종래 액정표시장치에 구비되는 화소부 박막트랜지스터 및 구동회로부 CMOS 박막트랜지스터의 구조를 각각 나타낸 단면도로서, 상기 화소부 및 구동회로부 모두 반도체층 상부에 게이트 전극이 위치하는 탑(top) 게이트형 박막트랜지스터에 관한 것이다.
도 1a의 화소부 박막트랜지스터부(I)는, 절연기판(1) 상부에 버퍼층(14)이 기판 전면에 걸쳐 형성되어 있고, 이 상부에는 반도체층(16)이 형성되어 있고, 상기 반도체층(16) 상의 중앙부에는 게이트 절연막(18), 게이트 전극(20)이 차례대로 적층되어 있다. 그리고, 상기 게이트 전극(20) 상부에는, 제 1, 2 반도체층 콘택홀(22a, 22b)을 포함하는 층간 절연막(24 ;interlayer)이 형성되어 있으며, 상기 제 1, 2 반도체층 콘택홀(22a, 22b)과 각각 연결되며, 상기 게이트 전극(20)과 일정간격 오버랩되는 위치에 소스 및 드레인 전극(26, 28)이 서로 일정간격 이격되어 형성되어 있다. 여기서, 상기 소스 및 드레인 전극(26, 28) 상부에는 드레인 콘택홀(30)을 포함하는 보호층(32)이 형성되어 있고, 상기 보호층(32) 상부에는 상기 드레인 콘택홀(30)을 통해 드레인 전극(28)과 연결되어 화소 전극(34)이 형성되어 있다.
또한 상기 반도체층(16)은, 상기 게이트 절연막(18)과 대응되는 영역은 활성화층(16a)을 이루고, 상기 소스 및 드레인 전극(26, 28)과 접촉되는 부분은 n+ 도 핑 처리된 n형 불순물층(16c)을 이루며, 상기 활성화층(16a)과 n형 불순물층(16c) 사이의 드레인 전극(28)과 게이트 전극(20) 간의 정션(junction) 부분에는 LDD(Lightly Doped Drain)층(16b)이 위치한다.
상기 LDD층(16b)은 핫 캐리어(hot carrier)들을 분산시키기 위한 목적으로, 낮은 농도로 도핑 처리하여 누설 전류의 증가를 막고 온 상태의 전류 손실을 막는 역할을 한다.
한편, 도 1b에 나타낸 바와 같이, 상기 구동회로부의 CMOS 구조 박막트랜지스터는 n형 이온도핑 처리에 의한 채널(channel)을 갖는 박막트랜지스터부(II)와, p형 이온도핑 처리에 의한 채널을 갖는 박막트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 II, Ⅲ 순서대로 부호를 함께 기재한다.
도 1b에 도시된 바와 같이, 버퍼층(14)이 형성된 투명기판(1) 상에는 n형 반도체층(40)과 p형 반도체층(42)이 서로 일정간격 이격되어 형성되어 있다. 그리고, n형 및 p형 반도체층(40, 42) 상부에는 각각 게이트 절연막(44a, 44b) 및 게이트 전극(46a, 46b)이 형성되어 있고, 상기 게이트 전극(46a, 46b) 상부에는 기판 전면에 걸쳐 반도체층 콘택홀(47a, 47b, 47c, 47d)을 포함하는 층간 절연막(24)이 형성되어 있다. 또한, 상기 층간 절연막(24) 상부에는 반도체층 콘택홀(47a, 47b, 47c, 47d)을 통해 각각 n형 및 p형 반도체층(40, 42)과 연결되어, 각각 소스 및 드레인 전극((50a, 52a),(50b, 52b))이 형성되어 있고, 상기 소스 및 드레인 전극((50a, 52a),(50b, 52b)) 상부에는 기판 전면에 걸쳐 보호층(32)이 형성되어 있다.
상기 n형 반도체층(40)은 상기 도 1a의 반도체층(16)과 같이 게이트 절연막(44a)과 접촉하는 영역을 활성화층(40a)으로 하고, 상기 소스 및 드레인 전극(50a, 52a)과 접촉하는 영역을 포함하여 n형 불순물층(40c)으로 하며, 그 사이 영역을 LDD층(40b)으로 구성한다. 또한, 상기 p형 반도체층(42)은 양전기로 충전된 캐리어를 이용하는 방식이므로, n형 박막트랜지스터부(II) 보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, 별도의 LDD층을 구성하지 않고, 상기 제 2 게이트 절연막(44b)과 접촉하는 영역을 활성화층(42a)으로 하고, 상기 활성화층(42a)의 외곽영역을 p형 불순물층(42b)으로 구성하여 이루어진다.
이하, 도 2를 참조하여 종래 액정표시장치에 구비되는 화소부의 박막트랜지스터 및 구동회로부의 CMOS 구조 박막트랜지스터의 제조공정에 대하여 간략하게 살펴보기로 한다. 도 2는 종래 액정표시장치의 제조방법을 나타낸 공정 흐름도이다.
도 2에 나타낸 제조공정의 각 단계에서는 감광성 포토 레지스트(PR ; photo resist)를 이용한 포토리소그래피(Photolithography) 공정(이하, 마스크 공정으로 약칭함)이 수반된다.
도시된 바와 같이, 먼저 절연기판 상에 활성화층(active layer)을 형성한다(단계 201).
좀 더 부연하여 설명하면, 먼저 투명 절연기판 상에 약 3000Å 두께의 버퍼층(buffer layer)을 형성한다. 여기서, 상기 버퍼층을 이루는 물질로는 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx)과 같은 무기절연막이 주로 이용된다. 이후, 상기 버퍼층이 형성된 기판 상에 약 550Å 두께로 비정질 실리콘(a-Si)을 증착하고, 탈수소화(dehydrogenation) 과정을 거친 후, 결정화 단계를 통해 다결정 또는 단결정 실리콘과 같은 결정질 실리콘을 형성한다. 그리고, 이 결정질 실리콘에 대하여 제 1 마스크 공정에 의해 활성화층으로 형성하는 단계이다.
이후, 게이트 절연막 및 게이트 전극을 형성하는 공정이 수행된다(단계 202). 여기서는, 상기 활성화층이 형성된 기판 상에, 약 1000Å의 실리콘 질화막, 2000Å의 몰리브덴(Mo)을 연속해서 증착한 후, 제 2 마스크 공정을 통해 게이트 절연막 및 게이트 전극을 형성한다.
그리고, n형 반도체층을 형성하는 단계가 수행된다(단계 203). 여기서는, 상기 게이트 절연막 및 게이트 전극이 형성된 기판 상에, n- 도핑처리를 하여 LDD층을 형성한 후, 제 3 마스크 공정을 통해 n+ 도핑이 처리된 n형 불순물층을 형성한다.
이어서, p형 반도체층을 형성하는 단계가 수행된다(단계 204). 여기서는, 상기 n형 불순물층이 형성된 기판 상에, 제 4 마스크 공정을 통해 p+ 도핑처리된 p형 불순물층을 형성한다.
그리고, 층간 절연막을 형성하는 단계가 수행된다(단계 205). 여기서는, 상기 p형 불순물층이 형성된 기판 상에, 약 7000Å의 실리콘 질화막 또는 실리콘 산화막과 같은 무기절연막을 증착한 후, 제 5 마스크 공정에 의해 반도체층과의 접촉을 위한 콘택홀을 층간 절연막에 형성한다.
다음으로는, 소스 및 드레인 전극을 형성하는 단계가 수행된다(단계 206). 이 단계에서는, 상기 층간 절연막이 형성된 기판 상에, 약 500Å의 몰리브덴과, 약 3000Å의 알루미늄 네오듐(AlNd)을 차례대로 증착한다. 그리고, 제 6 마스크 공정 에 의해 일괄 에칭을 수행하여, 상기 단계 205에서 형성된 콘택홀을 통해 불순물층과 연결되는 소스 및 드레인 전극을 형성한다.
이후, 보호층을 형성하는 단계가 수행된다(단계 207). 이 단계에서는, 상기 소스 및 드레인 전극이 형성된 기판 상에, 약 4000Å의 실리콘 질화막을 증착하고, 이 실리콘 질화막의 수소화 열처리과정을 거친다. 이때, 상기 수소화 열처리 과정은, 어닐링 단계를 포함하여 실리콘 질화막에 포함된 수소를 저면에 몰아주기 위한 공정으로서, 일반적으로 380℃에서 질소(N2)가스를 이용하여 1 회 실시된다.
그리고, 화소부 박막트랜지스터부(I)에 있어서는, 제 7 마스크 공정에 의해 상기 드레인 전극과의 접촉을 위한 드레인 콘택홀을 보호층에 형성한다.
이어서, 화소 전극을 형성하는 단계가 수행된다(단계 208). 이 단계에서는, 화소부 박막트랜지스터부(I)에 해당하는 공정으로서, 상기 보호층이 형성된 기판 상에 약 400Å 두께의 ITO(Indium Tin Oxide)를 증착한다. 그리고, 제 8 마스크 공정에 의해 단계 207에서 형성된 상기 드레인 콘택홀을 통해 드레인 전극과 연결되는 화소전극을 형성한다.
이상에서 설명된 액정표시장치 및 그 제조방법에 의하면, 총 8 번의 마스크 공정을 필요로 하게 된다. 그런데, 이용되는 마스크 공정의 숫자가 줄어들게 되는 경우에는, 액정표시장치의 제조 공정이 보다 단순해질 수 있게 된다. 또한, 액정표시장치의 제조 공정이 보다 단순해짐에 따라 제조 원가가 절감되는 효과가 발생된다.
이에 따라, 액정표시장치를 제조함에 있어, 이용되는 마스크 공정의 숫자를 줄일 수 있는 새로운 제조 공정에 대한 연구가 활발하게 진행되고 있는 실정이다.
본 발명은, 액정표시장치의 제조 공정을 단순화시킬 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 액정표시장치는,
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상부에 마련된 n형의 다결정 반도체층과, 상기 n형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층 및 상기 보호층 상에 마련되며 상기 보호층에 형성된 콘택홀을 통하여 상기 드레인 전극과 전기적으로 접촉되는 화소 전극을 구비하는 화소부 박막트랜지스터와;
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상부에 마련된 n형의 다결정 반도체층과, 상기 n형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층을 구비하는 구동회로부 n형 박막트랜지스터; 및
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상 부에 마련된 p형의 다결정 반도체층과, 상기 p형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층을 구비하는 구동회로부 p형 박막트랜지스터; 를 포함하는 점에 그 특징이 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 액정표시장치의 다른 예는,
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상부에 마련되며 LDD 도핑된 n형의 다결정 반도체층과, 상기 LDD 도핑된 n형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층 및 상기 보호층 상에 마련되며 상기 보호층에 형성된 콘택홀을 통하여 상기 드레인 전극과 전기적으로 접촉되는 화소 전극을 구비하는 화소부 박막트랜지스터와;
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상부에 마련되며 LDD 도핑된 n형의 다결정 반도체층과, 상기 LDD 도핑된 n형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층을 구비하는 구동회로부 n형 박막트랜지스터; 및
기판과, 상기 기판 상에 형성된 버퍼층과, 상기 버퍼층 상에 마련된 게이트 전극과, 상기 게이트 전극 상부에 마련된 게이트 절연막과, 상기 게이트 절연막 상부에 마련된 p형의 다결정 반도체층과, 상기 p형의 다결정 반도체층 상부에 마련된 소스/드레인 전극과, 상기 소스/드레인 전극 상부에 마련된 보호층을 구비하는 구동회로부 p형 박막트랜지스터; 를 포함하는 점에 그 특징이 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 액정표시장치의 제조방법은,
화소부에는 n형 다결정 박막트랜지스터가 구비되고, 구동회로부에는 n형 다결정 박막트랜지스터 및 p형 다결정 박막트랜지스터로 구성되는 구동회로부 CMOS 박막트랜지스터가 구비되는 액정표시장치를 제조함에 있어,
기판에 버퍼층을 형성하는 단계와;
상기 버퍼층 상에 마련되며, 상기 화소부 n형 박막트랜지스터, 상기 구동회로부 n형 박막트랜지스터, 상기 구동회로부 p형 박막트랜지스터 형성 영역에 각각 게이트 전극을 형성하는 단계와;
상기 결과물 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 비정질 반도체층 및 n형의 비정질 반도체층을 적층 형성하는 단계와;
상기 게이트 절연막 상에 마련되며, 상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 게이트 전극 상부에 스토퍼를 형성하는 단계와;
상기 결과물 상에 p+ 도핑을 수행하는 단계와;
상기 스토퍼를 제거하고, 상기 비정질 반도체층에 대한 결정화를 수행하는 단계와;
상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 채널 형성 영역 상부에 소스/드레인 전극을 형성하면서, 상기 결정화된 반도체층에 대하여 식각을 수행하는 단계와;
상기 결과물 상에 보호층을 형성하고, 상기 화소부 n형 박막트랜지스터의 드레인 전극 상부에 마련된 상기 보호층에 콘택홀을 형성하는 단계; 및
상기 보호층 상에 마련되며, 상기 콘택홀을 통하여 상기 화소부 n형 박막트랜지스터의 드레인 전극에 전기적으로 접촉되는 화소 전극을 형성하는 단계; 를 포함하는 점에 그 특징이 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 액정표시장치 제조방법의 다른 예는,
화소부에는 n형 다결정 박막트랜지스터가 구비되고, 구동회로부에는 n형 다결정 박막트랜지스터 및 p형 다결정 박막트랜지스터로 구성되는 구동회로부 CMOS 박막트랜지스터가 구비되는 액정표시장치를 제조함에 있어,
기판에 버퍼층을 형성하는 단계와;
상기 버퍼층 상에 마련되며, 상기 화소부 n형 박막트랜지스터, 상기 구동회로부 n형 박막트랜지스터, 상기 구동회로부 p형 박막트랜지스터 형성 영역에 각각 게이트 전극을 형성하는 단계와;
상기 결과물 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 비정질 반도체층 및 n형의 비정질 반도체층을 적층 형성하는 단계와;
상기 게이트 절연막 상에 마련되며, 상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 게이트 전극 상부에 스토퍼를 형성하는 단계와;
상기 결과물 상에 p+ 도핑을 수행하는 단계와;
상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터 채널 형성 영역 상부에 마련된 스토퍼 중에서, 각 게이트 전극 상부에 형성된 스토퍼를 제외하고 나머지 채널 영역에 형성된 스토퍼를 제거한 후, LDD 도핑을 수행하는 단계와;
상기 게이트 전극 상부에 있는 스토퍼를 제거하고, 상기 비정질 반도체층에 대한 결정화를 수행하는 단계와;
상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 채널 형성 영역 상부에 소스/드레인 전극을 형성하면서, 상기 결정화된 반도체층에 대하여 식각을 수행하는 단계와;
상기 결과물 상에 보호층을 형성하고, 상기 화소부 n형 박막트랜지스터의 드레인 전극 상부에 마련된 상기 보호층에 콘택홀을 형성하는 단계; 및
상기 보호층 상에 마련되며, 상기 콘택홀을 통하여 상기 화소부 n형 박막트 랜지스터의 드레인 전극에 전기적으로 접촉되는 화소 전극을 형성하는 단계; 를 포함하는 점에 그 특징이 있다.
이와 같은 본 발명에 의하면, 액정표시장치의 제조 공정을 단순화시킬 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
본 발명에서는 액정표시장치에 구비되는 화소부 다결정 박막트랜지스터 및 구동회로부 CMOS 다결정 박막트랜지스터를 형성함에 있어, 게이트 전극 상부에 반도체층이 위치되는 바텀(bottom) 게이트형 박막트랜지스터로 형성하는 방안을 제시하고자 한다.
도 3a 및 도 3b는 본 발명에 따른 액정표시장치에 구비되는 화소부 박막트랜지스터 및 구동회로부 CMOS 박막트랜지스터의 구조를 각각 나타낸 단면도이다.
먼저, 도 3a를 참조하여, 본 발명에 따른 액정표시장치에 구비되는 화소부 다결정 박막트랜지스터의 구조에 대하여 간략하게 살펴 보기로 한다.
도 3a에 도시된 화소부 다결정 박막트랜지스터부(I)는, 기판(300) 상부에 버퍼층(302)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(302)의 소정 영역 상부에는 게이트 전극(304)이 형성되어 있으며, 그 상부에는 게이트 절연막(306)이 형성되어 있다.
그리고, 상기 게이트 전극(304)이 형성된 영역의 게이트 절연막(306) 상부에는 다결정의 진성 반도체층(308) 및 n형 반도체층(310)이 적층 형성되어 있으며, 그 위에는 소스 전극(318a) 및 드레인 전극(318b)이 형성되어 있다.
또한, 상기 소스 전극(318a) 및 드레인 전극(318b)의 상부에는 보호층(320)이 형성되어 있으며, 상기 보호층(320)에 형성되어 있는 콘택홀(322)을 통하여 상기 드레인 전극(318b)과 화소 전극(324)이 전기적으로 접촉되게 된다.
한편, 도 3b에 나타낸 바와 같이, 본 발명에 따른 액정표시장치에 구비되는 구동회로부의 CMOS 구조 다결정 박막트랜지스터는 n형 채널(channel)을 갖는 박막트랜지스터부(II)와, p형 이온도핑 처리에 의한 채널을 갖는 박막트랜지스터(Ⅲ)부로 구성된다.
도 3b에 도시된 바와 같이, 기판(300) 상부에 버퍼층(302)이 기판 전면에 걸쳐 형성되어 있고, 상기 버퍼층(302)의 소정 영역 상부에는 게이트 전극(304)이 서로 일정 간격 이격되어 형성되어 있다. 그리고, 상기 게이트 전극(304) 상부에는 게이트 절연막(306)이 적층 형성되어 있다.
또한 n형 박막트랜지스터부(II)에는, 상기 게이트 전극(304)이 형성된 영역의 게이트 절연막(306) 상부에는 다결정의 진성 반도체층(308) 및 n형 반도체층(310)이 적층 형성되어 있으며, 그 위에는 소스 전극(318c) 및 드레인 전극(318d)이 형성되어 있다. 그리고, 소자 보호를 위한 보호층(320)이 상기 소스 전극(318c) 및 드레인 전극(318d) 상부에 형성되어 있다.
한편 p형 박막트랜지스터부(III)에는, 상기 게이트 전극(304)이 형성된 영역의 게이트 절연막(306) 상부에는 다결정의 p형 반도체층(314)이 형성되어 있으며, 그 위에는 소스 전극(318e) 및 드레인 전극(318f)이 형성되어 있다. 그리고, 소자 보호를 위한 보호층(320)이 상기 소스 전극(318e) 및 드레인 전극(318f) 상부에 형 성되어 있다.
그러면, 도 4a 내지 도 4h를 참조하여 본 발명에 따른 액정표시장치의 제조공정에 대하여 살펴 보기로 한다. 도 4a 내지 도 4h는 본 발명에 따른 액정표시장치의 제조공정에 의하여 제조되는 액정표시장치의 각 공정별 과정을 나타낸 단면도이다.
먼저, 도 4a에 나타낸 바와 같이, 기판(400) 위의 전체 영역에 버퍼층(402)이 형성된다. 여기서, 상기 버퍼층(402)을 이루는 물질로는 실리콘 질화막(SiNx)이나 실리콘 산화막(SiOx)과 같은 무기절연막이 주로 이용된다.
그리고, 상기 버퍼층(402) 위의 소정 영역(박막트랜지스터 형성 영역 I, II, III)에 게이트 전극(404)이 각각 형성된다. 이때, 상기 게이트 전극(404)을 형성하기 위해서는 감광성 포토 레지스트를 이용한 포토리소그래피 공정이 수반되는 마스크 공정이 수행된다.
여기서 상기 게이트 전극(404)은, 스퍼터링(sputtering) 등의 방법을 통하여 상기 버퍼층(402) 위에 소정의 금속 박막을 증착시킨 후, 포토 리쏘그래피(photo lithography) 공정을 통하여 패터닝하고, 식각(etching) 공정을 수행함으로써 게이트 배선과 함께 형성시킨다. 이 공정에서 제 1 마스크가 사용되며, 식각 공정에서는 주로 습식 식각(wet etching)이 이용된다.
이때, 상기 게이트 전극(404)의 재료로는 알루미늄(Al), 구리(Cu) 또는 크롬(Cr) 등의 금속물질이 사용되며, 식각액으로는 (NH4)2S2O8 수용액 등이 사용된 다.
이후, 도 4b에 나타낸 바와 같이, 화소부 박막트랜지스터 형성 영역(I) 및 구동회로부 CMOS 박막트랜지스터 형성 영역(II, III)의 각 게이트 전극(404) 상부에는 게이트 절연막(406)이 형성되고, 그 상부에 진성 반도체층(408)(예컨대 a-Si) 및 n형 반도체층(410)(예컨대 n+ a-Si)을 적층 형성한다.
그리고, 도 4c에 나타낸 바와 같이, 상기 n형 반도체층(410) 상부에 스토퍼(412)를 형성한다. 이때, 상기 스토퍼(412)를 형성하기 위하여 제 2 마스크 공정이 수행된다. 여기서, 상기 스토퍼(412)는 실리콘 산화막(SiO2) 또는 실리콘 질화막(SiNx) 등으로 형성되며, 상기 n형 반도체층(410) 상부에 증착된 후 식각되어 소정 패턴으로 형성된다.
이때 상기 스토퍼(412)는, n형 박막트랜지스터 형성 영역(II)에서는 채널이 형성되는 반도체층 상부 전체 영역에 형성되며, p형 박막트랜지스터 형성 영역(III)에서는 게이트 전극(404)의 상부 영역에만 형성된다.
다음으로, 도 4d에 나타낸 바와 같이, p+ 도핑 공정을 수행한다. 이때, 상기 스토퍼(412)가 형성되지 않은 영역에는 P+가 도핑되며, 이에 따라 p형 박막트랜지스터 형성 영역(III)의 채널 층은 p형 반도체층(414)으로 형성된다.
이후, 도 4e에 나타낸 바와 같이, 상기 스토퍼(412)를 제거한다. 그리고, 비정질 반도체층에 대한 결정화를 수행하여 다결정 반도체층을 형성한다. 한편, 비정질 반도체층에 대한 결정화 방법에 대해서는 이미 많이 공지되어 있으며, 본 발명 에서의 주요 해결 과제가 아니므로 여기서는 그 상세한 설명은 생략하기로 한다.
그리고, 도 4f에 나타낸 바와 같이, 소스/드레인 전극을 형성하기 위한 소스/드레인 금속(416)을 증착시킨다. 여기서, 상기 소스 및 드레인 전극 형성 물질로는 금속 또는 금속합금 중에서 몰리브덴(Mo), MoW, MoTa 또는 MoNb 등의 몰리브덴 합금(Mo alloy)이 주로 사용된다.
다음으로, 도 4g에 나타낸 바와 같이, 소스 전극(418a, 418c, 418e) 및 드레인 전극(418b, 418d, 418f)의 형성과 함께 반도체층에 대한 식각을 수행한다. 여기서, 제 3 마스크 공정이 수행된다.
그리고, 상기 결정화된 반도체층에 대한 식각이 수행됨에 있어, 상기 소스 전극(418a, 418c, 418e)/드레인 전극(418b, 418d, 418f)이 형성되지 않은 영역은, 상기 게이트 절연막(406)이 노출되도록 상기 반도체층은 완전히 식각된다.
이때, 소정 간격의 슬릿(slit) 형상으로 패터닝된 마스크를 사용하는 회절 노광 기법을 이용함으로써, 반도체층을 식각하는 공정과, 소스 전극(418a, 418c, 418e) 및 드레인 전극(418b, 418d, 418f)을 형성하는 공정을 하나의 마스크를 사용하여 동시에 구현할 수 있게 된다. 회절 노광 기법을 이용한 포토리소그래피 방법에 대해서는 이미 많이 알려져 있으므로, 여기서는 그 상세한 회절 노광 기법에 대해서는 설명을 생략하기로 한다.
이후, 그 결과물 상에 보호층(420)을 형성하고, 화소부 박막트랜지스터 형성 영역(I)의 드레인 전극(418b) 상부에는 콘택홀(422)을 형성한다. 이때, 제 4 마스크 공정이 수행된다.
여기서, 상기 보호층(420)으로 절연물질이 전면에 형성되는데, 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등의 무기절연물질이 이용될 수 있다. 또한 상기 보호층(420)으로는 아크릴(Acryl)계 유기화합물, 테프론(Teflon), BCB(Benzocyclobutene), 사이토프(Cytop) 또는 PFCB(Perfluorocyclobutane) 등의 유전상수가 작은 유기절연물질이 이용될 수도 있다. 그리고, 상기 보호층(420)으로는 상기 무기절연물질 및 유기절연물질 중에서 하나 또는 복수의 물질이 선택되어 형성될 수도 있다.
이후, 도 4h에 나타낸 바와 같이, 화소부 박막트랜지스터 형성 영역(I)에 화소 전극(424)을 형성시키며, 이때 제 5 마스크 공정이 수행된다. 여기서, 상기 화소 전극(424)으로는 ITO 또는 IZO 등의 투명 전도성 금속이 주로 이용된다. 이와 같은 공정을 통하여 제조된 결과물을 도 4h에 나타내었다.
그리고, 상기에서 설명된 본 발명에 따른 액정표시장치의 제조공정 중에서 마스크 공정을 기준으로 하여 공정 흐름을 나타내면 도 5와 같다. 도 5는 본 발명에 따른 액정표시장치의 제조공정을 나타낸 공정 흐름도이다.
즉, 도 5에 나타낸 바와 같이, 본 발명에 따른 액정표시장치의 제조방법에 의하면, 게이트 전극 형성 공정(단계 501), 스토퍼 형성 공정(단계 502), 소스 및 드레인 전극 형성 공정(단계 503), 보호층의 콘택홀 형성 공정(단계 504), 화소 전극 형성 공정(단계 505)에서 총 5 번의 마스크 공정이 수행되게 된다.
이상에서 설명된 바와 같이, 본 발명에 따른 액정표시장치 및 그 제조방법에 의하면, 총 5 번의 마스크 공정을 필요로 하게 된다. 이는, 종래 기술에서 언급된 탑 게이트 방식의 액정표시장치의 제조방법에 비하면 3 번의 마스크 공정을 감축시킬 수 있게 되는 것이다.
이와 같이, 이용되는 마스크 공정의 숫자가 줄어들게 되는 경우에는, 액정표시장치의 제조 공정이 보다 단순해질 수 있게 되며, 제조 공정이 보다 단순해짐에 따라 제조 원가가 절감되는 효과가 발생된다.
한편, 본 발명에 따른 액정표시장치를 제조함에 있어서, n형 박막트랜지스터를 형성함에 있어 LDD를 형성할 수도 있는데 이 공정을 도 6a 및 도 6b에 나타내었다. 도 6a 및 도 6b는 본 발명에 따른 액정표시장치의 제조공정에 있어, LDD 형성 공정을 나타낸 단면도이다.
즉, n형 박막트랜지스터에 LDD를 형성하는 경우에는, 상기 도 4d에서 p+ 도핑을 수행하는 공정 대신에, 도 6a 및 도 6b에 도시된 바와 같은 공정을 수행함으로써 LDD를 형성할 수 있게 된다. 각 도면부호는 도 4d에서 설명된 부호와 동일하므로 여기서는 그 상세한 설명은 생략하기로 한다.
이상의 설명에서와 같이 본 발명에 따른 액정표시장치 및 그 제조방법에 의하면, 액정표시장치의 제조 공정을 단순화시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 액정표시장치 및 그 제조방법에 의하면, 사용되는 마스크 숫자를 절감시킴으로써 제조 원가를 감소시킬 수 있는 장점이 있다.
Claims (6)
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- 화소부에는 n형 다결정 박막트랜지스터가 구비되고, 구동회로부에는 n형 다결정 박막트랜지스터 및 p형 다결정 박막트랜지스터로 구성되는 구동회로부 CMOS 박막트랜지스터가 구비되는 액정표시장치를 제조함에 있어,기판에 버퍼층을 형성하는 단계와;상기 버퍼층 상에 마련되며, 상기 화소부 n형 박막트랜지스터, 상기 구동회로부 n형 박막트랜지스터, 상기 구동회로부 p형 박막트랜지스터 형성 영역에 각각 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 비정질 반도체층 및 n형의 비정질 반도체층을 적층 형성하는 단계와;상기 게이트 절연막 상에 마련되며, 상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 게이트 전극 상부에 스토퍼를 형성하는 단계와;상기 스토퍼가 형성된 기판 상에 p+ 도핑을 수행하는 단계와;상기 스토퍼를 제거하고, 상기 비정질 반도체층에 대한 결정화를 수행하는 단계와;상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 채널 형성 영역 상부에 소스ㆍ드레인 전극을 형성하면서, 상기 결정화된 반도체층에 대하여 식각을 수행하는 단계와;상기 소스ㆍ드레인 전극 상에 보호층을 형성하고, 상기 화소부 n형 박막트랜지스터의 드레인 전극 상부에 마련된 상기 보호층에 콘택홀을 형성하는 단계; 및상기 보호층 상에 마련되며, 상기 콘택홀을 통하여 상기 화소부 n형 박막트랜지스터의 드레인 전극에 전기적으로 접촉되는 화소 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 화소부에는 n형 다결정 박막트랜지스터가 구비되고, 구동회로부에는 n형 다결정 박막트랜지스터 및 p형 다결정 박막트랜지스터로 구성되는 구동회로부 CMOS 박막트랜지스터가 구비되는 액정표시장치를 제조함에 있어,기판에 버퍼층을 형성하는 단계와;상기 버퍼층 상에 마련되며, 상기 화소부 n형 박막트랜지스터, 상기 구동회로부 n형 박막트랜지스터, 상기 구동회로부 p형 박막트랜지스터 형성 영역에 각각 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 비정질 반도체층 및 n형의 비정질 반도체층을 적층 형성하는 단계와;상기 게이트 절연막 상에 마련되며, 상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 게이트 전극 상부에 스토퍼를 형성하는 단계와;상기 스토퍼가 형성된 기판 상에 p+ 도핑을 수행하는 단계와;상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터 채널 형성 영역 상부에 마련된 스토퍼 중에서, 각 게이트 전극 상부에 형성된 스토퍼를 제외하고 나머지 채널 영역에 형성된 스토퍼를 제거한 후, LDD 도핑을 수행하는 단계와;상기 게이트 전극 상부에 있는 스토퍼를 제거하고, 상기 비정질 반도체층에 대한 결정화를 수행하는 단계와;상기 화소부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 n형 박막트랜지스터의 채널 형성 영역 상부, 상기 구동회로부 p형 박막트랜지스터의 채널 형성 영역 상부에 소스ㆍ드레인 전극을 형성하면서, 상기 결정화된 반도체층에 대하여 식각을 수행하는 단계와;상기 소스ㆍ드레인 전극이 형성된 기판 상에 보호층을 형성하고, 상기 화소부 n형 박막트랜지스터의 드레인 전극 상부에 마련된 상기 보호층에 콘택홀을 형성하는 단계; 및상기 보호층 상에 마련되며, 상기 콘택홀을 통하여 상기 화소부 n형 박막트랜지스터의 드레인 전극에 전기적으로 접촉되는 화소 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 3항 또는 제 4항에 있어서,상기 소스ㆍ드레인 전극을 형성하면서, 상기 결정화된 반도체층에 대하여 식각을 수행함에 있어, 회절 노광 기법을 이용한 포토리소그래피 방법을 이용하는 것을 특징으로 하는 액정표시장치의 제조방법.
- 제 5항에 있어서,상기 결정화된 반도체층에 대한 식각이 수행됨에 있어, 상기 소스ㆍ드레인 전극의 이외의 영역은, 상기 게이트 절연막이 노출되도록 상기 반도체층이 완전히 식각되는 것을 특징으로 하는 액정표시장치의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020030042846A KR100956938B1 (ko) | 2003-06-27 | 2003-06-27 | 액정표시장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030042846A KR100956938B1 (ko) | 2003-06-27 | 2003-06-27 | 액정표시장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001264A KR20050001264A (ko) | 2005-01-06 |
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| KR1020030042846A KR100956938B1 (ko) | 2003-06-27 | 2003-06-27 | 액정표시장치 및 그 제조방법 |
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Citations (2)
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| JPH0637313A (ja) * | 1992-07-16 | 1994-02-10 | Hitachi Ltd | 薄膜半導体装置とその製造方法 |
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2003
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Patent Citations (2)
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|---|---|---|---|---|
| JPH0637313A (ja) * | 1992-07-16 | 1994-02-10 | Hitachi Ltd | 薄膜半導体装置とその製造方法 |
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