JP2011119575A - 薄膜トランジスタ及びその製造方法 - Google Patents

Abstract

【課題】結晶性半導体を用いるボトムゲート型の薄膜トランジスタにおいて、そのゲート電圧−ドレイン電流特性を向上させる。
【解決手段】基板上に、ゲート電極、リンを含むゲート絶縁膜、結晶性半導体層、ソース及びドレイン電極を有し、ゲート電極、ゲート絶縁膜、結晶性半導体層が、基板側からこの順で積層され、結晶性半導体層が、基板とは反対側でソース及びドレイン電極とオーミック接触していることを特徴とする薄膜トランジスタ。
【選択図】図１

Description

本発明は、薄膜トランジスタ（以下、ＴＦＴという）及びその製造方法に関し、特にフラットパネル型表示装置の駆動用に適するＴＦＴ及びその製造方法に関する。

液晶表示装置やエレクトロルミネッセンス表示装置などのフラットパネル型表示装置の駆動用素子には、薄膜半導体層を用いたＴＦＴが用いられている。フラットパネル型表示装置の一つである有機ＥＬ表示装置では、ＴＦＴの電流駆動によって有機ＥＬ素子の発光を制御している。このため、ＴＦＴがスイッチング素子としてのみ用いられている液晶型表示装置と比較して、有機ＥＬ表示装置の駆動用のＴＦＴには、良好な初期特性と特性変動の抑制との両立が要求される。

これらの要求を満たすために、特許文献１ではＴＦＴのチャネル層を結晶性シリコンと非晶質シリコンの積層構造としている。この構造によって、初期特性としてゲート電圧−ドレイン電流特性のスイングファクター（Ｓ値）と、特性変動として閾値電圧の変動（ΔＶｔｈ）を小さく抑え、Ｓ値＝１．９、ΔＶｔｈ＝０．１Ｖを得ている。

特開２００５−１６７０５１号公報

しかしながら、特許文献１に記載の構造ではＳ値の抑制が不十分であり、有機ＥＬ表示装置のような電流駆動型の表示装置の駆動用ＴＦＴとして適用することはできなかった。そのため、ΔＶｔｈを０．１Ｖと同程度に抑えつつ、Ｓ値を１．９よりさらに小さくすることが要求される。

そこで、本発明は、電流駆動型の表示装置の駆動用に耐えうる初期特性、特にＳ値、を示すボトムゲート型ＴＦＴ及びその製造方法を提供することを目的とする。

上記課題を解決するために、本発明は、基板上に、ゲート電極、リンを含むゲート絶縁膜、結晶性半導体層、ソース及びドレイン電極を有し、前記ゲート電極、前記ゲート絶縁膜、前記結晶性半導体層が、前記基板側からこの順で積層され、前記結晶性半導体層が、前記基板とは反対側で前記ソース及びドレイン電極とオーミック接触していることを特徴とする薄膜トランジスタを提供するものである。

また、本発明は、基板上にゲート電極を形成する工程と、前記ゲート電極を覆うようにして、リンを含むゲート絶縁膜を形成する工程と、前記ゲート電極上に前記ゲート絶縁膜を介して結晶性半導体層を形成する工程と、前記結晶性半導体層上にソース及びドレイン電極をオーミック接触させて形成する工程と、を有することを特徴とする薄膜トランジスタの製造方法を提供するものである。

本発明によれば、ΔＶｔｈを小さく抑えたまま、Ｓ値をより小さく抑えることができ、初期特性の向上を図ることができる。

本発明のＴＦＴを概略的に示す断面図である。 本発明のＴＦＴの製造方法を示す図である。 本発明のＴＦＴのゲート電圧−ドレイン電流特性を示すグラフである。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。図１に、本発明の実施形態に係るＴＦＴ（薄膜トランジスタ）の代表的な例として、ボトムゲート型ＴＦＴの断面概略図を示す。

図１において、１は基板、２は基板１上に形成された保護層、３は保護層２上に形成されたゲート電極、４はゲート電極３を覆うように形成されたゲート絶縁膜、５はゲート電極３上に、ゲート絶縁膜４を介して形成された結晶性半導体層である。６は結晶性半導体層５上に形成されたエッチストップ層、７はエッチストップ層６及び結晶性半導体層５上に形成された不純物含有半導体層、８は不純物含有半導体層７及びゲート絶縁膜４上に形成されたソース／ドレイン電極である。

ゲート電極３及びソース／ドレイン電極８はスパッタあるいは真空蒸着法等によって形成され、保護層２、ゲート絶縁膜４、結晶性半導体層５、エッチストップ層６、不純物含有半導体層７はプラズマＣＶＤ法等によって形成される。

ここで、結晶性半導体とは結晶性シリコンであり、シリコン層のもちうる構造の中から、ラマン分光法により５２０ｃｍ^-1にラマンシフトが観測され、特に結晶の体積分率が２０％以上であるようなシリコン層を結晶性シリコンと定義する。結晶性シリコンの中でも結晶粒径の大きさで微結晶と多結晶とを区別する。さらに、本発明では、５２０ｃｍ^-1にラマンシフトが観察されても結晶の体積分率が２０％以下、または、５２０ｃｍ^-1にラマンシフトが観測されない場合に非晶質シリコンという。

不純物含有半導体層７は非晶質シリコンあるいは結晶性シリコンである。ソース／ドレイン電極８とオーミックコンタクトをとるために、成膜の際、不純物（ｎ型となるリンや砒素などの５族の元素、またはｐ型となるホウ素などの３族の元素）を多く混入することで抵抗値を下げている。

ゲート電極３、ゲート絶縁膜４、結晶性半導体層５は、基板側からこの順で積層され、結晶性半導体層５が、基板とは反対側でソース及びドレイン電極８とオーミック接触している。

以下、上記構成のＴＦＴの製造方法について説明する。

まず、高融点ガラス、石英、セラミック等の絶縁性、またはシリコン、ＳＵＳ等の導電性の基板上に、プラズマＣＶＤ等によって、酸化シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ_x）等の絶縁層による保護層２を成膜する。このとき、ＳｉＯ₂の材料ガスとして、テトラエトキシシラン（ＴＥＯＳ）と酸素（Ｏ₂）の混合ガス等、ＳｉＮ_xの材料ガスとして、シラン（ＳｉＨ₄）、アンモニア（ＮＨ₃）と窒素（Ｎ₂）の混合ガス等を用いる。

次に、スパッタあるいは真空蒸着法等によって、ゲート電極３を１０〜３００ｎｍ成膜する。ゲート電極３としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、あるいはそれらの合金、それらの積層構造体等が用いられる。

続いて、これにレジストでパターンを形成した後、ハロゲン元素を含むドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ゲート電極３を所望の形状にパターニングする。

次に、プラズマＣＶＤ等によって、ゲート電極上に、リンを含むゲート絶縁膜４としてＳｉＮ_xを形成する。一般的にＳｉＮ_xは、ＳｉＨ₄、ＮＨ₃とＮ₂の混合ガスを用いて成膜される。ここでは、この混合ガスにホスフィン（ＰＨ₃）を混合して、リンをドープしたゲート絶縁膜４を成膜する。リンのドープに際しては、ゲート絶縁膜中のリンの濃度が結晶性半導体層５に近づくにつれて高くなるようにリンをドープするのが好ましい。膜厚は、５０〜５００ｎｍ、望ましくは１００ｎｍ〜３００ｎｍである。成膜条件は、ＲＦパワー密度として一般的には、０．１〜１０Ｗ／ｃｍ²、望ましくは０．５〜５Ｗ／ｃｍ²。圧力としては一般的には、６６．６６１〜６６６．６１Ｐａ（０．５〜５Ｔｏｒｒ）、望ましくは９３．３２５４〜２６６．６４４Ｐａ（０．７〜２Ｔｏｒｒ）である。

続いて、プラズマＣＶＤ等によって、結晶性半導体層５を形成する。結晶性半導体層５は、結晶の粒径が５〜１００ｎｍの結晶性シリコンであり、膜厚は一般には５０〜３００ｎｍ、望ましくは１００〜２００ｎｍである。成膜条件は、相対的に高圧力、高水素稀釈であり、ＲＦパワー密度としては一般的には、０．０５〜１Ｗ／ｃｍ²、望ましくは０．１〜０．８Ｗ／ｃｍ²。圧力としては一般的には、１３３．３２２〜１３３３．２２Ｐａ（１．０〜１０Ｔｏｒｒ）、望ましくは１９９．９８３〜１１９９．８９８Ｐａ（１．５〜９Ｔｏｒｒ）である。また、材料ガスはＳｉＨ₄、ジシラン（Ｓｉ₂Ｈ₆）、ＳｉＨ₂Ｃｌ₂、四フッ化シラン（ＳｉＦ₄）、ＳｉＨ₂Ｆ₂、稀釈ガスとしてＨ₂や不活性ガス等を用いる。なお、結晶性シリコンを成膜するためには、シリコン系材料ガスの水素稀釈率（Ｈ₂／ＳｉＨ₄等）が重要なパラメータとなる。

次に、プラズマＣＶＤ等によって、結晶性半導体層上に、エッチストップ層６を形成する。膜厚は、１００〜５００ｎｍである。このエッチストップ層６としては、ＳｉＯ₂やＳｉＮ_x、またはそれらの積層膜等が用いられ、ＴＥＯＳとＯ₂の混合ガス、ＳｉＨ₄、ＮＨ₃とＮ₂の混合ガス等を用いてプラズマＣＶＤ等により成膜される。

ゲート絶縁膜４、結晶性半導体層５及びエッチストップ層６までのプラズマＣＶＤ等による成膜では、同一チャンバーにおいて連続して行っても良く、あるいは真空を保持したまま基板搬送し、成膜ごとに個別のチャンバーを用いて行っても良い。また、ゲート絶縁膜４を成膜後に大気曝露しても良いが、結晶性半導体層５の成膜前にチャンバー内においてゲート絶縁膜４の表面をプラズマ処理することが望まれる。ここでのプラズマ処理とは、水素またはＮ₂Ｏ等を用いて行われる。

続いて、これにレジストでパターンを形成する。その後、ハロゲン元素を含むドライエッチとフッ酸を含むウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、エッチストップ層６を、ゲート絶縁膜４及び結晶性半導体層５を介して、ゲート電極３上に所望の形状にパターニングする。

なお、後述のソース／ドレイン電極８のパターンを形成する際に結晶性半導体層５の上面までエッチングするチャネルエッチタイプのボトムゲート型ＴＦＴを作製する場合には、エッチストップ層６を形成しないのが好ましい。この場合、結晶性半導体層５の上に連続してプラズマＣＶＤ等によって後述の不純物含有半導体層７を成膜できる。エッチストップ層６に係る工程を省略することができるため、工程を大幅に簡略化できる。

次に、プラズマＣＶＤ等によって、不純物含有半導体層７を形成する。膜厚は、一般には１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。不純物含有半導体層７としては、非晶質シリコン、結晶性シリコンなどの、結晶性によらないシリコン層が用いられる。非晶質シリコンを用いたときの成膜条件は、ＲＦパワー密度としては一般的には、０．０１〜１Ｗ／ｃｍ²、望ましくは０．０１〜０．３Ｗ／ｃｍ²。圧力としては一般的には、６６．６６１〜６６６．６１Ｐａ（０．５〜５Ｔｏｒｒ）、望ましくは９３．３２５４〜２６６．６４４Ｐａ（０．７〜２．０Ｔｏｒｒ）である。また、材料ガスとしては、ＳｉＨ₄、Ｓｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＦ₄、ＳｉＨ₂Ｆ₂等、稀釈ガスとしてはＨ₂や不活性ガス等を用いる。なお、シリコン系材料ガスの水素稀釈率は一般には、０〜２０、望ましくは０〜１５である。結晶性シリコンを用いたときの成膜条件は、結晶性半導体層５である結晶性シリコンの成膜条件のうち、ＲＦパワー密度、圧力、材料ガス、稀釈ガスについては同様で、そこに不純物混入用ガスを流す条件である。不純物混入用ガスとしては、ｎ型半導体では、ＰＨ₃、フッ化リン（ＰＦ₃）、アルシン（ＡｓＨ₃）、フッ化砒素（ＡｓＦ₅）等、ｐ型半導体では、ジボラン（Ｂ₂Ｈ₆）、三フッ化ホウ素（ＢＦ₃）等を用いる。

続いて、これにレジストでパターンを形成した後、ハロゲン元素を含むドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、不純物含有半導体層７及び結晶性半導体層５を所望の形状にパターニングする。

次に、スパッタあるいは真空蒸着法等によって、Ａｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、あるいはそれらの合金、それらの積層膜等により、膜厚が１００〜６００ｎｍのソース／ドレイン電極８を成膜する。

続いて、これにレジストでパターンを形成した後、ハロゲン元素を含むドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ソース／ドレイン電極８及び不純物含有半導体層７を所望の形状にパターニングする。

最後に、レジストでパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方でエッチングし、ゲート電極３と電気的に接続するように、ゲート絶縁膜４にコンタクトホールを形成し、ＴＦＴの完成となる。

上記のように、ゲート絶縁膜にリンをドープしたことで、ΔＶｔｈを抑制すると同時にＳ値を減少させ、良好な初期特性を得ることができる。また、本発明のＴＦＴの製造方法によれば、従来のボトムゲート型ＴＦＴの工程とほとんど同様の工程で、良好な初期特性を有するＴＦＴを作製することが可能になる。

以下、本発明の実施例について説明する。

［実施例１］
図２は本実施例のボトムゲート型ＴＦＴの製造工程を示す図である。図２に基づいて、その製造工程を説明する。

まず、図２（ａ）に示すように、絶縁基板であるガラス基板１上に、プラズマＣＶＤにて保護層２となるＳｉＮ_xを約２００ｎｍ成膜する。成膜条件は、圧力２１３．３１５２Ｐａ（１．６Ｔｏｒｒ）、ＲＦパワー２０００Ｗ、設定温度３９５℃である。このときの材料ガスは、ＳｉＨ₄を１６０ｓｃｃｍ、Ｎ₂を２０００ｓｃｃｍ、ＮＨ₃を１０００ｓｃｃｍである。

次に、図２（ｂ）に示すように、保護層２上に、スパッタにてＭｏを約１００ｎｍ成膜し、それを島状にパターニングして、ゲート電極３を形成する。

続いて、図２（ｃ）に示すように、ゲート電極３を覆うように、リンを含んだゲート絶縁膜４をプラズマＣＶＤにて約２００ｎｍ成膜する。成膜条件は、圧力１７３．３１８６Ｐａ（１．３Ｔｏｒｒ）、ＲＦパワー１１００Ｗ、設定温度３９５℃である。このときの材料ガスは、ＳｉＨ₄を１００ｓｃｃｍ、Ｎ₂を３５００ｓｃｃｍ、ＮＨ₃を５００ｓｃｃｍ、水素で０．５％に稀釈したＰＨ₃を１００ｓｃｃｍである。

次に、ゲート絶縁膜４の成膜と同一チャンバーにおいて、結晶性半導体層５となる結晶性シリコンを約５０ｎｍ成膜する。成膜条件は、圧力１１９９．８９８Ｐａ（９Ｔｏｒｒ）、ＲＦパワー３００Ｗ、設定温度３００℃である。ＳｉＨ₄、Ｈ₂を用い、流量比は、ＳｉＨ₄：Ｈ₂＝１：６００である。ここで、本実施例の場合、水素稀釈率は、６００となっており、良質な結晶性シリコンを成膜するための好適な条件となっている。

続いて、図２（ｄ）に示すように、さらに同一チャンバーにおいて、エッチストップ層６を３００ｎｍ成膜し、チャンバーから取り出して、島状にパターニングする。成膜条件は、圧力２１３．３１５２Ｐａ（１．６Ｔｏｒｒ）、ＲＦパワー２０００Ｗ、設定温度３９５℃である。このときの材料ガスは、ＳｉＨ₄を１６０ｓｃｃｍ、Ｎ₂を２０００ｓｃｃｍ、ＮＨ₃を１０００ｓｃｃｍである。

次に、不純物含有半導体層７となるｎ型結晶性シリコンをプラズマＣＶＤにて、約５０ｎｍ成膜する。成膜条件は、圧力１１９９．８９８Ｐａ（９Ｔｏｒｒ）、ＲＦパワー３００Ｗ、設定温度２００℃である。このときの材料ガスは、ＳｉＨ₄、ＰＨ₃、Ｈ₂を用い、流量比は、ＳｉＨ₄：ＰＨ₃：Ｈ₂＝１００：１：６００００である。

続いて、図２（ｅ）に示すように、不純物含有半導体層７及び結晶性半導体層５を島状にパターニングして、活性層となる結晶性半導体層５を素子ごとに分離する。

最後に、図２（ｆ）に示すように、不純物含有半導体層７上に、スパッタにてＭｏを約１００ｎｍ成膜し、それを島状にパターニングして、ソース／ドレイン電極８を形成する。こうして、ＴＦＴが完成する。

上記のように作製されたＴＦＴの電気特性を測定した。測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴを２５℃に保たれたステージ上で測定した。測定条件は、ソース電極に０Ｖ、ドレイン電極に０．１Ｖ、１Ｖ、１０Ｖをそれぞれ印加した状態でゲート電圧（ＶＧ）を−１０Ｖから＋２０Ｖまでスイープさせた。こうして得られたドレイン電流（ＩＤ）の特性をＴＦＴのＶＧ−ＩＤ特性とした。また、ＴＦＴの耐久試験として、ソース電極及びドレイン電極に０Ｖ、ゲート電極に＋１０Ｖを２０時間印加し続け、その前後でのＶＧ−ＩＤ特性の測定を行い、特性の変化を確認した。測定結果を図３に示す。

図３のＶＧ−ＩＤ特性において、ドレイン電極に１０Ｖ印加したときのＳ値が、ゲート絶縁膜にリンを含まないＴＦＴでは１．３であるのに対し、リンを含むＴＦＴでは０．７に減少した。また、上記耐久試験におけるΔＶｔｈは、ゲート絶縁膜にリンを含むＴＦＴと含まないＴＦＴとで同様に小さい値を示した。これらのことから、ゲート絶縁膜にリンをドープしたことで、ΔＶｔｈを抑制すると同時にＳ値を減少させ、良好な初期特性を示すことがわかった。

１：基板、３：ゲート電極、４：ゲート絶縁膜、５：結晶性半導体層、８：ソース／ドレイン電極

Claims (4)

1. 基板上に、
   ゲート電極、リンを含むゲート絶縁膜、結晶性半導体層、ソース及びドレイン電極を有し、
   前記ゲート電極、前記ゲート絶縁膜、前記結晶性半導体層が、前記基板側からこの順で積層され、
   前記結晶性半導体層が、前記基板とは反対側で前記ソース及びドレイン電極とオーミック接触していることを特徴とする薄膜トランジスタ。
2. 前記ゲート絶縁膜中のリンの濃度は、前記結晶性半導体層に近づくにつれて高くなっていることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 基板上にゲート電極を形成する工程と、
   前記ゲート電極を覆うようにして、リンを含むゲート絶縁膜を形成する工程と、
   前記ゲート電極上に前記ゲート絶縁膜を介して結晶性半導体層を形成する工程と、
   前記結晶性半導体層上にソース及びドレイン電極をオーミック接触させて形成する工程と、
   を有することを特徴とする薄膜トランジスタの製造方法。
4. 前記ゲート絶縁膜を形成する工程において、ホスフィンとシラン及びアンモニアとの混合ガスを使用することを特徴とする請求項３に記載の薄膜トランジスタの製造方法。

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