WO2012137251A1 - 表示装置用薄膜半導体装置及びその製造方法 - Google Patents

表示装置用薄膜半導体装置及びその製造方法 Download PDF

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林　宏
孝啓 川島
玄士朗 河内
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パナソニック株式会社
パナソニック液晶ディスプレイ株式会社
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Definitions

  • the present invention relates to a thin film semiconductor device for a display device and a manufacturing method thereof, and more particularly to a channel protection type thin film semiconductor device for a display device and a manufacturing method thereof.
  • an organic EL display using an organic material EL (Electroluminescence) as one of the next generation flat panel displays replacing the liquid crystal display has been attracting attention.
  • an active matrix display device such as an organic EL display
  • a thin film semiconductor device for a display device hereinafter simply referred to as “thin film semiconductor device” called a thin film transistor (TFT: Thin Film Transistor) is used.
  • an organic EL display is a current-driven display device unlike a voltage-driven liquid crystal display, and development of a thin film semiconductor device having excellent on / off characteristics as a drive circuit for an active matrix display device has been urgently developed. Yes.
  • a bottom gate type thin film semiconductor device in which a gate electrode is formed on the substrate side from the channel layer can be reduced in cost. Is generally used.
  • This bottom gate type thin film semiconductor device includes a channel etching type thin film semiconductor device that etches a channel layer serving as a current conduction path, and a channel protection type (etching stopper type) thin film semiconductor that protects the channel layer from etching processing.
  • a channel etching type thin film semiconductor device that etches a channel layer serving as a current conduction path
  • etching stopper type channel protection type
  • the channel etching type thin film semiconductor device has an advantage that the number of photolithography steps can be reduced and the manufacturing cost is lower than that of the channel protection type thin film semiconductor device.
  • the channel protective thin film semiconductor device can prevent damage to the channel layer due to the etching process, and can suppress an increase in variation in characteristics within the substrate surface.
  • the channel protection type thin film semiconductor device is advantageous for high definition because the channel layer can be thinned and the parasitic resistance component can be reduced to improve the on-state characteristics.
  • the channel protection type thin film semiconductor device is suitable for a thin film semiconductor device in a current drive type organic EL display device using an organic EL element, for example, and the manufacturing cost is increased as compared with the channel etching type thin film semiconductor device. Even so, attempts have been made to employ it in pixel circuits of organic EL display devices (for example, Non-Patent Document 1).
  • Patent Document 1 As a channel protection type thin film semiconductor device that realizes excellent on-characteristics, a thin film semiconductor device having a channel layer with a convex structure has been proposed (for example, Patent Document 1).
  • Patent Document 1 when a current flows between the source and drain electrodes via the lower portions on both sides of the convex shape of the channel layer, the convexity of the channel layer is generated. Since the lower portions on both sides of the shape are formed to be thinner than the convex upper portion of the channel layer, the resistance component in the vertical direction of the channel layer can be reduced. Therefore, the transverse resistance at the lower part of the convex shape of the channel layer can be kept low, and the on-current can be increased. Further, the convex upper portion of the channel layer becomes a resistance between the source electrode and the drain electrode. Thereby, the movement of the charge in the back channel between the source electrode and the drain electrode is suppressed.
  • Patent Document 2 discloses a method of forming a functional layer constituting a thin film semiconductor device by applying it by a wet process using a liquid containing a desired material. By this method, the throughput is high and the manufacturing cost of the display device can be reduced as compared with the conventional method of forming a functional layer by processing under vacuum by CVD or sputtering.
  • Patent Document 1 since the technique disclosed in Patent Document 1 only suppresses the movement of charges by using the convex upper portion of the channel layer as a resistance, the source electrode and the drain are within a range in which the movement of charges can be suppressed as a resistance. It only suppresses the movement of charge in the back channel between the electrodes.
  • the channel protective layer when a channel protective layer is deposited by CVD or sputtering using an inorganic material such as a silicon oxide film as the channel protective layer and formed into a desired pattern using wet etching or dry etching, the channel protective layer includes There is a positive fixed charge. Therefore, a weak voltage (Vf) is applied to the channel layer (near the interface between the channel protective layer and the channel layer) located below the channel protective layer due to the fixed charge. In this case, if the voltage (Vf) due to the fixed charge becomes equal to or higher than the threshold voltage (Vbc) of the back channel of the channel layer, the parasitic transistor operates when the TFT is turned off via the back channel of the channel layer. Leakage current flows and off characteristics deteriorate.
  • Patent Document 1 has a problem that even if the off-state current can be reduced due to the convex shape, it cannot be significantly reduced until the resistance limit is exceeded.
  • the residue of the organic material acts as a parasitic resistance that blocks the movement of carriers, so the on-current decreases. Furthermore, since the thickness of the organic material residue is not necessarily uniform in each thin film semiconductor device existing on the substrate, there is a problem that variation in on-characteristics in the thin film semiconductor device is remarkably increased. As a result, the advantage of the channel protection type thin film semiconductor device with small characteristic variation is lost.
  • Patent Document 1 and Patent Document 2 each have the function of increasing the on-current and the function of reducing the cost, but at the same time, the side effect of increasing the off-current and the on-current There is a side effect of reducing the characteristics and increasing the characteristic variation.
  • the present invention has been made in view of the above problems, and provides a thin film semiconductor device for a display device and a manufacturing method thereof that can improve on-off characteristics in a channel protection type semiconductor device structure. Objective.
  • one embodiment of a thin film semiconductor device includes a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the gate electrode, and the gate insulation.
  • a channel layer formed on the film and having a convex shape on the surface; a channel protective layer formed on the convex shape of the channel layer and containing an organic material containing silicon, oxygen, and carbon; and a convexity of the channel layer. It is formed at the interface between the upper surface of the shape and the channel protective layer, contains carbon as a main component, and the carbon that is the main component is an interface layer that is carbon derived from the organic material, and ends of the channel protective layer.
  • a thin film semiconductor device for a display device that can improve an on-current while reducing an off-current exceeding a limit of a layer as a resistance.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of a thin film semiconductor device 10 for a display device according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view schematically showing a substrate preparation step in the method for manufacturing the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view schematically showing a gate electrode forming step in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2C is a cross-sectional view schematically showing a gate insulating film forming step in the method for manufacturing the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of a thin film semiconductor device 10 for a display device according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view schematically showing a substrate preparation step in
  • FIG. 2D is a cross-sectional view schematically showing a channel layer forming step in the method for manufacturing the thin film semiconductor device for display device 10 according to the first embodiment of the present invention.
  • FIG. 2E is a cross-sectional view schematically showing a channel protective layer applying step in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2F is a cross-sectional view schematically showing a pre-baking step of the channel protective layer in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2G is a cross-sectional view schematically showing the exposure and development steps of the channel protective layer in the method for manufacturing the thin film semiconductor device for display device 10 according to the first embodiment of the present invention.
  • FIG. 2H is a cross-sectional view schematically showing a post-baking step of the channel protective layer in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2I is a cross-sectional view schematically showing an etching step (first stage) in the method for manufacturing the thin film semiconductor device for display device 10 according to the first embodiment of the present invention.
  • FIG. 2J is a cross-sectional view schematically showing an etching step (second stage) in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2K is a cross-sectional view schematically showing a contact layer forming step in the method for manufacturing the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • FIG. 2L is a cross-sectional view schematically showing a source / drain metal film forming step in the method for manufacturing the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 2M is a cross-sectional view schematically showing a contact layer patterning step and a source and drain electrode patterning step in the method for manufacturing the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • 3A is a cross-sectional TEM image of a region A surrounded by a broken line in FIG.
  • FIG. 3B is a schematic diagram for explaining a cross-sectional structure of a region B surrounded by a broken line in FIG. 3A.
  • FIG. 4 is a cross-sectional view of a thin film semiconductor device for a display device according to a modification of the first embodiment of the present invention.
  • FIG. 5 is a view showing the concentration distribution of carbon and sulfur contained in the film constituting the thin film semiconductor device for a display device according to the modification shown in FIG.
  • FIG. 6A is a diagram for explaining the operation of the thin film semiconductor device 100 for a display device according to the conventional example.
  • FIG. 6B is a diagram for explaining the first function and effect of the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 7A is a diagram for explaining the operation of the thin film semiconductor device 200 for a display device according to a comparative example.
  • FIG. 7B is a cross-sectional TEM image of a region D surrounded by a broken line in FIG. 7A.
  • FIG. 7C is a diagram for explaining a second effect of the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • FIG. 8A is a diagram illustrating a change in logarithm of the drain current Ids with respect to the gate voltage Vgs in the thin film semiconductor device 100 for a display device according to the comparative example.
  • FIG. 8B is a diagram showing a change in logarithm of the drain current Ids with respect to the gate voltage Vgs in the thin film semiconductor device for display device 100 according to the first embodiment of the present invention.
  • FIG. 9A is a diagram showing a change in logarithm of the drain current Ids with respect to the gate voltage Vgs.
  • FIG. 9B is a diagram illustrating a change in the drain current Ids with respect to the drain voltage Vds.
  • FIG. 10A is a cross-sectional view schematically showing an etching step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second embodiment of the present invention.
  • FIG. 10B is a cross-sectional view schematically showing an oxygen plasma processing step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second embodiment of the present invention.
  • FIG. 10C is a cross-sectional view schematically showing a contact layer forming step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second embodiment of the present invention.
  • FIG. 10D is a cross-sectional view schematically showing a source / drain metal film forming step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second exemplary embodiment of the present invention.
  • FIG. 10B is a cross-sectional view schematically showing an oxygen plasma processing step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second embodiment of the present invention.
  • FIG. 10C is a cross-sectional view schematically showing a contact layer forming step in the method for manufacturing the thin film semiconductor device for display device 10A according to the second embodiment of the present invention.
  • FIG. 10D is a
  • FIG. 10E is a cross-sectional view schematically showing a contact layer patterning step and a source / drain electrode patterning step in the method for manufacturing the thin film semiconductor device for a display device 10A according to the second embodiment of the present invention.
  • FIG. 11 is a diagram showing an IR spectrum in the conventional example and the thin film semiconductor device for a display device according to the first and second embodiments of the present invention.
  • FIG. 12A is a diagram for explaining the operation (back channel) of the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • FIG. 12B is a diagram for explaining the operation of the thin film semiconductor device 10A for a display device according to the second embodiment of the present invention.
  • FIG. 13A is a diagram for explaining the operation (carrier trap) of the thin film semiconductor device 10 for display device according to the first embodiment of the present invention.
  • FIG. 13B is a diagram for explaining the operation of the thin film semiconductor device 10A for a display device according to the second embodiment of the present invention.
  • FIG. 14 is a diagram showing the shift amount of the threshold voltage when stress is applied in the thin film semiconductor devices 10 and 10A for display devices according to the first and second embodiments of the present invention.
  • FIG. 15 is a diagram showing current-voltage characteristics in the thin film semiconductor devices 10 and 10A for display devices according to the first and second embodiments of the present invention.
  • FIG. 16A is a cross-sectional view schematically showing an etching step in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16B is a cross-sectional view schematically showing a baking step (second baking step) in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16C is a cross-sectional view schematically showing a contact layer forming step in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16A is a cross-sectional view schematically showing an etching step in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16B is a cross-sectional view schematically showing a baking step (second baking step) in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16D is a cross-sectional view schematically showing a source / drain metal film forming step in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 16E is a cross-sectional view schematically showing a contact layer patterning step and a source / drain electrode patterning step in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • FIG. 17 is a cross-sectional view schematically showing a configuration of a thin film semiconductor device 10C for a display device according to the fourth embodiment of the present invention.
  • FIG. 18 is a partially cutaway perspective view of the organic EL display according to the embodiment of the present invention.
  • FIG. 19 is a diagram showing a circuit configuration of a pixel using the thin film semiconductor device for a display device according to the embodiment of the present invention.
  • One embodiment of a thin film semiconductor device for a display device is formed on a substrate, a gate electrode formed on the substrate, a gate insulating film formed on the gate electrode, and the gate insulating film.
  • the interface layer containing carbon as a main component is formed between the convex shape of the channel layer and the channel protective layer, the carrier mobility in the back channel of the channel layer can be reduced.
  • the movement of fixed charges from the channel protective layer to the channel layer can be reduced.
  • the leakage current at the time of OFF can be suppressed, so that the OFF characteristics can be improved.
  • the film thickness on both sides of the convex shape is smaller than the film thickness of the convex shape due to the convex shape of the channel layer, so the film thickness of the channel layer below the source electrode and below the drain electrode Can be thinned. Accordingly, since the transverse resistance in the current path (front path) flowing from the source electrode and the drain electrode through the lower portions on both sides of the convex portion of the channel layer can be reduced, the on-current can be increased.
  • the upper surface and the side surface of the end portion of the channel protective layer, the side surface of the interface layer formed on the side surface of the channel protective layer, and the side surface of the interface layer are formed.
  • Two contact layers formed on a convex side surface of the channel layer and an upper surface of the channel layer extending from the convex side surface of the channel layer, and the source electrode is formed of the two contact layers.
  • the drain electrode is formed on the other of the two contact layers.
  • the lower portions on both sides of the convex shape of the channel layer serve as a charge transfer path between the source electrode, the drain electrode, and the channel layer. It is preferable.
  • the film thickness difference between the film thickness at the convex portion of the channel layer and the film thickness at the lower portions on both sides of the convex shape of the channel layer is 2 nm or more. Preferably there is.
  • the width of the channel protective layer is preferably the same as the width of the upper surface of the convex upper portion of the channel layer.
  • the concentration of carbon contained in the interface layer is preferably 50 times or more of the concentration of carbon as an impurity contained in the channel layer. In one embodiment of the thin film semiconductor device for a display device according to the present invention, the concentration of carbon contained in the interface layer is preferably 5 ⁇ 10 20 [atoms / cm 3 ] or more.
  • the organic material preferably contains sulfur.
  • the carrier mobility can be further reduced by sulfur contained in the interface layer.
  • the concentration of sulfur contained in the interface layer is preferably 100 times or more the concentration of sulfur as an impurity contained in the channel layer. In one embodiment of the thin film semiconductor device for a display device according to the present invention, the concentration of sulfur contained in the interface layer is preferably 5 ⁇ 10 19 [atoms / cm 3 ] or more.
  • the effect of reducing the carrier mobility in the interface layer can be surely exhibited.
  • the interface layer preferably has a specific resistance of 2 ⁇ 10 6 [ ⁇ ⁇ cm] or more.
  • the insulation of the interface layer can be improved, the carrier mobility in the interface layer can be further reduced.
  • the thickness of the interface layer is preferably 1 nm or more and 5 nm or less.
  • an interface layer having a thickness of about 1 nm to 5 nm can be formed.
  • the channel layer includes a first channel layer having a convex lower portion made of a polycrystalline semiconductor layer, and a non-channel formed on the first channel layer. And a second channel layer made of a crystalline semiconductor layer and having a convex shape on the surface.
  • the on-characteristic can be improved by the first channel layer, and the off-characteristic can be improved by the second channel layer, so that a thin film semiconductor device for a display device that is further excellent in on-off characteristics is realized. be able to.
  • the polycrystalline semiconductor layer is polycrystalline silicon and the amorphous semiconductor layer is amorphous silicon.
  • the polycrystalline semiconductor layer may include a microcrystalline semiconductor layer having an average particle diameter of 10 nm to 50 nm.
  • a first step of preparing a substrate, a second step of forming a gate electrode on the substrate, and a gate insulation on the gate electrode A third step of forming a film; a fourth step of forming a channel layer on the gate insulating film; and a channel protective layer is formed on the channel layer by applying an organic material containing silicon, oxygen, and carbon.
  • Baking the channel protective layer in the fifth step includes carbon as a main component at the interface between the channel layer and the channel protective layer, and the carbon that is the main component is carbon derived from the organic material.
  • the interface layer containing carbon as a main component is formed between the convex shape of the channel layer and the channel protective layer, the carrier mobility in the back channel of the channel layer can be reduced. The movement of fixed charges from the channel protective layer to the channel layer can be reduced. Thereby, the leakage current at the time of OFF can be suppressed.
  • the film thickness on both sides of the convex shape is smaller than the film thickness of the convex shape due to the convex shape of the channel layer, so the film thickness of the channel layer below the source electrode and below the drain electrode Can be thinned. Accordingly, since the transverse resistance in the current path (front path) flowing from the source electrode and the drain electrode through the lower portions on both sides of the convex portion of the channel layer can be reduced, the on-current can be increased.
  • the interface layer between the source electrode and the channel layer and between the drain electrode and the channel layer is removed by etching, between the source electrode and the channel layer, and between the drain electrode and the channel layer. There is no interfacial layer in between. Thereby, the inhibition of carrier movement in the current path flowing from the source electrode and the drain electrode through the lower portions on both sides of the convex portion of the channel layer does not occur. Accordingly, the transverse resistance can be reduced, and the on-current can be increased.
  • the interface layer can be uniformly removed in the substrate plane by etching, variation in the on-characteristics of the thin film semiconductor device for display device in the substrate plane can be reduced.
  • the manufacturing method according to this aspect it is possible to obtain a thin film semiconductor device for a display device that is excellent in on-characteristics and off-characteristics and has high on-characteristic variations.
  • the predetermined etching method is dry etching.
  • the interface layer can be easily removed by using dry etching.
  • the upper and side surfaces of the end portion of the channel protective layer, the channel protective layer Two contacts on the side of the interface layer spanning the side of the channel, the convex side of the channel layer spanning the side of the interface layer, and the top of the channel layer spanning the convex side of the channel layer Forming a layer, wherein in the eighth step, the source electrode is formed on one of the two contact layers, and the drain electrode is formed on the other of the two contact layers. Preferably it is formed.
  • a step of performing oxygen plasma treatment on the channel protective layer at any stage between the sixth step and the eighth step is preferable to include.
  • a channel protective layer made of an organic material contains a larger amount of fixed charges and trap centers than a channel protective layer made of silicon oxide.
  • a step of performing oxygen plasma treatment on the channel protective layer is provided at any stage between the sixth step and the eighth step. That is, in the sixth step, after the interface layer is formed at the interface between the channel region and the channel protective layer by baking the channel protective layer, the channel protective layer is subjected to oxygen plasma treatment.
  • This oxygen plasma treatment decomposes the organic component of the channel protective layer, and oxygen atoms are inserted into the skeleton of the molecules constituting the channel protective layer.
  • the channel protective layer becomes a film having a skeleton and a composition close to those of the silicon oxide film. For this reason, the chance that electrons moving from the source electrode to the drain electrode are trapped by the organic component in the channel protective layer is reduced. As a result, the threshold voltage shift is suppressed, and the reliability of the device can be improved.
  • the organic component of the channel protective layer can be decomposed by the oxygen plasma treatment, the fixed charge in the channel protective layer can be reduced. Therefore, off-channel current can be suppressed by suppressing back channel conduction, so that off characteristics can be improved.
  • the oxygen plasma treatment decomposes an organic component in the channel protective layer, and oxygen atoms are added to silicon contained in the channel protective layer. It is preferable that they are bonded to form silicon oxide.
  • the oxygen plasma treatment includes a power density of 3 to 30 [W / cm 2 ], a temperature of 50 to 350 [° C.], and a pressure of It is preferably made in the range of 1 to 10 [Torr].
  • the organic component in the channel protective layer is decomposed, and the channel protective layer can be made a film close to a silicon oxide film.
  • a step of performing a second baking process on the channel protective layer at any stage between the sixth step and the eighth step is preferable to contain.
  • the second baking process is performed on the channel protective layer at any stage between the sixth process and the eighth process, the organic component in the channel protective layer can be decomposed, and the channel protection is performed.
  • the fixed charge in the layer can be reduced. Accordingly, back channel conduction can be suppressed, so that off current can be suppressed and off characteristics can be improved.
  • the method for manufacturing a thin film semiconductor device for a display device it is preferable to include a step of performing a second baking process on the channel protective layer prior to the oxygen plasma process.
  • the second baking process is performed in a temperature range of 300 to 350 [° C.].
  • the organic component in the channel protective layer is decomposed, and the channel protective layer can be made a film close to a silicon oxide film.
  • FIG. 1 is a cross-sectional view schematically showing the configuration of a thin film semiconductor device 10 for a display device according to a first embodiment of the present invention.
  • a thin film semiconductor device 10 for a display device is a channel protection type bottom gate type thin film transistor device, and includes a substrate 1 and a substrate 1 above.
  • the substrate 1 is a glass substrate made of a glass material such as quartz glass, non-alkali glass, and high heat resistance glass.
  • a silicon nitride film (SiNx), silicon oxide (SiOy) or silicon oxynitride film is formed on the substrate 1.
  • An undercoat layer made of (SiOyNx) or the like may be formed.
  • the undercoat layer may play a role of mitigating the influence of heat on the substrate 1 in a high-temperature heat treatment process such as laser annealing.
  • the thickness of the undercoat layer is, for example, about 100 nm to 2000 nm.
  • the gate electrode 2 is made of a single layer structure or a multilayer structure such as a conductive material or an alloy thereof.
  • a conductive material or an alloy thereof For example, molybdenum (Mo), aluminum (Al), copper (Cu), tungsten (W), titanium (Ti), A pattern is formed in a predetermined shape on the substrate 1 using chromium (Cr), molybdenum tungsten (MoW), or the like.
  • the film thickness of the gate electrode 2 is about 20 to 500 nm, for example.
  • the gate insulating film 3 is made of, for example, silicon oxide (SiOy), silicon nitride (SiNx), silicon oxynitride film (SiOyNx), aluminum oxide (AlOz), tantalum oxide (TaOw), or a laminated film thereof. Is formed on the substrate 1 and the gate electrode 2 so as to cover the substrate 1 on which is formed.
  • the gate insulating film 3 since a crystalline silicon thin film is used as the channel layer 4, it is preferable to use silicon oxide as the gate insulating film 3. This is because in order to maintain a good threshold voltage characteristic in the TFT, it is preferable to make the interface state between the channel layer 4 and the gate insulating film 3 good, and silicon oxide is suitable for this. .
  • the film thickness of the gate insulating film 3 is, for example, 50 nm to 300 nm.
  • the channel layer 4 is a semiconductor layer formed on the gate insulating film 3 and has a channel region which is a region in which carrier movement is controlled by the voltage of the gate electrode 2.
  • the channel layer 4 is a polycrystalline silicon thin film formed by crystallizing amorphous silicon (amorphous silicon).
  • the polycrystalline silicon thin film can be a silicon thin film having a mixed crystal structure of amorphous silicon and crystalline silicon.
  • it is preferable that at least a predetermined channel region of the channel layer 4 is composed of a film having a high proportion of crystalline silicon.
  • the channel layer 4 has a convex shape (convex portion) and a flat shape (flat portion) on the surface.
  • the film thickness of the flat part is thinner than the film thickness of the convex part (height of the convex part).
  • the convex portions of the channel layer 4 are located above the gate electrode 2, and both ends thereof are located inside the both ends of the gate electrode 2. That is, the gate length (channel length) of the gate electrode 2 is longer than the length of the channel layer 4 in the gate length direction.
  • the lower portions on both sides of the convex portion of the channel layer 4, that is, the flat portion of the channel layer 4 becomes a charge transfer path between the source electrode 8 s (drain electrode 8 d) and the channel region of the channel layer 4.
  • the region above the gate electrode 2 in the flat portion of the channel layer 4 is a thinned channel region.
  • the film thickness difference between the film thickness of the convex part and the film thickness of the flat part is about 2 nm or more, and the film thickness of the convex part is about 20 nm to 100 nm.
  • the film thickness is about 10 nm to 90 nm.
  • the film thickness of the convex part can be 40 nm, and the film thickness of the flat part can be 20 nm.
  • the crystal grain size of the crystalline silicon in the polycrystalline silicon thin film of the channel layer 4 is, for example, about 5 nm to 1000 nm.
  • the channel protective layer 5 is a protective film that protects the channel region of the channel layer 4, and is formed on the convex shape of the channel layer 4.
  • the channel protective layer 5 is a channel etching stopper (CES) for preventing the channel region of the channel layer 4 from being etched during the etching process when forming the pair of contact layers 7. Acts as a layer. That is, the upper portion of the channel protective layer 5 is etched by etching when the contact layer 7 is patterned (not shown).
  • the film thickness of the channel protective layer 5 (the portion not etched by channel etching) is, for example, 300 nm to 1000 nm.
  • the lower limit of the thickness of the channel protective layer 5 is determined by suppressing the influence of the margin due to channel etching and the fixed charge in the channel protective layer.
  • the upper limit of the channel protective layer 5 is determined by suppressing a decrease in process reliability accompanying an increase in level difference.
  • the channel protective layer 5 is an organic material layer made of an organic material mainly containing an organic material containing silicon, oxygen, and carbon, and is not an inorganic material layer mainly composed of an inorganic material such as silicon oxide or silicon nitride. .
  • the channel protective layer 5 has an insulating property, and the pair of contact layers 7 are not electrically connected to each other.
  • the channel protective layer 5 can be formed by patterning and solidifying a photosensitive coating type organic material.
  • the organic material for forming the channel protective layer 5 includes, for example, an organic resin material, a surfactant, a solvent, and a photosensitive agent.
  • organic resin material a photosensitive or non-photosensitive organic resin material composed of one or more kinds selected from polyimide, acrylic, polyamide, polyimide amide, resist, benzocyclobutene, and the like can be used.
  • surfactant a surfactant made of a silicon compound such as siloxane can be used.
  • solvent an organic solvent such as propylene glycol monomethyl ether acetate or 1,4-dioxane can be used.
  • the photosensitizer a positive photosensitizer such as naphthoquinone diazite can be used. Note that the photosensitizer contains carbon and sulfur.
  • the organic material for forming the channel protective layer 5 can be applied and formed by a coating method such as a spin coating method.
  • the organic material having a predetermined shape can be selectively formed by a droplet discharge method or a printing method capable of forming a predetermined pattern such as screen printing or offset printing.
  • the interface layer 6 is an insulating layer having insulating properties formed at the interface between the convex upper surface of the channel layer 4 and the channel protective layer 5.
  • the specific resistance of the interface layer 6 is preferably 2 ⁇ 10 6 [ ⁇ ⁇ cm] or more.
  • the interface layer 6 is a layer generated when the channel protective layer 5 is formed on the channel layer 4, and is generated at the interface between the surface layer of the channel layer 4 and the channel protective layer 5.
  • the interface layer 6 contains carbon (carbon) as a main component, and the main component carbon is carbon derived from an organic material constituting the channel protective layer 5. That is, the carbon that is the main component of the interface layer 6 includes carbon contained in the organic material for forming the channel protective layer 5. Further, in the present embodiment, the interface layer 6 also contains sulfur. The detailed configuration of the interface layer 6 will be described later.
  • the pair of contact layers 7 are made of an amorphous semiconductor layer containing impurities at a high concentration or a polycrystalline semiconductor layer containing impurities at a high concentration, and are formed above the channel layer 4 via a channel protective layer 5. In addition, the pair of contact layers 7 are disposed on the channel protective layer 5 so as to face each other with a predetermined interval.
  • each of the pair of contact layers 7 is formed so as to extend from the upper surface of the channel protective layer 5 to the flat portion of the channel layer 4. 6 and the upper surface of the flat portion of the channel layer 4 are formed. More specifically, the two contact layers 7 are separately provided on both sides of the convex portion of the channel layer 4, and the interface layer 6 is formed on the upper and side surfaces of the end portion of the channel protective layer 5 and on the side surface of the channel protective layer 5. , The side surface of the convex portion of the channel layer 4 extending from the side surface of the interface layer 6, and the upper surface (the upper surface of the flat portion) of the channel layer 4 extending from the side surface of the convex portion of the channel layer 4.
  • the pair of contact layers 7 is, for example, an n-type semiconductor layer in which amorphous silicon is doped with phosphorus (P) as an impurity, and n containing a high-concentration impurity of 1 ⁇ 10 19 [atm / cm 3 ] or more. + Layer.
  • the thickness of each contact layer 7 can be set to, for example, 5 nm to 100 nm.
  • the pair of source electrode 8 s and drain electrode 8 d are the upper and side portions of the end portion of the channel protective layer 5, the side portion of the interface layer 6 extending to the side portion of the channel protective layer 5, and the channel layer extending to the side portion of the interface layer 6. 4, and the upper part of the channel layer 4 formed on the side of the convex part of the channel layer 4. Further, the pair of source electrode 8s and drain electrode 8d are provided apart from each other.
  • the pair of source electrode 8s and drain electrode 8d are formed above the channel layer 4 and are formed on each contact layer 7, respectively. That is, the source electrode 8 s is formed on one contact layer 7 of the pair of contact layers 7, and the drain electrode 8 d is formed on the other contact layer 7 of the pair of contact layers 7. Yes.
  • the source electrode 8s and the drain electrode 8d can each have a single layer structure or a multilayer structure made of a conductive material or an alloy thereof, such as aluminum (Al), molybdenum (Mo), It is made of a material such as tungsten (W), copper (Cu), titanium (Ti), or chromium (Cr).
  • the source electrode 8s and the drain electrode 8d are formed by a three-layer structure of MoW / Al / MoW.
  • the film thickness of the source electrode 8s and the drain electrode 8d is, for example, about 100 nm to 500 nm.
  • the thin film semiconductor device 10 for a display device according to the present embodiment is configured as described above.
  • FIGS. 2A to 2M are cross-sectional views schematically showing the configuration of each step in the method for manufacturing the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • a glass substrate is prepared as the substrate 1.
  • an undercoat layer made of a silicon nitride film, a silicon oxide film, a silicon oxynitride film, or the like may be formed on the substrate 1 by plasma CVD or the like.
  • a gate electrode 2 having a predetermined shape is formed on the substrate 1.
  • a gate metal film made of MoW is formed on the substrate 1 by sputtering, and the gate metal film is patterned using a photolithography method and a wet etching method, whereby the gate electrode 2 having a predetermined shape can be formed.
  • MoW wet etching can be performed using, for example, a chemical solution in which phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed in a predetermined composition.
  • a gate insulating film 3 is formed so as to cover the substrate 1 on which the gate electrode 2 is formed.
  • the gate insulating film 3 made of silicon oxide is formed by plasma CVD or the like so as to cover the gate electrode 2.
  • the film can be formed by introducing silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) at a predetermined concentration ratio.
  • a channel layer 4 made of a crystalline silicon thin film is formed on the gate insulating film 3.
  • an amorphous silicon thin film made of amorphous silicon is formed on the gate insulating film 3 by plasma CVD or the like.
  • the film can be formed by introducing silane gas (SiH 4 ) and hydrogen gas (H 2 ) at a predetermined concentration ratio.
  • the amorphous silicon thin film is annealed at a temperature of 500 ° C. to 900 ° C. Crystallize.
  • the channel layer 4 made of a crystalline silicon thin film can be formed on the gate insulating film 3.
  • the amorphous silicon thin film was crystallized by laser annealing using an excimer laser.
  • laser annealing using a pulse laser having a wavelength of about 370 to 900 nm laser annealing using a continuous wave laser having a wavelength of about 370 to 900 nm, rapid thermal processing (RTP), or direct growth by CVD. It may be crystallized by such a method.
  • a predetermined organic material for forming the channel protective layer 5 is applied by a predetermined coating method to form the channel protective layer 5 on the channel layer 4.
  • the channel protective layer 5 can be formed on the entire surface of the channel layer 4 by applying and spin coating a predetermined organic material on the channel layer 4.
  • the film thickness of the channel protective layer 5 can be controlled by the viscosity of the organic material and the coating conditions (rotation speed, blade speed, etc.).
  • the above-described photosensitive coating type organic material containing silicon, oxygen, and carbon can be used as the predetermined organic material of the channel protective layer 5.
  • the channel protective layer 5 is pre-baked to pre-fire the channel protective layer 5.
  • heating is performed at a temperature of about 110 ° C. for about 60 seconds.
  • the solvent contained in the channel protective layer 5 is vaporized.
  • the interface layer 6 generated in this manner contains carbon as a main component, and the main component carbon is carbon derived from the organic material of the channel protective layer 5 formed on the channel layer 4.
  • TMAH Tetra Methyl Ammonium Hydroxide
  • the channel protective layer 5 may be formed by patterning the channel protective layer 5 by a photolithography method and a wet etching method.
  • the lower layer portion of the channel protective layer 5 and the interface layer 6 are not removed in the development processing when the channel protective layer 5 is patterned. That is, a part of the channel protective layer 5 is generated as a residue when the channel protective layer 5 is processed. Even if the residue of the channel protective layer 5 is not left, in the development process when forming the pattern of the channel protective layer 5, the interface layer 6 cannot be removed and the interface layer 6 is exposed. It turns out that it will remain.
  • post-baking is performed on the patterned channel protective layer 5 to main-fire the channel protective layer 5.
  • heating is performed at a temperature of 280 ° C. to 300 ° C. for about 1 hour.
  • a part of the organic component in the channel protective layer 5 is vaporized and decomposed to improve the film quality.
  • the residue of the channel protective layer 5 and the interface layer 6 under the residue are removed by a predetermined etching method. That is, the channel protective layer 5 and the channel layer 4 are etched by a predetermined etching method so as to leave a layer positioned under the channel protective layer 5 having a predetermined shape which is originally set. Convex portions are formed in the channel layer 4 according to the shape.
  • etching method for example, dry etching by reactive ion etching can be used. Further, this dry etching is preferably performed in two stages as shown in FIGS. 2I and 2J.
  • the residue of the channel protective layer 5 located at both ends of the channel protective layer 5 and the interface layer 6 under the residue are etched using oxygen gas. Remove with.
  • the residue of the channel protection layer 5 and the residue of the interface layer, which are located at both ends of the channel protection layer 5, are mixed with tetrafluoromethane ( By etching using a mixed gas of CF 4 ) and hydrogen or a mixed gas of fluorinated methane and oxygen, a region of the channel layer 4 that is not covered with the channel protective layer 5 is removed. Thereby, the channel layer 4 can be made into a convex shape.
  • the etching process is performed in two stages, and as a first stage etching, the residue of the channel protective layer 5 located at both ends of the channel protective layer 5 and the interface layer 6 under the residue are removed, It is possible to prevent the shape abnormality in the channel layer 4 due to the mask that is not used. That is, if the channel layer 4 is made to have a convex shape by etching while the residue of the channel protective layer 5 and the interface layer 6 below the residue remain, the residue of the channel protective layer 5 and the interface layer 6 In some cases, the channel layer 4 cannot be formed into a desired convex shape due to an unintended mask. However, the unintended mask can be removed by performing the first-stage etching.
  • the etching rate can be lowered by using a mixed gas in the second stage etching, the controllability of the film thickness at both ends of the convex shape is improved.
  • the etching rate can be controlled to 40 to 1 nm / min by changing the hydrogen concentration from 0% to 50%.
  • the channel layer 4 is processed into a desired convex shape while removing the residue located at both ends of the channel protective layer 5 and the interface layer 6 under the residue that could not be removed in the first stage etching. Can do.
  • the channel protective layer 5 having a predetermined shape remains on the convex portion of the channel layer 4, and the channel layer 4 is formed as a portion corresponding to the etched region at the same time as the convex portion is formed on the channel layer 4. A flat portion is formed on the surface. Thereby, the channel layer 4 (flat portion) not covered with the channel protective layer 5 is exposed.
  • the predetermined etching method uses etching divided into two stages, it is not always necessary to carry out the etching in two stages.
  • the contact layer 7 is formed so as to extend from the upper surface of the channel protective layer 5 to the flat portion of the channel layer 4.
  • the channel protective layer 5 on the convex portion of the channel layer 4 and the flat portion of the channel layer 4 are covered with amorphous silicon doped with a pentavalent element such as phosphorus by plasma CVD, for example.
  • a contact layer 7 is formed.
  • the source / drain metal film 8 to be the source electrode 8s and the drain electrode 8d is formed so as to cover the contact layer 7.
  • the source / drain metal film 8 having a three-layer structure of MoW / Al / MoW is formed by sputtering.
  • a resist material is applied on the source / drain metal film 8, and exposure and development are performed to form a resist patterned in a predetermined shape.
  • wet etching is performed using this resist as a mask to pattern the source / drain metal film 8, thereby forming a source electrode 8s and a drain electrode 8d having a predetermined shape as shown in FIG. 2M.
  • the contact layer 7 functions as an etching stopper.
  • the resist on the source electrode 8s and the drain electrode 8d is removed.
  • the contact layer 7 is patterned and the channel layer 4 is patterned into an island shape.
  • a pair of contact layers 7 and island-shaped channel layers 4 having a predetermined shape can be formed.
  • chlorine-based gas may be used.
  • the contact layer 7 and the channel layer 4 may be patterned by dry etching using a resist mask after the source electrode 8s and the drain electrode 8d are wet etched.
  • the thin film semiconductor device 10 for a display device according to the present embodiment can be manufactured.
  • FIG. 3A is a cross-sectional TEM image of the thin film semiconductor device 10 for a display device manufactured by the above manufacturing method (a portion of the region A surrounded by a broken line in FIG. 2K).
  • 3B is a schematic diagram for explaining a cross-sectional structure of a region B surrounded by a broken line in FIG. 3A.
  • a thin interface layer 6 is formed at the interface between the channel layer 4 and the channel protective layer 5 made of a crystalline silicon thin film. I understand that. 3A shows that the interface layer 6 having a thickness of about 2 nm is formed.
  • the interface layer 6 is a layer generated when the channel protective layer 5 is heated and solidified. As shown in FIG. 3B, the channel layer 4 side of the interface layer 6 is a material of the channel protective layer 5. It is considered that the silicon compound of the surfactant contained in is bonded to the silicon atoms of the channel layer 4.
  • Y in Y—Si— (O) 3 is a functional group reactively bonded to the organic material, such as an amino group, an epoxy group, a methacryl group, a vinyl group, or a mercapto group.
  • a SiOC-based polymer (a thin film formed with at least Si, O, and C as main components) and an S (sulfur) -based polymer (constituting elements such as Si, O, C, The thin film containing S) is present.
  • the SiOC-based polymer is obtained by polymerizing a surfactant silicon compound contained in the material of the channel protective layer 5 and carbon contained in the photosensitive organic resin material.
  • the S-based polymer is considered to be a thin film obtained by polymerizing a photosensitive agent, a surfactant and a photosensitive agent contained in the organic material of the channel protective layer 5.
  • the interface layer 6 is considered to have a structure in which the Si—O—Si bond and the polymer are combined into a matrix.
  • a channel protective layer 5 made of a bulk SiOC-based polymer.
  • the interface layer 6 is made of a material different from both the channel layer 4 and the channel protective layer 5. That is, as shown in the TEM image of FIG. 3A, layers having different contrasts can be confirmed between the channel layer 4 and the channel protective layer 5. In the TEM image, the difference in contrast indicates that the density of the material is different, which means that different layers exist. Therefore, the interface layer 6 exists between the channel layer 4 and the channel protective layer 5 as a layer different from these layers.
  • FIG. 4 is a cross-sectional view of a thin film semiconductor device 10C for a display device according to a modification of the first embodiment of the present invention manufactured for measuring the concentration distribution of carbon and sulfur.
  • 5 is a diagram showing the concentration distribution of carbon and sulfur contained in the film constituting the thin film semiconductor device 10C for a display device shown in FIG. 4, and the thickness (depth) indicated by the arrow C in FIG. The element concentration in the) direction is measured and plotted by secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • the thin film semiconductor device 10C for a display device shown in FIG. 4 is manufactured without performing the etching step (FIG. 2I) for removing the interface layer 6 in the above manufacturing method in order to measure the element concentration of the interface layer 6.
  • An amorphous silicon layer 70 is formed between the contact layer 7 and the source electrode 8s (drain electrode 8d).
  • the interface layer 6 has a higher carbon concentration and sulfur concentration than the other layers, and the carbon concentration contained in the interface layer 6 is 5 ⁇ 10 20 [atoms / cm 3 ] or more. In addition, it can be seen that the concentration of sulfur contained in the interface layer 6 is 5 ⁇ 10 19 [atoms / cm 3 ] or more.
  • the carbon concentration contained in the interface layer 6 is 50 times or more the carbon concentration as an impurity contained in the channel layer 4. It can also be seen that the sulfur concentration contained in the interface layer 6 is 100 times or more the sulfur concentration as an impurity contained in the channel layer 4.
  • the measurement results in FIG. 5 are for the thin film semiconductor device 10C for display device shown in FIG. 4, but the interface layer 6 between the channel layer 4 and the channel protective layer 5 is amorphous with the channel layer 4. Since it is the same as the interface layer 6 between the silicon layer 70 and the thin film semiconductor device 10 for a display device, the same measurement results as in FIG. 5 can be obtained.
  • FIG. 6A is a diagram for explaining the operation of the thin film semiconductor device 100 for a display device according to the conventional example.
  • FIG. 6B is a diagram for explaining a first function and effect of the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention shown in FIG. Note that the solid line arrow shown in FIG. 6A and the broken line arrow shown in FIG. 6B indicate the back channel (back path), that is, the flow of leakage current.
  • a thin film semiconductor device 100 for a display device according to a conventional example has a channel protective layer 105 made of an inorganic material formed on a channel layer 104.
  • the channel protective layer 105 is formed of an inorganic material, positive fixed charges are generated in the channel protective layer 105, and the channel layer 104 A weak voltage (Vf) is applied.
  • Vf threshold voltage
  • the inventors of the present application use an organic material as the channel protective layer 5 as in the thin film semiconductor device 10 for a display device shown in FIG. 6B, so that carbon is formed between the channel layer 4 and the channel protective layer 5.
  • the interface layer 6 as a main component was formed.
  • the interface layer 6 formed in this way contains carbon as a main component, and therefore contains more carbon than the channel layer 4.
  • the interface layer 6 mainly composed of carbon exists at the interface between the convex portion of the channel layer 4 and the channel protective layer 5, the scattering is increased at the interface between the channel protective layer 5 and the channel layer 4.
  • the interface layer 6 functions as a barrier that blocks the movement of carriers. That is, the resistance value at the convex portion of the channel layer 4 (upper layer portion of the channel region) can be increased. Thereby, the carrier mobility in the back channel region of the channel layer 4 can be reduced.
  • the interface layer containing carbon as a main component between the convex portion of the channel layer 4 and the channel protective layer 5. 6 is formed, the carrier mobility in the back channel region of the channel layer 4 can be reduced, and the movement of fixed charges from the channel protective layer 5 to the channel layer 4 can be reduced. Thereby, the leakage current at the time of OFF can be suppressed, so that the OFF characteristics can be improved.
  • FIG. 7A is a diagram for explaining the operation of the thin film semiconductor device 200 for a display device according to a comparative example.
  • FIG. 7B is a cross-sectional TEM image of a region D surrounded by a broken line in FIG. 7A.
  • FIG. 7C is a diagram for explaining a second effect of the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention.
  • the arrow shown to FIG. 7A and the practice arrow shown to FIG. 7C represent the front channel (front path
  • a thin film semiconductor device 200 for a display device according to a comparative example shown in FIG. 7A is a manufacturing process of the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention, as shown in FIG. In this configuration, the subsequent steps (FIG. 2J, FIG. 2K) are performed without performing the etching step (FIG. 2I) for removing the residue of the channel protective layer 5 and the interface layer 6 below the residue. .
  • the interface layer 206 exists in the entire region on the channel layer 4 in the thin film semiconductor device 200 for display device according to the comparative example, as shown in FIGS. 7A and 7B.
  • the channel protective layer 5 is formed on the interface layer 6 in a region other than the region where the channel protective layer 5 is originally formed. There is a residue.
  • the etching process is not performed, no convex portion is formed in the channel layer 4 and no flat portion is formed in the channel layer 4.
  • the gate insulating film 3 has a laminated structure of silicon nitride (SiN) and silicon oxide (SiO), and the channel layer 4 has a polycrystalline silicon film ( ⁇ c-Si) and an amorphous structure.
  • the contact layer 7 is made of n + Si, and the drain electrode 8d (source electrode 8s) is made of molybdenum (Mo).
  • the residue of the channel protective layer 5 and the interface layer between the source electrode 8 s and the channel layer 4 and between the drain electrode 8 d and the channel layer 4. 6 will exist.
  • the current path when the thin film semiconductor device for display device 200 according to the comparative example is turned on is a path indicated by an arrow (front path), and the current path includes the channel protection layer 5.
  • Residue and interface layer 6 are present. Accordingly, since these act as parasitic resistance (transverse resistance) that blocks the movement of carriers, the carriers in the front path that flow from the source electrode 8s and the drain electrode 8d through the lower portions on both sides of the convex portion of the channel layer 4 are used. Migration is inhibited. As a result, the on-current is lowered, and the on-characteristics are significantly lowered.
  • the thickness of the residue of the channel protective layer 5 that is an organic material is not necessarily in each thin film semiconductor device existing on the substrate. It will not be uniform. As a result, the effect as a parasitic resistance that blocks the movement of carriers becomes non-uniform, and the variation in on-characteristics in the thin-film semiconductor device increases remarkably.
  • the residue of the channel protective layer 5 and the residue are removed by the etching process (FIG. 2I).
  • the lower interface layer 6 is removed, and a flat portion is formed by thinning the channel region of the channel layer 4.
  • channel protection is provided between the source electrode 8s and the channel layer 4 and between the drain electrode 8d and the channel layer 4. There is no residue of layer 5 and no interfacial layer 6.
  • the current path when the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention is on is a path indicated by an arrow (front path).
  • the channel protective layer 5 residue and the interface layer 6 are not present.
  • the inhibition of carrier movement in the current path flowing from the source electrode 8s and the drain electrode 8d via the lower portions on both sides of the convex portion of the channel layer 4 does not occur.
  • the on-current can be increased.
  • the on characteristics can be improved.
  • the residue of the channel protective layer 5 and the interface layer 6 can be uniformly removed in the substrate surface by etching. That is, in each of the plurality of thin film semiconductor devices for display devices existing on the substrate, the residue of the channel protective layer 5 between the source electrode 8s and the channel layer 4 and between the drain electrode 8d and the channel layer 4 And the interface layer 6 are uniformly removed in the substrate plane. Accordingly, the variation in the on-characteristic can be reduced.
  • the film thickness on both sides (flat portions) of the convex portion in the channel layer 4 can be made thinner than the thickness of the convex portion by etching, the lower portions on both sides of the convex portion of the channel layer 4 from the source electrode 8s and the drain electrode 8d.
  • the thickness of the channel layer 4 at the lower part of the source electrode 8s and the lower part of the drain electrode 8d can be reduced in the current path that flows through. Accordingly, it is possible to reduce the transverse resistance in the current path (front path) that flows from the source electrode 8s and the drain electrode 8d through the lower portions on both sides of the convex portion of the channel layer 4.
  • the on-current can be greatly increased without reducing the overall thickness of the channel layer 4 made of a semiconductor layer.
  • the film thickness difference between the film thickness of the convex part and the film thickness of the flat part is preferably 2 nm or more.
  • the interface layer 206 formed on both sides of the channel protective layer 205 (convex portion) having a predetermined shape has a thickness of about 1 nm or more and 5 nm or less, and this serves as a barrier for the current path. Increase in on-characteristics and characteristics cause variations.
  • the interface layer 206 (unnecessary interface layer 206) formed on both sides of the channel protective layer 205 (convex portion) having a predetermined shape is removed, and a channel is formed as shown in FIG. 7C.
  • the layer 4 may be convex, and the unnecessary interface layer 206 can be removed by making the channel layer 4 convex. That is, as a result of removing the unnecessary interface layer 206, the channel layer 4 becomes convex.
  • Making the channel layer 4 convex in order to remove the interface layer 206 is another viewpoint.
  • the first step is to remove the unnecessary interface layer 206, and the convex shape of the channel layer 4 is determined.
  • the thickness of the flat portion in the channel layer 4 is set to 10 nm to 20 nm, and the channel layer 4 It is preferable that the film thickness difference between the convex portion and the flat portion is 2 nm or more.
  • the transverse resistance in the current path (front path) flowing from the source electrode 8s and the drain electrode 8d via the lower portions on both sides of the convex portion of the channel layer 4 can be reduced, and the on-characteristic can be increased.
  • FIG. 8A is a diagram illustrating a change in logarithm of the drain current Ids with respect to the gate voltage Vgs in the thin film semiconductor device 100 for a display device according to the comparative example.
  • FIG. 8B is a diagram showing a change in logarithm of the drain current Ids with respect to the gate voltage Vgs in the thin film semiconductor device for display device 10 according to the first embodiment of the present invention.
  • 8A and 8B show current-voltage characteristics when a source-drain bias is applied in the linear operation region.
  • 8A and 8B show a plurality of curves, which are the results of measuring a plurality of thin film semiconductor devices for display devices.
  • the thin film semiconductor device 10 for a display device according to the first embodiment of the present invention shown in FIG. 8B is related to the comparative example shown in FIG. As compared with the thin film semiconductor device 200 for a display device, it can be seen that the on-current is increased and the on-characteristic is improved, and the characteristic variation between elements of the thin film semiconductor device for a display device is reduced.
  • the off-characteristics can be improved by forming the interface layer 6 above the convex portion of the channel layer 4.
  • the interface layer 6 By not forming the interface layer 6 above the flat portion of the channel layer 4, it is possible to improve the on-characteristics and suppress the characteristic variation.
  • FIGS. 9A and 9B show the influence of the effect obtained by the thin film semiconductor device 10 for a display device according to this embodiment on the current-voltage characteristics.
  • FIG. 9A is a diagram showing a change in logarithm of the drain current Ids with respect to the gate voltage Vgs, and shows the transfer characteristics of the thin film semiconductor device for a display device.
  • FIG. 9B is a diagram showing the change of the drain current Ids with respect to the drain voltage Vds, and shows the output characteristics of the thin film semiconductor device for display device.
  • the broken line indicates the characteristics of the thin film semiconductor device 10 for display device according to the present embodiment shown in FIG. 1
  • the solid line indicates the thin film semiconductor for display device according to the conventional example shown in FIG. 6A. The characteristics of the device 100 are shown.
  • a thin film semiconductor device for a display device includes a switching thin film semiconductor device (selection transistor) for selecting a pixel and a thin film semiconductor for supplying current to an organic EL element in an organic EL display device (EL display). Used in devices (drive transistors). In this case, since the size of the driving transistor can be reduced due to the excellent on-characteristic of the thin film semiconductor device for display device, the aperture ratio can be improved and the yield can be improved in the EL display. Also, low power consumption can be realized.
  • the bottom level of the off-current is reduced in the thin film semiconductor device for display device 10 according to the present embodiment as compared with the thin film semiconductor device for display device 100 according to the conventional example. Therefore, for example, when a thin film semiconductor device for a display device is used as a selection transistor of an EL display, it is possible to prevent a decrease in contrast due to leakage current and non-uniform image quality in a panel from the excellent off characteristics of the thin film semiconductor device for display device. And excellent data retention characteristics can be secured.
  • the on / off ratio can be improved by improving the on-current and off-current characteristics as compared with the thin film semiconductor device for display device 100 according to the conventional example. Therefore, for example, when a thin film semiconductor device for a display device is used as a driving transistor of an EL display, a contrast ratio can be obtained in the EL display, and image quality can be improved.
  • the thin film semiconductor device 100 for a display device according to the conventional example has a drain current Ids decreasing in a region where the drain voltage Vds is small, whereas the thin film for a display device according to the present embodiment.
  • the drain current Ids is increased particularly in a region where the drain voltage Vds is small. Therefore, for example, when a thin film semiconductor device for a display device is used as a selection transistor of an EL display, a charging error between a pixel potential and a data potential in a scanning line selection period can be prevented in the EL display.
  • the channel protective layer 5 is formed of an organic material, the channel protective layer 5 can be formed by a coating process at a low temperature, and a thin film semiconductor device having excellent TFT characteristics can be obtained with simple equipment and low cost. There are also effects.
  • the carbon concentration contained in the interface layer 6 is 5 ⁇ 10 20 [atoms / cm 3 ] or more, and the impurities contained in the channel layer 4
  • the carbon concentration is preferably 50 times or more.
  • the interface layer 6 contains sulfur.
  • the sulfur contained in the interface layer 6 is sulfur contained in the photosensitive material of the organic material of the channel protective layer 5. That is, sulfur contained in the interface layer 6 is derived from the organic material of the channel protective layer 5. Since sulfur has a larger atomic radius than carbon and oxygen, the effect of preventing carrier movement is larger than that of carbon and oxygen. Therefore, when the interface layer 6 contains sulfur, the carrier mobility can be further reduced, and the off characteristics of the thin film semiconductor device can be further improved.
  • the sulfur concentration contained in the interface layer 6 is 5 ⁇ 10 19 [atoms / cm 3 ] or more, and the impurities contained in the channel layer 4 It is preferable that it is 100 times or more of the sulfur concentration as. Thereby, the effect of reducing the carrier mobility in the interface layer 6 can be surely exhibited.
  • the interface layer 6 preferably has an insulating property with a specific resistance of 2 ⁇ 10 6 [ ⁇ ⁇ cm] or more. Thereby, the carrier mobility in the interface layer 6 can be further reduced.
  • the method for manufacturing the thin film semiconductor device 10 for a display device it is preferable to perform a hydrogen plasma treatment between the crystallization step of the channel layer 4 and the coating step of the channel protective layer 5.
  • a hydrogen plasma treatment it is preferable to perform a hydrogen plasma treatment between the crystallization step of the channel layer 4 and the coating step of the channel protective layer 5.
  • FIGS. 10A to 10E are cross-sectional views showing some steps in the method of manufacturing the thin film semiconductor device 10A for display device according to the second embodiment of the present invention.
  • the configuration of the thin film semiconductor device 10A for a display device according to the second embodiment of the present invention is the same as that of the thin film semiconductor device 10 for a display device according to the first embodiment shown in FIG.
  • the manufacturing method is different between the present embodiment and the first embodiment. That is, the manufacturing method of the thin film semiconductor device 10A for a display device according to the present embodiment is a source electrode from the interface layer forming step (FIG. 2F) in the manufacturing method of the thin film semiconductor device 10 for a display device according to the first embodiment. Further, in any stage between the drain electrode formation step (FIG. 2K), a step of performing oxygen plasma treatment on the channel protective layer 5 is further included.
  • FIGS. 10A to 10E A method for manufacturing a thin film semiconductor device 10A for a display device according to a second embodiment of the present invention will be described.
  • a substrate preparation step (FIG. 2A), a gate electrode formation step (FIG. 2B), a gate insulating film formation step (FIG. 2C), a channel Layer forming step (FIG. 2D), channel protective layer coating step (FIG. 2E), channel protective layer pre-baking step (FIG. 2F), channel protective layer exposure and development step (FIG. 2G), and channel protective layer post-baking step (FIG. 2H) are performed sequentially.
  • predetermined etching is performed by the same method as described in FIG. 2I.
  • the residue of the channel protective layer 5 and the interface layer 6 under the residue are removed to form the channel protective layer 5 having a predetermined shape, and the convex portion and the flat portion can be formed in the channel layer 4. it can.
  • oxygen plasma treatment is performed on the channel protective layer 5.
  • the oxygen plasma treatment generates oxygen plasma containing oxygen radicals (O * ) in the plasma atmosphere.
  • the generated oxygen plasma decomposes the organic components in the channel protective layer 5 and the channel protective layer 5.
  • Silicon oxide is generated by bonding oxygen atoms to silicon contained in the substrate.
  • the oxygen plasma treatment can be performed, for example, by generating oxygen plasma with a radio frequency (RF) power using a gas containing oxygen gas as a raw material and irradiating the channel protective layer 5 with the oxygen plasma.
  • RF radio frequency
  • the contact layer 7 is formed so as to extend from the upper surface of the channel protective layer 5 to the flat portion of the channel layer 4 by the same method as described in FIG. 2J.
  • the source / drain metal film 8 to be the source electrode 8s and the drain electrode 8d is formed so as to cover the contact layer 7 by the same method as described in FIG. 2K.
  • the source / drain metal film 8 is patterned by the same method as described in FIG. 2L to form the source electrode 8s and the drain electrode 8d having a predetermined shape, and then a pair of the predetermined shape is formed.
  • the contact layer 7 and the island-shaped channel layer 4 are formed.
  • the thin film semiconductor device 10A for a display device according to the second embodiment of the present invention can be obtained.
  • the same effects as the thin film semiconductor device 10 for a display device according to the first embodiment described above can be obtained.
  • the following effects can be obtained by performing oxygen plasma treatment on the channel protective layer 5 after post-baking.
  • FIG. 11 is a diagram showing an IR spectrum in a thin film semiconductor device for a display device according to a conventional example, the first embodiment, and the second embodiment.
  • the thin film semiconductor device 100 for a display device uses silicon oxide formed by thermal oxidation as the channel protective layer 205.
  • the channel protective layer 205 made of an inorganic material has less fixed charge in the channel protective layer 205 than the channel protective layer made of an organic material.
  • the channel protective layer 5 contains an organic material
  • the channel protective layer 5 according to the first embodiment includes a conventional example.
  • the IR spectrum of the thin film semiconductor device 10 for a display device according to the first embodiment is that of the thin film semiconductor device 100 for a display device according to the conventional example (conventional example). Different from IR spectrum.
  • the thin film semiconductor device 10A for a display device for a display device according to the present embodiment, an organic material is included in the coating material of the channel protective layer 5, and the channel protective layer 5 is subjected to oxygen plasma treatment. Therefore, the organic component in the channel protective layer 5 is decomposed, and silicon contained in the channel protective layer 5 is oxidized.
  • the IR spectrum of the thin film semiconductor device for display device 10A according to the second embodiment (present invention 2) is measured, as shown in FIG.
  • the IR spectrum of the thin film semiconductor device 100 for a display device according to the conventional example using an inorganic material (silicon oxide) as the protective layer is approached, and the organic component in the channel protective layer 5 is decomposed by the oxygen plasma treatment, and the channel protective layer It can be seen that 5 silicon is oxidized.
  • silicon oxide silicon oxide
  • the thin film semiconductor device 10A for a display device can reduce the fixed charge in the channel protective layer 5 as compared with the first embodiment, and further suppress back channel conduction. Thus, off current can be suppressed.
  • FIG. 12A and FIG. 13A are diagrams for explaining the operation of the thin film semiconductor device 10 for a display device according to the first embodiment.
  • 12B and 13B are diagrams for explaining the operation of the thin film semiconductor device 10A for a display device according to the second embodiment.
  • FIG. 14 is a diagram showing the shift amount of the threshold voltage when stress is applied in the thin film semiconductor devices 10 and 10A for display devices according to the first and second embodiments.
  • the thin film semiconductor device 10 for a display device since a fixed charge is generated in the channel protective layer 5 containing an organic material, it moves from the source electrode 8s to the drain electrode 8d. As shown in FIG. 13A, the number of electrons to be trapped increases by the organic component in the channel protective layer 5.
  • the organic material in the channel protective layer 5 is decomposed by the oxygen plasma treatment, so that the skeleton of molecules constituting the channel protective layer 5 An oxygen atom is inserted into the part.
  • the channel protective layer 5 becomes a film having a skeleton and composition close to that of silicon oxide. Therefore, as shown in FIG. 12B and FIG. 13B, the opportunity for electrons moving from the source electrode 8s to the drain electrode 8d to be trapped by the organic component in the channel protective layer 5 can be reduced. Thereby, since the shift amount of the threshold voltage can be suppressed, the reliability as a device can be improved.
  • the curve indicated by a broken line represents the result of the thin film semiconductor device 10 for a display device according to the first embodiment in which oxygen plasma treatment is not performed (present invention 1), and the curve indicated by a solid line is The result of 10 A of thin film semiconductor devices for display apparatuses which concerns on 2nd Embodiment which performed oxygen plasma processing (this invention 2) is represented.
  • the thin film semiconductor device for display device 10A according to the second embodiment in which the oxygen plasma treatment is performed (the present invention 2) is in accordance with the first embodiment in which the oxygen plasma treatment is not performed. It can be seen that the shift amount of the threshold voltage is small and the reliability as a device is high as compared with the thin film semiconductor device 10 for display device (present invention 1).
  • FIG. 15 is a diagram showing current-voltage characteristics in the thin film semiconductor devices 10 and 10A for display devices according to the first and second embodiments.
  • the curve indicated by a broken line represents the result of the first embodiment (present invention 1) in which oxygen plasma treatment was not performed, and the curve indicated by a solid line represents the result of oxygen plasma treatment being performed.
  • the result of 2 embodiment (this invention 2) is represented.
  • the present invention 2 subjected to the oxygen plasma treatment has a reduced off current and an improved off-characteristic compared to the present invention 1 not subjected to the oxygen plasma treatment. This is presumably because the back channel conduction is suppressed by reducing the fixed charges in the channel protective layer 5 by the oxygen plasma treatment.
  • oxygen plasma treatment is performed on the channel protective layer 5.
  • This oxygen plasma treatment has a PF power density of 3 to 30 [W / cm 2 ] and a temperature of 50. It is preferable to carry out in a range of up to 350 [° C.] and a pressure of 1 to 10 [Torr].
  • the lower limit value of the RF power density is 3 [W / cm 2 ] in consideration of the penetration depth of oxygen into the channel protective layer 5, and the upper limit values of the RF power density are the channel protective layer 5 and the channel layer. Considering the damage to 4, it is 30 [W / cm 2 ].
  • the lower limit value of the temperature is 50 ° C. in consideration of the efficiency of substitution of oxygen for the organic matter in the channel protective layer 5, and the upper limit value of the temperature is 350 [° C.] in order to prevent dehydrogenation from the channel layer 4. Preferably there is.
  • the lower limit of the pressure is 1 [Torr] in consideration of damage to the channel protective layer 5 and the channel layer 4, and the upper limit of the pressure considers the oxygen substitution efficiency with respect to the organic matter in the channel protective layer 5.
  • 10 [Torr] is desirable.
  • the oxygen flow rate is 1500 [sccm (standard cc / min)]
  • the power density is 1 [W / cm 2 ]
  • the pressure is 1 [Torr]
  • the plasma irradiation time is 10 [sec].
  • the temperature was set to 120 [° C.].
  • oxygen plasma treatment is used, for example, when ashing an organic resist.
  • the organic component in the organic resist is decomposed and the organic resist is removed.
  • the channel protective layer 5 contains silicon. Therefore, when the channel protective layer 5 is ashed, silicon remains even if the organic component in the channel protective layer 5 is decomposed. Accordingly, when ashing is performed on the channel protective layer 5 formed by coating with an organic material under the above conditions, the organic component in the channel protective layer 5 is decomposed, and the channel protective layer 5 is formed into a film close to a silicon oxide film. can do.
  • FIGS. 16A to 16E are cross-sectional views illustrating some steps in the method for manufacturing the thin film semiconductor device for a display device 10B according to the third embodiment of the present invention.
  • the configuration of the thin film semiconductor device 10B for a display device according to the third embodiment of the present invention is the same as that of the thin film semiconductor device 10 for a display device according to the first embodiment shown in FIG.
  • the manufacturing method is different between the present embodiment and the first embodiment. That is, the manufacturing method of the thin film semiconductor device 10B for display device according to the present embodiment is the source electrode from the interface layer forming step (FIG. 2F) in the manufacturing method of the thin film semiconductor device 10 for display device according to the first embodiment. And a step of further baking (second baking) the channel protective layer 5 after post-baking at any stage between the drain electrode forming process (FIG. 2K).
  • a method for manufacturing a thin film semiconductor device 10B for a display device according to a third embodiment of the present invention will now be described.
  • a substrate preparation step (FIG. 2A), a gate electrode formation step (FIG. 2B), a gate insulating film formation step (FIG. 2C), a channel Layer forming step (FIG. 2D), channel protective layer coating step (FIG. 2E), channel protective layer pre-baking step (FIG. 2F), channel protective layer exposure and development step (FIG. 2G), and channel protective layer post-baking step (FIG. 2H) are performed sequentially.
  • predetermined etching is performed by the same method as described in FIG. 2I.
  • the residue of the channel protective layer 5 and the interface layer 6 under the residue are removed to form the channel protective layer 5 having a predetermined shape, and the convex portion and the flat portion can be formed in the channel layer 4. it can.
  • the channel protective layer 5 is baked (second bake) at a temperature of 320 ° C., for example.
  • the contact layer 7 is formed so as to extend from the upper surface of the channel protective layer 5 to the flat portion of the channel layer 4 by the same method as described in FIG. 2J.
  • the source / drain metal film 8 to be the source electrode 8s and the drain electrode 8d is formed so as to cover the contact layer 7 by the same method as described in FIG. 2K.
  • the source / drain metal film 8 is patterned by the same method as described in FIG. 2L to form the source electrode 8s and the drain electrode 8d having a predetermined shape, and then a pair of the predetermined shape is formed.
  • the contact layer 7 and the island-shaped channel layer 4 are formed.
  • the thin film semiconductor device 10B for a display device according to the third embodiment of the present invention can be obtained.
  • the channel protective layer 5 after the post-baking and etching is further baked (second baking).
  • the organic component in the channel protective layer 5 is decomposed to increase the silicon-oxygen bonds in the molecules constituting the channel protective layer.
  • the channel protective layer 5 becomes a film having a skeleton and a composition close to that of silicon oxide, as in the second embodiment.
  • the chance of electrons moving from the source electrode 8s to the drain electrode 8d being trapped by the organic components in the channel protective layer 5 can be reduced, and the threshold voltage shift is suppressed and the reliability of the device is improved. Can be made.
  • the organic component in the channel protective layer 5 can be decomposed by performing the second baking, the fixed charge in the channel protective layer 5 can be reduced. As a result, back channel conduction can be suppressed as in the second embodiment, so that off current can be suppressed and off characteristics can be improved.
  • the second baking process is preferably performed in a temperature range of 300 [° C.] to 350 [° C.].
  • the baking temperature is preferably set to 300 ° C. as the lower limit. This is because the baking temperature is preferably 350 ° C. in order to prevent dehydrogenation.
  • the second bake treatment is preferably performed prior to the oxygen plasma treatment.
  • the second baking process is performed before the oxygen plasma process, abrupt composition change or volume change may occur in the channel protective layer 5, but by performing the second baking process prior to the oxygen plasma process, An abrupt composition change and volume change in the channel protective layer 5 can be prevented, and cracks and the like can be prevented from occurring in the channel protective layer 5.
  • FIG. 17 is a cross-sectional view schematically showing a configuration of a thin film semiconductor device 10C for a display device according to the fourth embodiment of the present invention.
  • the thin film semiconductor device for display device 10C according to the fourth embodiment of the present invention and the thin film semiconductor device for display device 10 according to the first embodiment of the present invention have different channel layer configurations. That is, in the thin film semiconductor device 10C for a display device according to the fourth embodiment of the present invention, the channel layer is composed of a plurality of layers.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals, and the description thereof is omitted.
  • the channel layer 4 in the thin film semiconductor device for a display device 10C according to the fourth embodiment of the present invention has a two-layer structure of a first channel layer 41 and a second channel layer. Yes.
  • the first channel layer 41 is formed on the gate insulating film 3 below the convex shape of the second channel layer 42.
  • the first channel layer 41 is formed of a polycrystalline semiconductor layer such as polycrystalline silicon.
  • the first channel layer 41 that is a polycrystalline semiconductor layer includes a microcrystalline semiconductor layer having an average particle diameter of 10 nm to 50 nm.
  • the second channel layer 42 is a layer formed on the first channel layer 41, corresponds to the channel layer 4 in the first embodiment, and has a convex shape (convex portion) and a flat shape (flat portion) on the surface. And have.
  • the second channel layer 42 is formed by an amorphous semiconductor layer such as amorphous silicon (amorphous silicon).
  • the channel layer 4 includes the first channel layer 41 (lower layer) made of an amorphous semiconductor layer and the second channel layer 42 made of a polycrystalline semiconductor layer. Therefore, it is possible to realize a thin film semiconductor device for a display device that is further excellent in on / off characteristics as compared with the first embodiment.
  • the thin film semiconductor device 10C for a display device according to the present embodiment can be manufactured by the same method as in the first embodiment, and the manufacturing method in the second or third embodiment is applied. You can also
  • Display device Next, an example in which the thin film semiconductor device for a display device according to each of the above embodiments is applied to a display device will be described with reference to FIGS. In this embodiment, an application example to an organic EL display device will be described.
  • FIG. 18 is a partially cutaway perspective view of the organic EL display device according to the embodiment of the present invention.
  • the thin film semiconductor device for a display device described above can be used as a switching transistor or a drive transistor of an active matrix substrate in an organic EL display device.
  • the organic EL display device 20 includes an active matrix substrate 21, a plurality of pixels 22 arranged in a matrix on the active matrix substrate 21, and an array connected to the pixels 22 on the active matrix substrate 21.
  • a plurality of pixel circuits 23 arranged in a row, an anode 24, an organic EL layer 25 and a cathode 26 (transparent electrode) sequentially stacked on the pixels 22 and the pixel circuits 23, each pixel circuit 23 and a control circuit (not shown). are provided with a plurality of source lines 27 and gate lines 28.
  • the organic EL layer 25 is configured by laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • FIG. 19 is a diagram showing a circuit configuration of a pixel using the thin film semiconductor device for a display device according to the embodiment of the present invention.
  • the pixel 22 includes a drive transistor 31, a switching transistor 32, an organic EL element 33, and a capacitor 34.
  • the drive transistor 31 is a transistor that drives the organic EL element 33
  • the switching transistor 32 is a transistor for selecting the pixel 22.
  • the source electrode 32S of the switching transistor 32 is connected to the source line 27, the gate electrode 32G is connected to the gate line 28, and the drain electrode 32D is connected to the capacitor 34 and the gate electrode 31G of the drive transistor 31.
  • the drain electrode 31D of the drive transistor 31 is connected to the power supply line 35, and the source electrode 31S is connected to the anode of the organic EL element 33.
  • the display device according to the embodiment of the present invention has been described above, but the present invention is not limited to this.
  • an organic EL display device using an organic EL element is described in this embodiment mode, the present invention can also be applied to a display device including another display element using an active matrix substrate such as a liquid crystal display element.
  • the display device according to the embodiment of the present invention described above can be used as a flat panel display, and can be applied to an electronic apparatus having any display unit such as a television set, a personal computer, and a mobile phone. Can do.
  • the thin film semiconductor device for display device and the manufacturing method thereof according to the present invention have been described based on the embodiments.
  • the thin film semiconductor device for display device and the manufacturing method thereof according to the present invention are the same as the above embodiments. It is not limited. Forms obtained by subjecting each embodiment to various modifications conceived by those skilled in the art, and forms realized by arbitrarily combining components and functions in each embodiment without departing from the spirit of the present invention It is included in the present invention.
  • the thin film semiconductor device for a display device according to the present invention can be widely used for various electric devices having a display device such as a television set, a personal computer, a mobile phone, or other thin film semiconductor devices.

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Abstract

　本発明に係る表示装置用薄膜半導体装置（１０）は、基板（１）と、基板上に形成されたゲート電極（２）と、ゲート電極上に形成されたゲート絶縁膜（３）と、ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層（４）と、チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層（５）と、チャネル層の凸形状の上面とチャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層（６）と、チャネル保護層の端部の上部及び側部、チャネル保護層の側部につらなる界面層の側部、界面層の側部につらなるチャネル層の凸形状の側部、並びにチャネル層の凸形状の側部につらなるチャネル層の上部に沿って形成されたソース電極（８ｓ）及びドレイン電極（８ｄ）と、を具備する。

Description

表示装置用薄膜半導体装置及びその製造方法
　本発明は、表示装置用薄膜半導体装置及びその製造方法に関し、特に、チャネル保護型の表示装置用薄膜半導体装置及びその製造方法に関する。
　近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。有機ＥＬディスプレイ等のアクティブマトリクス方式の表示装置では、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる表示装置用薄膜半導体装置（以下単に「薄膜半導体装置」とも記載する）が用いられる。
　特に、有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり電流駆動型のディスプレイデバイスであり、アクティブマトリクス方式の表示装置の駆動回路として優れたオンオフ特性を有する薄膜半導体装置の開発が急がれている。
　また、ディスプレイデバイスの大画面化及び低コスト化が求められており、薄膜半導体装置としては、低コスト化が可能な、ゲート電極がチャネル層より基板側に形成されたボトムゲート型の薄膜半導体装置が一般的に用いられる。
　このボトムゲート型の薄膜半導体装置は、電流の伝導経路となるチャネル層をエッチング処理するチャネルエッチング型の薄膜半導体装置と、チャネル層をエッチング処理から保護するチャネル保護型（エッチングストッパ型）の薄膜半導体装置の２つに大別される。
　チャネルエッチング型の薄膜半導体装置は、チャネル保護型の薄膜半導体装置に比べて、フォトリソグラフィ工程数を削減することができ、製造コストが小さいという利点がある。
　一方、チャネル保護型の薄膜半導体装置は、エッチング処理によるチャネル層へのダメージを防ぐことができ、基板面内で特性ばらつきが増大することを抑制することができる。また、チャネル保護型の薄膜半導体装置の方がチャネル層を薄膜化することができ、寄生抵抗成分を低減してオン特性を向上させることができるため、高精細化には有利である。
　このため、チャネル保護型の薄膜半導体装置は、例えば有機ＥＬ素子を用いた電流駆動型の有機ＥＬ表示装置における薄膜半導体装置に適しており、チャネルエッチング型の薄膜半導体装置に比べて製造コストが増加したとしても、有機ＥＬ表示装置の画素回路に採用する試みがなされている（例えば非特許文献１）。
　また、優れたオン特性を実現するチャネル保護型の薄膜半導体装置として、チャネル層を凸形状の構造とした薄膜半導体装置が提案されている（例えば特許文献１）。特許文献１に開示された技術によると、電流経路となるチャネル層の凸形状の下部において、ソースドレイン電極間にチャネル層の凸形状の両側の下部を介して電流が流れる際、チャネル層の凸形状の両側の下部がチャネル層の凸形状の上部よりも膜厚が薄くなるように形成されているので、チャネル層の垂直方向の抵抗成分を小さくできる。そのため、チャネル層の凸形状の下部における横断抵抗を低く抑えることができ、オン電流を増加させることができる。また、チャネル層の凸形状の上部は、ソース電極とドレイン電極との間では抵抗になる。これにより、ソース電極とドレイン電極との間でのバックチャネルにおける電荷の移動を抑制させている。
　他方、コスト低減を実現したチャネル保護型の薄膜半導体装置として、チャネル保護層を塗布型絶縁膜とした薄膜半導体装置が提案されている（例えば特許文献２）。特許文献２には、薄膜半導体装置を構成する機能層を、所望の材料を含有した液体を用いてウェットプロセスにより塗布して形成する方法が開示されている。この方法により、従来のＣＶＤやスパッタによる真空下における処理によって機能層を形成する方法と比較して、スループットが高く、表示装置の製造コストを低減することができる。
米国特許第６７９４６８２号明細書 特許第３７２５１６９号公報
T. Arai et al., SID 07 Digest, (2007) p1370.
　しかしながら、特許文献１に開示された技術は、チャネル層を凸形状の上部を抵抗として用いて電荷の移動を抑制するに過ぎないので、抵抗として電荷の移動を抑えられる範囲内においてソース電極とドレイン電極との間でのバックチャネルでの電荷の移動を抑制するに過ぎない。
　すなわち、チャネル保護層として例えば酸化シリコン膜などの無機材料を用いてＣＶＤやスパッタでチャネル保護層を堆積させて、ウェットエッチングあるいはドライエッチングを用いて所望のパターンに形成する場合、チャネル保護層には正の固定電荷が存在する。そのため、固定電荷によってチャネル保護層の下層に位置するチャネル層（チャネル保護層とチャネル層との界面付近）に微弱な電圧（Ｖｆ）が印加される。この場合、固定電荷による電圧（Ｖｆ）が、チャネル層のバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、ＴＦＴのオフ時において、寄生トランジスタが動作してチャネル層のバックチャネルを介してリーク電流が流れ、オフ特性が悪化する。
　従って、特許文献１に開示された技術では、凸形状によってオフ電流を低下させることができるとしても、抵抗としての限界を超えてまで大幅に低下することができないという問題がある。
　また、特許文献２に開示された技術のように、チャネル保護層として例えばＳＯＧ（ＳＰＩＮ　ＯＮ　ＧＬＡＳＳ）などの有機物質を含む材料を用いて所望のパターンに形成する場合、チャネル保護層を形成する有機材料が所望のパターン以外の位置にも残渣として残留することが本願発明者らの研究によって分かってきた。
　この場合、有機材料の残渣は、キャリアの移動をブロックする寄生抵抗として作用するので、オン電流が低下してしまう。さらに、有機材料の残渣の厚さは、基板上に存在するそれぞれの薄膜半導体装置において必ずしも均一にはならないので、薄膜半導体装置におけるオン特性のばらつきが著しく増大するという問題がある。この結果、特性ばらつきが小さいチャネル保護型の薄膜半導体装置の利点を奪ってしまう。
　また、チャネル保護層には有機材料に由来する固定電荷が多く存在する。そのため、固定電荷によってチャネル層のバックチャネルを介してリーク電流が流れ、オフ特性が悪化するという問題がある。
　このように、特許文献１及び特許文献２に開示された技術は、オン電流を増大させる作用とコストを低減させる作用とをそれぞれ有するものの、これと同時に、オフ電流を増大させる副作用と、オン電流を低下させたり特性ばらつきを増大させたりする副作用とが存在する。
　従って、従来の技術では、塗布型のチャネル保護層を含むチャネル保護型の薄膜半導体装置において、製造コストを低減させながら、優れたオンオフ特性を有する薄膜半導体装置を実現することが難しいという問題がある。
　そこで、本発明は、上記課題に鑑みてなされたものであって、チャネル保護型の半導体装置構造において、オンオフ特性を向上させることができる表示装置用薄膜半導体装置及びその製造方法を提供することを目的とする。
　上記目的を達成するために、本発明に係る薄膜半導体装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極と、を具備するものである。
　本発明によれば、抵抗として層の限界を超えてオフ電流を低下させつつ、オン電流を向上させることができる表示装置用薄膜半導体装置を実現することができる。
図１は、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の構成を模式的に示した断面図である。 図２Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における基板準備工程を模式的に示した断面図である。 図２Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるゲート電極形成工程を模式的に示した断面図である。 図２Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。 図２Ｄは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル層形成工程を模式的に示した断面図である。 図２Ｅは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層塗布工程を模式的に示した断面図である。 図２Ｆは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層のプリベーク工程を模式的に示した断面図である。 図２Ｇは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層の露光及び現像工程を模式的に示した断面図である。 図２Ｈは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるチャネル保護層のポストベーク工程を模式的に示した断面図である。 図２Ｉは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるエッチング工程（第１段階）を模式的に示した断面図である。 図２Ｊは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるエッチング工程（第２段階）を模式的に示した断面図である。 図２Ｋは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるコンタクト層形成工程を模式的に示した断面図である。 図２Ｌは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図２Ｍは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。 図３Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置の製造方法によって作製した表示装置用薄膜半導体装置１０における図２Ｋの破線で囲まれる領域Ａの断面ＴＥＭ像である。 図３Ｂは、図３Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。 図４は、本発明の第１の実施の形態の変形例に係る表示装置用薄膜半導体装置の断面図である。 図５は、図４に示す変形例に係る表示装置用薄膜半導体装置を構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図である。 図６Ａは、従来例に係る表示装置用薄膜半導体装置１００の作用を説明するための図である。 図６Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果を説明するための図である。 図７Ａは、比較例に係る表示装置用薄膜半導体装置２００の作用を説明するための図である。 図７Ｂは、図７Ａの破線で囲まれる領域Ｄの断面ＴＥＭ像である。 図７Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果を説明するための図である。 図８Ａは、比較例に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。 図８Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。 図９Ａは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。 図９Ｂは、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図である。 図１０Ａは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるエッチング工程を模式的に示した断面図である。 図１０Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法における酸素プラズマ処理工程を模式的に示した断面図である。 図１０Ｃは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるコンタクト層形成工程を模式的に示した断面図である。 図１０Ｄは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図１０Ｅは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。 図１１は、従来例、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置におけるＩＲスペクトルを示す図である。 図１２Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用（バックチャネル）を説明するための図である。 図１２Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。 図１３Ａは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用（キャリアトラップ）を説明するための図である。 図１３Ｂは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。 図１４は、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおいてストレスを加えたときの閾値電圧のシフト量を示す図である。 図１５は、本発明の第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおける電流電圧特性を示す図である。 図１６Ａは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるエッチング工程を模式的に示した断面図である。 図１６Ｂは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるベーク工程（第２ベーク工程）を模式的に示した断面図である。 図１６Ｃは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるコンタクト層形成工程を模式的に示した断面図である。 図１６Ｄは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるソースドレイン金属膜形成工程を模式的に示した断面図である。 図１６Ｅは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法におけるコンタクト層パターニング工程並びにソース電極及びドレイン電極パターニング工程を模式的に示した断面図である。 図１７は、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃの構成を模式的に示した断面図である。 図１８は、本発明の実施の形態に係る有機ＥＬディスプレイの一部切り欠き斜視図である。 図１９は、本発明の実施の形態に係る表示装置用薄膜半導体装置を用いた画素の回路構成を示す図である。
　本発明に係る表示装置用薄膜半導体装置の一態様は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極とを具備するものである。
　本態様によれば、チャネル層の凸形状とチャネル保護層との間にカーボンを主成分として含む界面層が形成されているので、チャネル層のバックチャネルにおけるキャリア移動度を低下させることができるとともに、チャネル保護層からチャネル層への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
　しかも、本態様によれば、チャネル層の凸形状によって、当該凸形状の両側の膜厚が凸形状の膜厚よりも薄くなるので、ソース電極の下部及びドレイン電極の下部におけるチャネル層の膜厚を薄くできる。従って、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができるので、オン電流を増加させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側面、前記界面層の側面につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に形成された２つのコンタクト層を具備し、前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は、前記２つのコンタクト層のうちの他方の上に形成されることが好ましい。
　また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記チャネル層との間の電荷の移動経路となることが好ましい。
　また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層の凸形状部分における膜厚と前記チャネル層の凸形状の両側の下部における膜厚との膜厚差は２ｎｍ以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル保護層の幅は、前記チャネル層の凸形状の上部の上面の幅と同一幅であることが好ましい。
　また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、前記チャネル層に含まれる不純物としてのカーボンの濃度の５０倍以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　これらの構成により、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記有機材料は硫黄を含むことが好ましい。
　本態様によれば、界面層に含まれる硫黄によって、上記のキャリア移動度をさらに低下させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、前記チャネル層に含まれる不純物としての硫黄の濃度の１００倍以上であることが好ましい。また、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが好ましい。
　本態様によれば、界面層における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層は、比抵抗が２×１０６［Ω・ｃｍ］以上であることが好ましい。
　本態様によれば、界面層の絶縁性を高めることができるので、界面層における上記のキャリア移動度を一層低下させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下であることが好ましい。
　本態様によれば、カーボンを主成分として含むチャネル保護層を形成するときに、膜厚が１ｎｍ～５ｎｍ程度の界面層を形成することができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記チャネル層は、凸形状の下部が多結晶半導体層からなる第１チャネル層と、前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、を含むことが好ましい。
　本態様によれば、第１チャネル層によってオン特性を向上させることができ、第２チャネル層によってオフ特性を向上させることができるので、さらにオンオフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記多結晶半導体層は多結晶シリコンであり、前記非晶質半導体層は非晶質シリコンであることが好ましい。さらに、本発明に係る表示装置用薄膜半導体装置の一態様において、前記多結晶半導体層は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含んでもよい。
　また、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様は、基板を準備する第１工程と、前記基板上にゲート電極を形成する第２工程と、前記ゲート電極上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上にチャネル層を形成する第４工程と、前記チャネル層上に、シリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、前記チャネル保護層をベークすることにより、前記チャネル層と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、所定のエッチング方法により前記チャネル層のチャネル領域を残すように前記チャネル保護層及び前記チャネル層をエッチングすることにより、前記チャネル層に凸形状を形成するとともに前記チャネル層の凸形状の上に前記チャネル保護層を残留させる第７工程と、前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿ってソース電極及びドレイン電極を形成する第８工程と、を含むものである。
　本態様によれば、チャネル層の凸形状とチャネル保護層との間にカーボンを主成分として含む界面層が形成されているので、チャネル層のバックチャネルにおけるキャリア移動度を低下させることができるとともに、チャネル保護層からチャネル層への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができる。
　しかも、本態様によれば、チャネル層の凸形状によって、当該凸形状の両側の膜厚が凸形状の膜厚よりも薄くなるので、ソース電極の下部及びドレイン電極の下部におけるチャネル層の膜厚を薄くできる。従って、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができるので、オン電流を増加させることができる。
　さらに、本態様によれば、エッチングによってソース電極とチャネル層との間及びドレイン電極とチャネル層との間の界面層が除去される、ソース電極とチャネル層との間及びドレイン電極とチャネル層との間には界面層が存在しない。これにより、ソース電極及びドレイン電極からチャネル層の凸部の両側の下部を経由して流れる電流経路におけるキャリア移動の阻害は生じない。従って、横断抵抗を低減することができるので、オン電流を増加させることができる。
　しかも、エッチングによって、界面層を基板面内において一様に除去することができるので、基板面内における表示装置用薄膜半導体装置のオン特性のばらつきを低減することができる。
　このように、本態様に係る製造方法によれば、オン特性及びオフ特性に優れるとともに、オン特性のばらつきのない信頼性の高い表示装置用薄膜半導体装置を得ることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記所定のエッチング方法は、ドライエッチングであることが好ましい。
　このように、ドライエッチングを用いることによって、界面層を容易に除去することができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第７工程と前記第８工程との間に、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に、２つのコンタクト層を形成する工程を含み、前記第８工程において、前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は前記２つのコンタクト層のうちの他方の上に形成されることが好ましい。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に酸素プラズマ処理を行う工程を含むことが好ましい。
　一般的に、有機材料からなるチャネル保護層は、酸化シリコンからなるチャネル保護層に比べ、固定電荷やトラップ中心を多量に含む。
　本態様によると、第６工程から第８工程の間のいずれかの段階において、チャネル保護層に酸素プラズマ処理を行う工程を設けている。即ち、第６工程において、チャネル保護層のベークにより、チャネル領域とチャネル保護層との界面に界面層が形成された後に、チャネル保護層に酸素プラズマ処理を行っている。
　この酸素プラズマ処理により、チャネル保護層の有機成分が分解され、チャネル保護層を構成する分子の骨格部分に酸素原子が挿入される。これにより、チャネル保護層が酸化シリコン膜に近い骨格および組成の膜となる。そのため、ソース電極からドレイン電極への移動する電子がチャネル保護層内の有機成分によってトラップされる機会が減少する。その結果、閾値電圧のシフトが抑制され、デバイスとしての信頼性を向上させることができる。
　また、酸素プラズマ処理により、チャネル保護層の有機成分を分解することができるので、チャネル保護層内の固定電荷を減少させることができる。そのため、バックチャネル伝導を抑制してオフ電流を抑えることができるので、オフ特性を向上させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理は、前記チャネル保護層内の有機成分を分解し、前記チャネル保護層に含まれるシリコンに酸素原子を結合させて酸化シリコンとするものであることが好ましい。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理は、パワー密度が３～３０［Ｗ／ｃｍ２］、温度が５０～３５０［℃］、圧力が１～１０［Ｔｏｒｒ］の範囲にてなされることが好ましい。
　これにより、チャネル保護層内の有機成分が分解されて、チャネル保護層を酸化シリコン膜に近い膜とすることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に第２ベーク処理を行う工程を含むことが好ましい。
　本態様によれば、第６工程から第８工程の間のいずれかの段階において、チャネル保護層に第２ベーク処理を行うので、チャネル保護層内の有機成分を分解することができ、チャネル保護層内の固定電荷を減少させることができる。これにより、バックチャネル伝導を抑制することができるので、オフ電流を抑制してオフ特性を向上させることができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記酸素プラズマ処理に先立って前記チャネル保護層に第２ベーク処理を行う工程を含むことが好ましい。
　これにより、チャネル保護層における急激な組成変化や体積変化を防ぐことができ、チャネル保護層にひび割れ等が発生することを防ぐことができる。
　さらに、本発明に係る表示装置用薄膜半導体装置の製造方法の一態様において、前記第２ベーク処理は、温度が３００～３５０［℃］の範囲にてなされることが好ましい。
　これにより、チャネル保護層内の有機成分が分解されて、チャネル保護層を酸化シリコン膜に近い膜とすることができる。
　（実施の形態）
　以下、本発明の実施の形態に係る表示装置用薄膜半導体装置及びその製造方法について、図面を参照しながら説明する。
　（第１の実施の形態）
　まず、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０について、以下説明する。
　（表示装置用薄膜半導体装置の構成）
　図１は、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の構成を模式的に示した断面図である。
　図１に示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０は、チャネル保護型でボトムゲート型の薄膜トランジスタ装置であって、基板１と、基板１の上方に順次形成された、ゲート電極２、ゲート絶縁膜３、チャネル層４及びチャネル保護層５とを備え、さらに、チャネル層４及びチャネル保護層５の界面に形成された界面層６と、チャネル層４の上方に形成された一対のコンタクト層７と、一対のソース電極８ｓ及びドレイン電極８ｄとを備える。
　以下、本実施の形態に係る表示装置用薄膜半導体装置１０の各構成要素について詳述する。
　基板１は、例えば、石英ガラス、無アルカリガラス及び高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物がチャネル層４に侵入することを防止するために、基板１上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば、１００ｎｍ～２０００ｎｍ程度とする。
　ゲート電極２は、導電性材料又はそれらの合金等の単層構造又は多層構造からなり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、又はモリブデンタングステン（ＭｏＷ）等を用いて、基板１上に所定形状でパターン形成される。ゲート電極２の膜厚は、例えば、２０～５００ｎｍ程度とする。
　ゲート絶縁膜３は、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）、酸化タンタル（ＴａＯｗ）又はその積層膜等からなり、ゲート電極２が形成された基板１を覆うように、基板１及びゲート電極２の上に形成される。
　本実施の形態では、チャネル層４として結晶シリコン薄膜を用いているので、ゲート絶縁膜３としては酸化シリコンを用いることが好ましい。これは、ＴＦＴにおける良好な閾値電圧特性を維持するためにはチャネル層４とゲート絶縁膜３との界面状態を良好なものにすることが好ましく、これには酸化シリコンが適しているからである。ゲート絶縁膜３の膜厚は、例えば、５０ｎｍ～３００ｎｍとする。
　チャネル層４は、ゲート絶縁膜３上に形成される半導体層であって、ゲート電極２の電圧によってキャリアの移動が制御される領域であるチャネル領域を有する。本実施の形態において、チャネル層４は、非晶質シリコン（アモルファスシリコン）を結晶化することにより形成した多結晶性シリコン薄膜である。なお、この多結晶性シリコン薄膜は、アモルファスシリコンと結晶性シリコンとの混晶構造を有するシリコン薄膜とすることができる。また、優れたオン特性を得るために、少なくともチャネル層４の所定のチャネル領域については、結晶性シリコンの割合が多い膜で構成されていることが好ましい。
　また、チャネル層４は、表面に凸形状（凸部）及び平坦形状（平坦部）を有する。チャネル層４において、平坦部の膜厚は、凸部の膜厚（凸部の高さ）よりも薄い。さらに、チャネル層４の凸部は、ゲート電極２の上方に位置し、その両端がゲート電極２の両端より内側に位置する。すなわち、ゲート電極２のゲート長（チャネル長）は、チャネル層４のゲート長方向の長さよりも長い。これにより、チャネル層４の凸部の両側の下部、つまりチャネル層４の平坦部は、ソース電極８ｓ（ドレイン電極８ｄ）とチャネル層４のチャネル領域との間の電荷の移動経路となる。このように、チャネル層４の平坦部のうちゲート電極２の上の領域は、薄膜化されたチャネル領域である。
　なお、チャネル層４の膜厚については、凸部の膜厚と平坦部の膜厚との膜厚差が２ｎｍ以上程度であり、凸部の膜厚が２０ｎｍ～１００ｎｍ程度であり、平坦部の膜厚が１０ｎｍ～９０ｎｍ程度である。例えば、凸部の膜厚を４０ｎｍとし、平坦部の膜厚を２０ｎｍとすることができる。また、チャネル層４の多結晶性シリコン薄膜中の結晶シリコンの結晶粒径は、例えば５ｎｍ～１０００ｎｍ程度である。
　チャネル保護層５は、チャネル層４のチャネル領域を保護する保護膜であって、チャネル層４の凸形状の上に形成される。本実施の形態において、チャネル保護層５は、一対のコンタクト層７を形成するときのエッチング処理時において、チャネル層４のチャネル領域がエッチングされてしまうことを防止するためのチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、コンタクト層７をパターニングするときのエッチングによってチャネル保護層５の上部がエッチングされる（不図示）。ここで、チャネル保護層５の膜厚（チャネルエッチングでエッチングされていない部分）は、例えば、３００ｎｍ～１０００ｎｍとする。チャネル保護層５の膜厚の下限は、チャネルエッチングによるマージン及びチャネル保護層中の固定電荷の影響を抑制することから決まる。また、チャネル保護層５の上限は、段差の増大に伴うプロセスの信頼性低下を抑制することから決まる。
　また、チャネル保護層５は、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料からなる有機材料層であり、酸化シリコンや窒化シリコン等の無機材料を主成分とする無機材料層ではない。なお、チャネル保護層５は、絶縁性を有し、一対のコンタクト層７同士は電気的に接続されていない。
　本実施の形態において、チャネル保護層５は、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。チャネル保護層５の形成するための有機材料は、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤からなる。
　有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト及びベンゾシクロブテン等の中から選ばれる１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４－ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素及び硫黄が含まれている。
　チャネル保護層５を形成するための有機材料は、スピンコート法等の塗布法によって塗布形成することができる。あるいは、液滴吐出法、又は、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等によって所定形状の有機材料を選択的に形成することもできる。
　界面層６は、チャネル層４の凸形状の上面とチャネル保護層５との界面に形成される絶縁性を有する絶縁層である。なお、界面層６の比抵抗は、２×１０６［Ω・ｃｍ］以上とすることが好ましい。界面層６は、チャネル層４上にチャネル保護層５を形成するときに生成される層であって、チャネル層４の表面層とチャネル保護層５との界面に生成される。
　また、界面層６は、カーボン（炭素）を主成分として含み、その主成分であるカーボンはチャネル保護層５を構成する有機材料に由来するカーボンである。すなわち、界面層６の主成分であるカーボンには、チャネル保護層５を形成するための有機材料に含まれるカーボンが含まれている。さらに、本実施の形態において、界面層６には硫黄も含まれている。なお、界面層６の詳細構成については後述する。
　一対のコンタクト層７は、不純物を高濃度に含む非晶質半導体層、または不純物を高濃度に含む多結晶半導体層からなり、チャネル層４の上方にチャネル保護層５を介して形成される。また、一対のコンタクト層７は、チャネル保護層５上において所定の間隔をあけて対向配置される。
　本実施の形態において、一対のコンタクト層７のそれぞれは、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにして形成されており、チャネル保護層５の上面と側面、界面層６の側面、及び、チャネル層４の平坦部の上面を覆うように形成されている。より具体的には、２つのコンタクト層７は、チャネル層４の凸部の両側に別々に設けられ、チャネル保護層５の端部の上面及び側面、チャネル保護層５の側面につらなる界面層６の側面、界面層６の側面につらなるチャネル層４の凸部の側面、並びにチャネル層４の凸部の側面につらなるチャネル層４の上面（平坦部の上面）に形成されている。
　また、一対のコンタクト層７は、例えば、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体層であって、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。各コンタクト層７の膜厚は、例えば５ｎｍ～１００ｎｍとすることができる。
　一対のソース電極８ｓ及びドレイン電極８ｄは、チャネル保護層５の端部の上部及び側部、チャネル保護層５の側部につらなる界面層６の側部、界面層６の側部につらなるチャネル層４の凸部の側部、並びにチャネル層４の凸部の側部につらなるチャネル層４の上部に沿って形成されている。また、一対のソース電極８ｓ及びドレイン電極８ｄは、離間して設けられている。
　本実施の形態において、一対のソース電極８ｓ及びドレイン電極８ｄは、チャネル層４の上方に形成されており、それぞれ各コンタクト層７上に形成される。すなわち、ソース電極８ｓは、一対のコンタクト層７のうちの一方のコンタクト層７上に形成されており、ドレイン電極８ｄは、一対のコンタクト層７のうちの他方のコンタクト層７上に形成されている。
　本実施の形態において、ソース電極８ｓ及びドレイン電極８ｄは、それぞれ導電性材料又はこれらの合金等からなる単層構造又は多層構造とすることができ、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等の材料により構成される。本実施の形態では、ソース電極８ｓ及びドレイン電極８ｄは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。なお、ソース電極８ｓ及びドレイン電極８ｄの膜厚は、例えば、１００ｎｍ～５００ｎｍ程度とする。
　本実施の形態に係る表示装置用薄膜半導体装置１０は、以上のようにして構成されている。
　（表示装置用薄膜半導体装置の製造方法）
　以下、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法について、図２Ａ～図２Ｍを用いて説明する。図２Ａ～図２Ｍは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における各工程の構成を模式的に示した断面図である。
　まず、図２Ａに示すように、基板１としてガラス基板を準備する。なお、ゲート電極２を形成する前に、プラズマＣＶＤ等によって基板１上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
　次に、図２Ｂに示すように、基板１上に所定形状のゲート電極２を形成する。例えば、基板１上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極２を形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
　次に、図２Ｃに示すように、ゲート電極２が形成された基板１を覆ってゲート絶縁膜３を形成する。例えば、ゲート電極２を覆うようにして酸化シリコンからなるゲート絶縁膜３をプラズマＣＶＤ等によって成膜する。酸化シリコンの成膜条件としては、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで成膜することができる。
　次に、図２Ｄに示すように、ゲート絶縁膜３上に、結晶シリコン薄膜からなるチャネル層４を形成する。
　この場合、まず、ゲート絶縁膜３上に、アモルファスシリコンからなる非結晶シリコン薄膜をプラズマＣＶＤ等によって成膜する。非結晶シリコン薄膜の成膜条件としては、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで成膜することができる。
　その後、非結晶シリコン薄膜から水素が抜ける温度である４００℃以上の温度で脱水素アニール処理を行った後、５００℃～９００℃の温度によって非結晶シリコン薄膜をアニールして、非結晶シリコン薄膜を結晶化させる。これにより、ゲート絶縁膜３上に、結晶シリコン薄膜からなるチャネル層４を形成することができる。
　本実施の形態では、エキシマレーザを用いたレーザアニールによって、非結晶シリコン薄膜の結晶化を行った。なお、結晶化の方法としては、波長３７０～９００ｎｍ程度のパルスレザーを用いたレーザアニール法、波長３７０～９００ｎｍ程度の連続発振レーザを用いたレーザアニール法、急速熱処理（ＲＴＰ）又はＣＶＤによる直接成長などの方法で結晶化させてもよい。
　次に、図２Ｅに示すように、所定の塗布方式によって、チャネル保護層５を形成するための所定の有機材料を塗布して、チャネル層４上にチャネル保護層５を形成する。例えば、所定の有機材料をチャネル層４上に塗布及びスピンコートすることによってチャネル保護層５をチャネル層４の全面に形成することができる。チャネル保護層５の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。
　なお、チャネル保護層５の所定の有機材料としては、シリコン、酸素及びカーボンを含む上述の感光性塗布型の有機材料を用いることができる。
　次に、図２Ｆに示すように、チャネル保護層５に対してプリベークを行ってチャネル保護層５を仮焼成する。例えば、約１１０℃の温度で約６０秒間の加熱を行う。これにより、チャネル保護層５に含まれる溶剤が気化する。
　このとき、チャネル保護層５の焼成によって、同図に示すように、チャネル層４とチャネル保護層５との界面に界面層６が生成される。このように生成される界面層６は、カーボンを主成分として含むものであり、その主成分であるカーボンはチャネル層４上に形成されたチャネル保護層５の有機材料に由来するカーボンである。
　次に、図２Ｇに示すように、所定形状のチャネル保護層５を形成する部分（チャネル層４の凸部）を規定するフォトマスクを用いて露光及び現像する。このように露光及び現像をするのは、チャネル保護層５として感光性有機材料を用いているからである。これにより、チャネル層４の凸部となる部分の上に所定形状のチャネル保護層５を形成することができる。なお、現像液としては、ＴＭＡＨ（Ｔｅｔｒａ　Ｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｙｄｅ）の２．３８％水溶液を用いることができる。
　なお、チャネル保護層５として感光性有機材料を用いない場合、フォトリソグラフィ法及びウェットエッチング法によってチャネル保護層５をパターニングして所定形状のチャネル保護層５を形成してもよい。
　このとき、図２Ｇに示すように、チャネル保護層５をパターン形成するときの現像処理では、チャネル保護層５の下層部分及び界面層６が除去されない。すなわち、チャネル保護層５の加工時にチャネル保護層５の一部が残渣として発生する。なお、仮にチャネル保護層５の残渣が残らないようにしたとしても、チャネル保護層５をパターン形成するときの現像処理では、界面層６を除去することができずに界面層６が露出した状態で残ってしまうことが分かった。
　次に、図２Ｈに示すように、パターン形成されたチャネル保護層５に対してポストベークを行ってチャネル保護層５を本焼成する。例えば、２８０℃～３００℃の温度で約１時間の加熱を行う。これにより、チャネル保護層５中の有機成分の一部が気化、分解して、膜質が改善される。
　次に、図２Ｉ及び図２Ｊに示すように、所定のエッチング方法によって、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去する。すなわち、所定のエッチング方法により、本来設定された所定形状のチャネル保護層５の下に位置する層を残すようにしてチャネル保護層５及びチャネル層４をエッチングすることにより、チャネル保護層５の所定形状に従ってチャネル層４に凸部を形成する。
　このとき、所定のエッチング方法としては、例えば、反応性イオンエッチングによるドライエッチングを用いることができる。さらに、このドライエッチングは、図２Ｉ及び図２Ｊに示すように、２段階に分けて行うことが好ましい。
　この場合、図２Ｉに示すように、第１段階のエッチングとして、チャネル保護層５の両端部に位置するチャネル保護層５の残渣と当該残渣の下の界面層６を、酸素ガスを用いたエッチングにより取り除く。
　次に、図２Ｊに示すように、第２段階のエッチングとして、チャネル層４をチャネル保護層５の両端部に位置するチャネル保護層５の残渣と界面層の残渣とを、四フッ化メタン（ＣＦ４）と水素との混合ガス、または、フッ化メタンと酸素との混合ガスを用いたエッチングにより、チャネル層４のうちチャネル保護層５で覆われていない領域を取り除く。これにより、チャネル層４を凸形状とすることができる。
　このように、エッチング処理を２段階とし、第１段階のエッチングとして、チャネル保護層５の両端部に位置するチャネル保護層５の残渣と当該残渣の下の界面層６とを取り除くことにより、意図しないマスクによってチャネル層４に形状異常が生じることを防ぐことができる。すなわち、チャネル保護層５の残渣と当該残渣の下の界面層６とが残ったままの状態でエッチングしてチャネル層４を凸形状にしようとすると、チャネル保護層５の残渣と界面層６とが意図しないマスクとなって、チャネル層４を所望の凸形状とすることができない場合があるが、上記の第１段階のエッチングを行うことにより、上記の意図しないマスクを除去することができる。
　また、第２段階のエッチングにおいて混合ガスを用いることによりエッチングレートを低くすることができるので、凸形状の両端部における膜厚の制御性が向上する。例えば、フッ化メタンと水素の混合ガスにおいて、水素濃度を０％から５０％に変化させることで、エッチングレートを４０～１ｎｍ／ｍｉｎに制御できる。これにより、第１段階のエッチングにおいて除去できなかったチャネル保護層５の両端部に位置する残渣と当該残渣の下の界面層６を除去しつつ、チャネル層４を所望の凸形状に加工することができる。
　このように、チャネル層４の凸部の上には所定形状のチャネル保護層５が残留して、チャネル層４に凸部が形成されると同時にエッチングされた領域に相当する部分としてチャネル層４に平坦部が形成される。これにより、チャネル保護層５に覆われていないチャネル層４（平坦部）が露出する。
　なお、本実施の形態において、所定のエッチング方法は、２段階に分けたエッチングを用いたが、必ずしも２段階に分けて行う必要はない。
　次に、図２Ｋに示すように、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７形成する。具体的には、チャネル層４の凸部上のチャネル保護層５とチャネル層４の平坦部とを覆うようにして、例えばプラズマＣＶＤによってリン等の５価元素の不純物をドープしたアモルファスシリコンからなるコンタクト層７を成膜する。
　次に、図２Ｌに示すように、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。例えば、スパッタによって、ＭｏＷ／Ａｌ／ＭｏＷの三層構造のソースドレイン金属膜８を成膜する。
　その後、図示しないが、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成するために、ソースドレイン金属膜８上にレジスト材料を塗布し、露光及び現像を行って、所定形状にパターニングされたレジストを形成する。
　次に、このレジストをマスクとしてウェットエッチングを施してソースドレイン金属膜８をパターニングすることにより、図２Ｍに示すように、所定形状のソース電極８ｓ及びドレイン電極８ｄを形成する。なお、このとき、コンタクト層７がエッチングストッパとして機能する。その後、ソース電極８ｓ及びドレイン電極８ｄ上のレジストを除去する。
　次に、図２Ｍに示すように、ソース電極８ｓ及びドレイン電極８ｄをマスクとしてドライエッチングを施すことにより、コンタクト層７をパターニングするとともにチャネル層４を島状にパターニングする。これにより、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成することができる。ドライエッチングの条件としては、塩素系ガスを用いるとよい。また、コンタクト層７及びチャネル層４のパターニングは、ソース電極８ｓ及びドレイン電極８ｄをウェットエッチングした後に、レジストマスクを用いたドライエッチングにより行ってもよい。
　このようにして、本実施の形態に係る表示装置用薄膜半導体装置１０を製造することができる。
　（表示装置用薄膜半導体装置の界面層の構成）
　次に、上記のように製造された本実施の形態に係る表示装置用薄膜半導体装置１０における界面層６の構成について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは、上記の製造方法によって作製した表示装置用薄膜半導体装置１０（図２Ｋの破線で囲まれる領域Ａの部分）における断面ＴＥＭ像である。また、図３Ｂは、図３Ａの破線で囲まれる領域Ｂの断面構造を説明するための模式図である。
　図３Ａに示すように、上記のようにして表示装置用薄膜半導体装置１０を製造すると、結晶シリコン薄膜からなるチャネル層４とチャネル保護層５との界面に薄膜の界面層６が形成されていることが分かる。また、図３Ａから、膜厚が２ｎｍ程度の界面層６が形成されていることが分かる。
　界面層６は、上述のように、チャネル保護層５を加熱固化する際に生成される層であり、図３Ｂに示すように、界面層６のチャネル層４側は、チャネル保護層５の材料に含まれる界面活性剤のシリコン化合物と、チャネル層４のシリコン原子とが結合した状態となっていると考えられる。
　具体的には、図３Ｂに示すように、界面層６とチャネル層４との界面は、界面活性剤のＹ－Ｓｉ－（Ｏ）３と結晶シリコン薄膜のＳｉとが結合し、Ｓｉ－Ｏ－Ｓｉ結合が存在する状態となっている。なお、Ｙ－Ｓｉ－（Ｏ）３におけるＹは、有機材料と反応結合する官能基であって、アミノ基、エポキシ基、メタクリル基、ビニル基又はメルカプト基等である。
　また、界面層６のチャネル保護層５側に、ＳｉＯＣ系ポリマー（少なくともＳｉ、Ｏ、Ｃを主成分元素として形成された薄膜）及びＳ（硫黄）系ポリマー（構成元素としてＳｉ、Ｏ、Ｃ、Ｓを含有する薄膜）が存在する状態となっている。ＳｉＯＣ系ポリマーは、チャネル保護層５の材料に含まれる界面活性剤のシリコン化合物と感光性有機樹脂材料に含まれるカーボンとがポリマー化したものと考えられる。また、Ｓ系ポリマーは、チャネル保護層５の有機材料に含まれる感光剤、界面活性剤及び感光剤がポリマー化した薄膜であると考えられる。
　このように、界面層６は、Ｓｉ－Ｏ－Ｓｉ結合とポリマーとが複合的にマトリクス状となった構成であると考えられる。また、界面層６の上には、バルクのＳｉＯＣ系ポリマーからなるチャネル保護層５が存在する。
　なお、界面層６がチャネル層４及びチャネル保護層５のいずれとも異なる材料で構成されることは、図３Ａからも明らかである。すなわち、図３ＡのＴＥＭ像に示されるように、チャネル層４とチャネル保護層５との間にはコントラストの異なる層が確認できる。ＴＥＭ像においてコントラストの違いは材料の密度が異なることを表しており、異なる層が存在することを意味する。従って、チャネル層４とチャネル保護層５との間に、これらの層とは異なる層として界面層６が存在している。
　次に、本実施の形態に係る表示装置用薄膜半導体装置における炭素（Ｃ）及び硫黄（Ｓ）の濃度分布について、図４及び図５を用いて説明する。図４は、上記の炭素及び硫黄の濃度分布を測定するにあたって製造した本発明の第１の実施の形態の変形例に係る表示装置用薄膜半導体装置１０Ｃの断面図である。また、図５は、図４に示す表示装置用薄膜半導体装置１０Ｃを構成する膜中に含まれる炭素及び硫黄の濃度分布を示す図であって、図４の矢印Ｃに示される厚み（深さ）方向における元素濃度を二次イオン質量分析法（ＳＩＭＳ）によって測定してプロットしたものである。
　図４に示される表示装置用薄膜半導体装置１０Ｃは、界面層６の元素濃度を測定するために、上述の製造方法において界面層６を除去するエッチング工程（図２Ｉ）を施さずに作製した場合であって、コンタクト層７とソース電極８ｓ（ドレイン電極８ｄ）との間に非晶質シリコン層７０を形成したものである。
　図４に示される表示装置用薄膜半導体装置１０Ｃにおいて、同図の矢印Ｃの位置において矢印Ｃの深さ方向に従って炭素及び硫黄の濃度を測定すると、すなわち、コンタクト層７、非晶質シリコン層７０、界面層６及びチャネル層４の順に炭素及び硫黄の濃度を測定すると、図５に示す測定結果となる。なお、図５において、「１２Ｃ」及び「３２Ｓ」で示す曲線は、それぞれ炭素及び硫黄の濃度分布を表している。
　図５に示すように、界面層６は他の層と比べて炭素濃度及び硫黄濃度が高くなっており、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であることが分かる。
　さらに、界面層６に含まれる炭素濃度は、チャネル層４に含まれる不純物としての炭素濃度の５０倍以上であることも分かる。また、界面層６に含まれる硫黄濃度は、チャネル層４に含まれる不純物としての硫黄濃度の１００倍以上であることも分かる。
　なお、図５の測定結果は、図４に示される表示装置用薄膜半導体装置１０Ｃに対するものであるが、チャネル層４とチャネル保護層５との間の界面層６はチャネル層４と非晶質シリコン層７０との間の界面層６と同じであるので、表示装置用薄膜半導体装置１０においても図５と同様の測定結果を得ることができる。
　（作用効果）
　次に、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果について、図６Ａ及び図６Ｂを用いて説明する。図６Ａは、従来例に係る表示装置用薄膜半導体装置１００の作用を説明するための図である。図６Ｂは、図１に示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第１の作用効果を説明するための図である。なお、図６Ａに示す実線矢印及び図６Ｂに示す破線矢印は、バックチャネル（バック経路）、すなわち、リーク電流の流れを示している。
　図６Ａに示すように、従来例に係る表示装置用薄膜半導体装置１００は、チャネル層１０４上に無機材料からなるチャネル保護層１０５が形成されたものである。図６Ａに示すように、従来例に係る表示装置用薄膜半導体装置１００では、チャネル保護層１０５が無機材料で形成されているので、チャネル保護層１０５に正の固定電荷が発生し、チャネル層１０４に微弱な電圧（Ｖｆ）が印加される。このため、固定電荷による電圧（Ｖｆ）が、チャネル層１０４におけるバックチャネルの閾値電圧（Ｖｂｃ）以上になってしまうと、バックチャネル伝導が起こり、寄生トランジスタが動作してチャネル層１０４のバックチャネルを介してリーク電流が流れる。
　そこで、本願発明者等は、図６Ｂに示される表示装置用薄膜半導体装置１０のように、チャネル保護層５として有機材料を用いることによって、チャネル層４とチャネル保護層５との間にカーボンを主成分とする界面層６を形成することとした。
　このように形成された界面層６は、カーボンを主成分としているので、チャネル層４と比較してより多くのカーボンを含有している。このように、チャネル層４の凸部とチャネル保護層５との界面にカーボンを主成分とする界面層６が存在するので、チャネル保護層５とチャネル層４との界面において散乱を増大させることができ、当該界面層６がキャリアの移動をブロックする障壁として機能する。すなわち、チャネル層４の凸部（チャネル領域の上層部）における抵抗値を増加させることができる。これにより、チャネル層４のバックチャネル領域でのキャリア移動度を低下させることができる。
　また、これにより、仮にチャネル保護層５に固定電荷が発生した場合であっても、界面層６によってチャネル保護層５の固定電荷がチャネル層４に移動がブロックされるので、キャリアのバックチャネル伝導を抑制することができる。
　以上のように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０によれば、チャネル層４の凸部とチャネル保護層５との間にカーボンを主成分として含む界面層６が形成されているので、チャネル層４のバックチャネル領域でのキャリア移動度を低下させることができるとともに、チャネル保護層５からチャネル層４への固定電荷の移動を低下させることができる。これにより、オフ時のリーク電流を抑制することができるので、オフ特性を向上させることができる。
　次に、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果について、図７Ａ～図７Ｃを用いて説明する。図７Ａは、比較例に係る表示装置用薄膜半導体装置２００の作用を説明するための図である。図７Ｂは、図７Ａの破線で囲まれる領域Ｄの断面ＴＥＭ像である。図７Ｃは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の第２の作用効果を説明するための図である。なお、図７Ａに示す矢印及び図７Ｃに示す実践矢印は、フロントチャネル（フロント経路）を表している。なお、図７Ａにおいて、図１に示す構成要素と同じ構成要素には同じ符号を付している。
　図７Ａに示される比較例に係る表示装置用薄膜半導体装置２００は、上記の本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造工程において、図２Ｉに示すように、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去するためのエッチング工程（図２Ｉ）を施さずに、その後の工程（図２Ｊ、図２Ｋ）を施した場合の構成である。
　このようにエッチング工程（図２Ｉ）を施さないので、図７Ａ及び図７Ｂに示すように、比較例に係る表示装置用薄膜半導体装置２００では、チャネル層４上の全領域に界面層２０６が存在する。また、図７Ａ及び図７Ｂに示すように、チャネル保護層５の残渣が発生する場合には、本来チャネル保護層５を形成する領域以外の領域において、界面層６の上にチャネル保護層５の残渣が存在する。さらに、エッチング工程を施さないので、チャネル層４に凸部が形成されず、チャネル層４には平坦部が形成されない。
　なお、図７Ｂにおいて、ゲート絶縁膜３は、窒化シリコン（ＳｉＮ）と酸化シリコン（ＳｉＯ）との積層構造としたものであり、チャネル層４は、多結晶シリコン膜（μｃ－Ｓｉ）と非晶質シリコン膜（α－Ｓｉ）との積層構造としたものであり、コンタクト層７はｎ＋Ｓｉとしたものであり、ドレイン電極８ｄ（ソース電極８ｓ）はモリブデン（Ｍｏ）としたものである。
　このように比較例に係る表示装置用薄膜半導体装置２００では、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣及び界面層６が存在することなる。
　この場合、図７Ａに示すように、比較例に係る表示装置用薄膜半導体装置２００のオン時における電流経路は矢印に示される経路（フロント経路）となり、この電流経路には、チャネル保護層５の残渣と界面層６とが存在する。従って、これらがキャリアの移動をブロックする寄生抵抗（横断抵抗）として作用するので、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れるフロント経路でのキャリアの移動が阻害される。その結果、オン電流が低下して、オン特性が著しく低下してしまう。
　また、基板上に複数の薄膜半導体装置を形成して薄膜トランジスタアレイ装置を構成するような場合、有機材料であるチャネル保護層５の残渣の厚さは、基板上に存在する各薄膜半導体装置において必ずしも均一にはならない。これにより、キャリアの移動をブロックする寄生抵抗としての作用が不均一となり、薄膜半導体装置におけるオン特性のばらつきが著しく増大する。
　これに対して、図７Ｃに示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０では、エッチング工程（図２Ｉ）によって、チャネル保護層５の残渣と当該残渣の下の界面層６とが除去されるとともに、チャネル層４のチャネル領域を薄膜化した平坦部が形成されている。
　これにより、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０では、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣及び界面層６が存在しない。
　この場合、図７Ｃに示すように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０のオン時における電流経路は矢印に示される経路（フロント経路）となり、この電流経路には、チャネル保護層５の残渣と界面層６とが存在しない。これにより、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路におけるキャリア移動の阻害は生じない。従って、上記の比較例に係る表示装置用薄膜半導体装置と比較して、横断抵抗を低減することができるので、オン電流を増加させることができる。この結果、オン特性を向上させることができる。
　また、エッチングによって、チャネル保護層５の残渣と界面層６とを基板面内において一様に除去することができる。すなわち、基板上に存在する複数の表示装置用薄膜半導体装置のそれぞれにおいて、ソース電極８ｓとチャネル層４との間、及び、ドレイン電極８ｄとチャネル層４との間において、チャネル保護層５の残渣と界面層６とが基板面内で一様に除去されている。従って、上記のオン特性のばらつきを低減することができる。
　さらに、エッチングによって、チャネル層４において凸部の両側（平坦部）の膜厚を凸部の膜厚よりも薄くできるので、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路において、ソース電極８ｓの下部及びドレイン電極８ｄの下部におけるチャネル層４の膜厚を薄くできる。従って、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減することができる。その結果、半導体層からなるチャネル層４の全体の膜厚を薄くすることなくオン電流を大幅に増加させることができる。
　また、この場合、チャネル層４において、凸部の膜厚と平坦部の膜厚との膜厚差は２ｎｍ以上とすることが好ましい。以下、この点について説明する。
　図７Aに示すように、所定形状のチャネル保護層２０５（凸部）の両側に形成された界面層２０６は、１ｎｍ以上５ｎｍ以下程度の厚みを有しており、これが電流経路の障壁となってオン特性の増大や特性がばらつきの原因となる。これを改善するには、上述のとおり、所定形状のチャネル保護層２０５（凸部）の両側に形成された界面層２０６（不要な界面層２０６）を除去して、図７Ｃに示すようにチャネル層４を凸形状とすればよく、チャネル層４を凸形状とすることによって不要な界面層２０６を除去することができる。つまり、不要な界面層２０６を除去する結果としてチャネル層４が凸形状となる。
　このように、チャネル層４の平坦部は薄ければ薄いほどオン電流を増加させることができるが、チャネル層４の平坦部を薄くするためにチャネル層４を凸形状にすることと、不要な界面層２０６を除去するためにチャネル層４を凸形状にすることとは、別の観点である。
　従って、不要な界面層２０６を除去するに際しては、必ずしも凸部と平坦部との膜厚差を大きくした凸形状のチャネル層４を形成する必要はない。本実施の形態では、不要な界面層２０６を除去することを第１としてチャネル層４の凸形状が決まり、これには、チャネル層４における平坦部の膜厚を１０ｎｍ～２０ｎｍとして、チャネル層４における凸部と平坦部との膜厚差を２ｎｍ以上とすることが好ましい。
　この結果、ソース電極８ｓ及びドレイン電極８ｄからチャネル層４の凸部の両側の下部を経由して流れる電流経路（フロント経路）での横断抵抗を低減し、オン特性を増大させることができる。
　次に、図７Ａに示す比較例に係る表示装置用薄膜半導体装置２００及び図７Ｃに示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０における電気的特性を測定したので、その結果について図８Ａ及び図８Ｂを用いて説明する。図８Ａは、比較例に係る表示装置用薄膜半導体装置１００におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。図８Ｂは、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０におけるゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図である。なお、図８Ａ及び図８Ｂでは、線形動作領域におけるソース－ドレイン間のバイアス印加時の電流電圧特性を示している。また、図８Ａ及び図８Ｂにおいて、複数の曲線が示されているが、これは複数の表示装置用薄膜半導体装置を測定した結果である。
　図８Ａ及び図８Ｂに示すように、特に破線で囲まれる部分において、図８Ｂに示す本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０は、図７Ａに示す比較例に係る表示装置用薄膜半導体装置２００と比べて、オン電流が増加してオン特性が向上しているとともに、表示装置用薄膜半導体装置の素子間における特性ばらつきが低減されていることが分かる。
　このように、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１では、チャネル層４の凸部の上方に界面層６を形成することによってオフ特性を向上させることができるとともに、チャネル層４の平坦部の上方には界面層６を形成しないことによってオン特性の向上及び特性ばらつきの抑制を図ることができる。
　次に、以上の本実施の形態に係る表示装置用薄膜半導体装置１０により得られる効果が電流－電圧特性に対して与える影響を、図９Ａ及び図９Ｂに示す。
　図９Ａは、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの対数の変化を示す図であり、表示装置用薄膜半導体装置の伝達特性を示している。図９Ｂは、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓの変化を示す図であり、表示装置用薄膜半導体装置の出力特性を示している。なお、図９Ａ及び図９Ｂにおいて、破線は図１で示した本実施の形態に係る表示装置用薄膜半導体装置１０の特性を示し、実線は図６Ａで示した従来例に係る表示装置用薄膜半導体装置１００の特性を示している。
　図９Ａに着目すると、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オン電流のトップレベルが上昇している。これは、ディスプレイの大画面化及び高解像度化に伴い要求される表示装置用薄膜半導体装置の電流供給能力の向上の点から好ましい特性となる。例えば、表示装置用薄膜半導体装置は、有機ＥＬ表示装置（ＥＬディスプレイ）において、画素を選択するためのスイッチング用薄膜半導体装置（選択トランジスタ）、及び、有機ＥＬ素子に電流供給を行うための薄膜半導体装置（駆動トランジスタ）に用いられる。この場合、表示装置用薄膜半導体装置の優れたオン特性から駆動トランジスタのサイズを小さくできるため、ＥＬディスプレイにおいて、開口率の向上と共に歩留まりの向上を実現できる。また、低消費電力化も実現できる。
　また、図９Ａより、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オフ電流のボトムレベルが減少している。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの選択トランジスタに用いられた場合、表示装置用薄膜半導体装置の優れたオフ特性からリーク電流によるコントラストの低下及びパネル内の画質不均一を防ぐことができ、優れたデータ保持特性を確保することができる。
　また、従来例に係る表示装置用薄膜半導体装置１００に比べて本実施の形態に係る表示装置用薄膜半導体装置１０では、オン電流及びオフ電流の特性改善によりオンオフ比が取れる。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの駆動トランジスタに用いられた場合、ＥＬディスプレイにおいてコントラスト比が取れるようになり、画質向上を実現できる。
　次に、図９Ｂに着目すると、従来例に係る表示装置用薄膜半導体装置１００はドレイン電圧Ｖｄｓが小さい領域でドレイン電流Ｉｄｓが減少しているのに対し、本実施の形態に係る表示装置用薄膜半導体装置１０は特にドレイン電圧Ｖｄｓが小さい領域においてドレイン電流Ｉｄｓが増大している。従って、例えば表示装置用薄膜半導体装置がＥＬディスプレイの選択トランジスタに用いられた場合、ＥＬディスプレイにおいて、走査線選択期間における画素電位とデータ電位との充電誤差を防ぐことができる。
　以上、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０における作用効果について説明したが、本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０によれば、チャネル保護層５を有機材料によって形成するので、チャネル保護層５を低温且つ塗布プロセスで形成することができ、簡便な設備及び低コストで優れたＴＦＴ特性を有する薄膜半導体装置を得ることができるという作用効果も奏する。
　また、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６に含まれる炭素濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上であり、また、チャネル層４に含まれる不純物としての炭素濃度の５０倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　また、本実施の形態に係る表示装置用薄膜半導体装置１０では、界面層６に硫黄が含まれていることが好ましい。界面層６に含まれる硫黄は、チャネル保護層５の有機材料の感光剤に含まれる硫黄である。すなわち、界面層６に含まれる硫黄は、チャネル保護層５の有機材料に由来する。硫黄は、カーボン及び酸素に比べて原子半径が大きいため、キャリアの移動を妨げる効果がカーボン及び酸素に比べて大きい。従って、界面層６に硫黄が含まれていることにより、上記のキャリア移動度をさらに低下させることができ、薄膜半導体装置のオフ特性を一層向上させることができる。
　さらに、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６に含まれる硫黄濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上であり、また、チャネル層４に含まれる不純物としての硫黄濃度の１００倍以上であることが好ましい。これにより、界面層６における上記のキャリア移動度を低下させる効果を確実に発現させることができる。
　また、本実施の形態に係る表示装置用薄膜半導体装置１０において、界面層６は、比抵抗が２×１０６［Ω・ｃｍ］以上の絶縁性を有することが好ましい。これにより、界面層６における上記のキャリア移動度を一層低下させることができる。
　なお、本実施の形態に係る表示装置用薄膜半導体装置１０の製造方法において、チャネル層４の結晶化工程とチャネル保護層５の塗布工程との間に、水素プラズマ処理を施すことが好ましい。この水素プラズマ処理によって、チャネル層４のシリコン原子のダングリングボンド（欠陥）が水素終端されるので、チャネル層４の結晶欠陥密度が低減して結晶性が向上する。これにより、オン特性をさらに向上させることができる。
　（第２の実施の形態）
　次に、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａについて、図１０Ａ～図１０Ｅを用いて説明する。図１０Ａ～図１０Ｅは、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法における一部の工程を示す断面図である。
　本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの構成は、図１に示す第１の実施の形態に係る表示装置用薄膜半導体装置１０と同じである。
　本実施の形態と第１の実施の形態とは製造方法が異なる。すなわち、本実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法は、第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における界面層形成工程（図２Ｆ）からソース電極及びドレイン電極形成工程（図２Ｋ）の間のいずれかの段階において、さらに、チャネル保護層５に対して酸素プラズマ処理を行う工程を含む。
　以下、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法について、図２Ａ～図２Ｋに示す第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法を参照しながら、図１０Ａ～図１０Ｅを用いて説明する。
　まず、第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様にして、基板準備工程（図２Ａ）、ゲート電極形成工程（図２Ｂ）、ゲート絶縁膜形成工程（図２Ｃ）、チャネル層形成工程（図２Ｄ）、チャネル保護層塗布工程（図２Ｅ）、チャネル保護層プリベーク工程（図２Ｆ）、チャネル保護層露光及び現像工程（図２Ｇ）及びチャネル保護層ポストベーク工程（図２Ｈ）を順次行う。
　次に、図１０Ａに示すように、図２Ｉで説明した方法と同じ方法によって、所定のエッチングを施す。これにより、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去して、所定形状のチャネル保護層５を形成するとともに、チャネル層４に凸部及び平坦部を形成することができる。
　次に、図１０Ｂに示すように、チャネル保護層５に対して酸素プラズマ処理を行う。酸素プラズマ処理は、プラズマ雰囲気中に酸素ラジカル（Ｏ＊）を含む酸素プラズマを発生させるものであり、発生させた酸素プラズマによって、チャネル保護層５内の有機成分を分解するとともに、チャネル保護層５に含まれるシリコンに酸素原子を結合させることによって酸化シリコンを生成させる。
　なお、酸素プラズマ処理は、例えば酸素ガスを含むガスを原料として高周波（ＲＦ）電力により酸素プラズマを発生させて、当該酸素プラズマをチャネル保護層５に照射することにより行うことができる。
　次に、図１０Ｃに示すように、図２Ｊで説明した方法と同じ方法によって、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７を形成する。
　次に、図１０Ｄに示すように、図２Ｋで説明した方法と同じ方法によって、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。
　次に、図１０Ｅに示すように、図２Ｌで説明した方法と同じ方法によって、ソースドレイン金属膜８をパターニングして所定形状のソース電極８ｓ及びドレイン電極８ｄを形成し、その後、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成する。
　これにより、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａを得ることができる。
　以上、本発明の第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａによれば、上述した第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様の作用効果を奏する。
　さらに、本実施の形態に係る表示装置用薄膜半導体装置１０Ａの製造方法によれば、ポストベーク後のチャネル保護層５に対して酸素プラズマ処理を行うことにより、以下に説明する作用効果を奏する。
　図１１は、従来例、第１の実施の形態及び第２の実施の形態に係る表示装置用薄膜半導体装置におけるＩＲスペクトルを示す図である。
　従来例に係る表示装置用薄膜半導体装置１００は、熱酸化によって形成された酸化シリコンをチャネル保護層２０５とするものである。このように無機材料からなるチャネル保護層２０５は、有機材料からなるチャネル保護層と比べて、チャネル保護層２０５内の固定電荷が少ない。
　一方、第１の実施の形態に係る表示装置用薄膜半導体装置１０では、チャネル保護層５に有機材料が含まれているので、第１の実施の形態におけるチャネル保護層５には、従来例に係る表示装置用薄膜半導体装置１００におけるチャネル保護層２０５よりも、固定電荷が多く存在する。従って、図１１に示すように、第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）のＩＲスペクトルは、従来例に係る表示装置用薄膜半導体装置１００（従来例）のＩＲスペクトルと異なる。
　これに対して、本実施の形態に係る表示装置用薄膜半導体装置１０Ａは、チャネル保護層５の塗布材料に有機材料が含まれているが、チャネル保護層５に対して酸素プラズマ処理を行っているので、チャネル保護層５内の有機成分が分解され、なおかつ、チャネル保護層５に含まれるシリコンが酸化する。実際に、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）のＩＲスペクトルを測定してみると、図１１に示すように、本実施の形態におけるＩＲスペクトルは、チャネル保護層として無機材料（酸化シリコン）を用いた従来例に係る表示装置用薄膜半導体装置１００のＩＲスペクトルに近づいており、酸素プラズマ処理よってチャネル保護層５内の有機成分が分解され、チャネル保護層５のシリコンが酸化していることが分かる。
　従って、本実施の形態に係る表示装置用薄膜半導体装置１０Ａは、第１の実施の形態に対して、チャネル保護層５内の固定電荷を低減させることができるので、さらに、バックチャネル伝導を抑制してオフ電流を抑制することができる。
　また、本実施の形態のように、ポストベーク後のチャネル保護層５に対して酸素プラズマ処理を行うことにより、第１の実施の形態と比べて、閾値電圧のシフトを抑制することができ、デバイスとしての信頼性を向上させることもできる。以下、この点について、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ及び図１４を用いて順次説明する。
　図１２Ａ及び図１３Ａは、第１の実施の形態に係る表示装置用薄膜半導体装置１０の作用を説明するための図である。図１２Ｂ及び図１３Ｂは、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａの作用を説明するための図である。図１４は、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおいてストレスを加えたときの閾値電圧のシフト量を示す図である。
　図１２Ａに示すように、第１の実施の形態に係る表示装置用薄膜半導体装置１０では、有機材料を含むチャネル保護層５には固定電荷が発生するので、ソース電極８ｓからドレイン電極８ｄへ移動する電子は、図１３Ａに示すように、チャネル保護層５内の有機成分によってトラップされる機会が多くなる。
　これに対して、第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａでは、酸素プラズマ処理によってチャネル保護層５内の有機材料が分解されるので、チャネル保護層５を構成する分子の骨格部分に酸素原子が挿入される。これにより、チャネル保護層５が酸化シリコンに近い骨格及び組成の膜となる。そのため、図１２Ｂ及び図１３Ｂに示すように、ソース電極８ｓからドレイン電極８ｄへ移動する電子がチャネル保護層５内の有機成分によってトラップされる機会を減少させることができる。これにより、閾値電圧のシフト量を抑制することができるので、デバイスとしての信頼性を向上させることができる。
　実際に、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにストレスを加えて通電して電流電圧特性を測定した結果を図１４に示す。なお、ストレスの条件は、Ｖｔｈを閾値電圧としたときに、ゲート電圧ＶｇｓをＶｇｓ＝Ｖｔｈ＋２０Ｖとし、ドレイン電圧ＶｄｓをＶｄｓ＝５Ｖとして測定を行った。また、同様に、ストレスの条件を変更して、ゲート電圧ＶｇｓをＶｇｓ＝Ｖｔｈ－２０Ｖとし、ドレイン電圧ＶｄｓをＶｄｓ＝５Ｖとして測定を行った。図１４において、破線で示す曲線は、酸素プラズマ処理を行っていない第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）の結果を表しており、実線で示す曲線は、酸素プラズマ処理を行った第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）の結果を表している。また、閾値電圧のシフトがプラスの曲線は、ストレスの条件がＶｇｓ＝Ｖｔｈ＋２０Ｖ（Ｖｄｓ＝５Ｖ）の場合を表しており、閾値電圧のシフトがマイナスの曲線は、ストレスの条件がＶｇｓ＝Ｖｔｈ－２０Ｖ（Ｖｄｓ＝５Ｖ）の場合を表している。
　図１４に示すように、酸素プラズマ処理を行った第２の実施の形態に係る表示装置用薄膜半導体装置１０Ａ（本発明２）は、酸素プラズマ処理を行っていない第１の実施の形態に係る表示装置用薄膜半導体装置１０（本発明１）と比べて、閾値電圧のシフト量が小さく、デバイスとしての信頼性が高いということが分かる。
　さらに、本実施の形態のように、チャネル保護層５に対して酸素プラズマ処理を行うことにより、第１の実施の形態と比べて、さらにオフ特性を向上させることができる。以下、この点について、図１５を用いて説明する。
　図１５は、第１及び第２の実施の形態に係る表示装置用薄膜半導体装置１０、１０Ａにおける電流電圧特性を示す図である。なお、図１５において、破線で示す曲線は、酸素プラズマ処理を行っていない第１の実施の形態（本発明１）の結果を表しており、実線で示す曲線は、酸素プラズマ処理を行った第２の実施の形態（本発明２）の結果を表している。
　図１５に示すように、酸素プラズマ処理を行った本発明２は、酸素プラズマ処理を行っていない本発明１と比べてオフ電流が低減され、オフ特性が向上されていることが分かる。これは、酸素プラズマ処理によってチャネル保護層５内の固定電荷が減少してバックチャネル伝導が抑制されているためと考えられる。
　以上、第２の実施の形態は、チャネル保護層５に対して酸素プラズマ処理を行うものであるが、この酸素プラズマ処理は、ＰＦパワー密度が３～３０［Ｗ／ｃｍ２］、温度が５０～３５０［℃］、圧力が１～１０［Ｔｏｒｒ］の範囲にて行うことが好ましい。
　すなわち、ＲＦパワー密度の下限値は、酸素のチャネル保護層５への進入深さを考慮すると、３［Ｗ／ｃｍ２］であり、ＲＦパワー密度の上限値は、チャネル保護層５及びチャネル層４へのダメージを考慮すると、３０［Ｗ／ｃｍ２］である。また、温度の下限値は、チャネル保護層５内の有機物に対する酸素の置換効率を考慮すると、５０℃であり、温度の上限値は、チャネル層４からの脱水素を防ぐために３５０［℃］であることが好ましい。また、圧力の下限値は、チャネル保護層５及びチャネル層４へのダメージを考慮すると、１［Ｔｏｒｒ］であり、圧力の上限値は、チャネル保護層５内の有機物に対する酸素の置換効率を考慮すると、１０［Ｔｏｒｒ］が望ましい。なお、本実施の形態では、酸素流量を１５００［ｓｃｃｍ（ｓｔａｎｄａｒｄ　ｃｃ／ｍｉｎ）］、パワー密度を１［Ｗ／ｃｍ２］、圧力を１［Ｔｏｒｒ］とし、プラズマ照射時間を１０［ｓｅｃ］とし、さらに、温度を１２０［℃］とした。
　一般的に、酸素プラズマ処理は、例えば有機レジストをアッシングする場合に用いられる。この場合、有機レジスト内の有機成分が分解されて有機レジストが除去される。これに対して、本実施の形態では、チャネル保護層５にシリコンが含まれている。従って、チャネル保護層５をアッシングした場合、チャネル保護層５内の有機成分が分解されてもシリコンは残存する。これにより、上記条件にて、有機材料で塗布形成されたチャネル保護層５に対してアッシングすると、チャネル保護層５内の有機成分が分解されて、チャネル保護層５を酸化シリコン膜に近い膜とすることができる。
　（第３の実施の形態）
　次に、本発明の第3の実施の形態に係る表示装置用薄膜半導体装置１０Ｂについて、図１６Ａ～図１６Ｅを用いて説明する。図１６Ａ～図１６Ｅは、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法における一部の工程を示す断面図である。
　本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの構成は、図１に示す第１の実施の形態に係る表示装置用薄膜半導体装置１０と同じである。
　本実施の形態と第１の実施の形態とは製造方法が異なる。すなわち、本実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法は、第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法における界面層形成工程（図２Ｆ）からソース電極及びドレイン電極形成工程（図２Ｋ）の間のいずれかの段階において、ポストベークを行った後のチャネル保護層５に対して、さらにベーク（第２ベーク）を行う工程を含む。
　以下、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂの製造方法について、図２Ａ～図２Ｋに示す第１の実施の形態に係る表示装置用薄膜半導体装置１０の製造方法を参照しながら、図１６Ａ～図１６Ｅを用いて説明する。
　まず、第１の実施の形態に係る表示装置用薄膜半導体装置１０と同様にして、基板準備工程（図２Ａ）、ゲート電極形成工程（図２Ｂ）、ゲート絶縁膜形成工程（図２Ｃ）、チャネル層形成工程（図２Ｄ）、チャネル保護層塗布工程（図２Ｅ）、チャネル保護層プリベーク工程（図２Ｆ）、チャネル保護層露光及び現像工程（図２Ｇ）及びチャネル保護層ポストベーク工程（図２Ｈ）を順次行う。
　次に、図１６Ａに示すように、図２Ｉで説明した方法と同じ方法によって、所定のエッチングを施す。これにより、チャネル保護層５の残渣と当該残渣の下の界面層６とを除去して、所定形状のチャネル保護層５を形成するとともに、チャネル層４に凸部及び平坦部を形成することができる。
　次に、図１６Ｂに示すように、チャネル保護層５に対して、例えば３２０℃の温度でベーク（第２ベーク）を行う。
　次に、図１６Ｃに示すように、図２Ｊで説明した方法と同じ方法によって、チャネル保護層５の上面からチャネル層４の平坦部までを跨るようにしてコンタクト層７を形成する。
　次に、図１６Ｄに示すように、図２Ｋで説明した方法と同じ方法によって、コンタクト層７を覆うようにして、ソース電極８ｓ及びドレイン電極８ｄとなるソースドレイン金属膜８を形成する。
　次に、図１６Ｅに示すように、図２Ｌで説明した方法と同じ方法によって、ソースドレイン金属膜８をパターニングして所定形状のソース電極８ｓ及びドレイン電極８ｄを形成し、その後、所定形状の一対のコンタクト層７及び島状のチャネル層４を形成する。
　これにより、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂを得ることができる。
　以上、本発明の第３の実施の形態に係る表示装置用薄膜半導体装置１０Ｂのように、ポストベークを行ってエッチングした後のチャネル保護層５に対してさらにベーク（第２ベーク）を行うことによって、チャネル保護層５内の有機成分が分解されてチャネル保護層を構成する分子におけるシリコン－酸素結合が増加する。これにより、本実施の形態においても第２の実施の形態と同様に、チャネル保護層５が酸化シリコンに近い骨格及び組成の膜となる。この結果、ソース電極８ｓからドレイン電極８ｄへ移動する電子がチャネル保護層５内の有機成分によってトラップされる機会を減少させることができ、閾値電圧のシフトを抑制してデバイスとしての信頼性を向上させることができる。
　また、第２ベークを行うことによって、チャネル保護層５内の有機成分を分解することができるので、チャネル保護層５内の固定電荷を減少させることができる。これにより、第２の実施の形態と同様に、バックチャネル伝導を抑制することができるので、オフ電流を抑制してオフ特性を向上させることができる。
　また、第３の実施の形態において、第２ベーク処理は、３００［℃］～３５０［℃］の温度範囲で行うことが好ましい。これは、チャネル保護層５内の有機成分を分解してシリコン－酸素結合を増加させることができる境界を考慮すると、ベーク温度は３００℃を下限とすることが好ましく、また、チャネル層４からの脱水素を防ぐために、ベーク温度は３５０℃を上限とすることが好ましいからである。
　また、上述の第２の実施の形態において、第２ベーク処理を行うことによって、さらに、オフ特性を向上させることができるとともに閾値電圧のシフトを抑制することができる。
　この場合、第２ベーク処理は、酸素プラズマ処理に先立って行うことが好ましい。酸素プラズマ処理の前段階に第２ベーク処理を行うと、チャネル保護層５内に急激な組成変化や体積変化が生じる場合があるが、酸素プラズマ処理に先立って第２ベーク処理を行うことにより、チャネル保護層５における急激な組成変化や体積変化を防ぐことができ、チャネル保護層５にひび割れ等が発生することを防ぐことができる。
　（第４の実施の形態）
　次に、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃについて、図１７を用いて説明する。図１７は、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃの構成を模式的に示しめした断面図である。
　本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃと本発明の第１の実施の形態に係る表示装置用薄膜半導体装置１０とは、チャネル層の構成が異なる。すなわち、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃでは、チャネル層が複数層で構成されている。なお、図１７において、図１に示す構成要素と同じ構成要素については同じ符号を付しており、その説明は省略する。
　図１７に示すように、本発明の第４の実施の形態に係る表示装置用薄膜半導体装置１０Ｃにおけるチャネル層４は、第１チャネル層４１と第２チャネル層４２との２層構造となっている。
　第１チャネル層４１は、ゲート絶縁膜３上において、第２チャネル層４２の凸形状の下部に形成される。第１チャネル層４１は、多結晶シリコン等の多結晶半導体層によって形成される。多結晶半導体層である第１チャネル層４１は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含む。
　第２チャネル層４２は、第１チャネル層４１上に形成される層であり、第１の実施の形態におけるチャネル層４に相当し、表面に凸形状（凸部）と平坦形状（平坦部）とを有する。第２チャネル層４２は、非晶質シリコン（アモルファスシリコン）等の非晶質半導体層によって形成される。
　以上、本実施の形態に係る表示装置用薄膜半導体装置１０Ｃによれば、チャネル層４が非晶質半導体層からなる第１チャネル層４１（下層）と多結晶半導体層からなる第２チャネル層４２（上層）とによって構成されるので、第１の実施の形態に対して、さらにオンオフ特性に優れた表示装置用薄膜半導体装置を実現することができる。
　なお、本実施の形態に係る表示装置用薄膜半導体装置１０Ｃは、第１の実施の形態と同様の方法によって製造することができ、また、第２又は第３の実施の形態における製造方法を適用することもできる。
　（表示装置）
　次に、上記の各実施の形態に係る表示装置用薄膜半導体装置を表示装置に適用した例について、図１８を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図１８は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。上述の表示装置用薄膜半導体装置は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチングトランジスタ又は駆動トランジスタとして用いることができる。
　図１８に示すように、有機ＥＬ表示装置２０は、アクティブマトリクス基板２１と、アクティブマトリクス基板２１上にマトリクス状に複数配置された画素２２と、画素２２に接続され、アクティブマトリクス基板２１上にアレイ状に複数配置された画素回路２３と、画素２２と画素回路２３の上に順次積層された陽極２４、有機ＥＬ層２５及び陰極２６（透明電極）と、各画素回路２３と制御回路（不図示）とを接続する複数本のソース線２７及びゲート線２８とを備える。有機ＥＬ層２５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
　次に、上記有機ＥＬ表示装置２０における画素２２の回路構成について、図１９を用いて説明する。図１９は、本発明の実施の形態に係る表示装置用薄膜半導体装置を用いた画素の回路構成を示す図である。
　図１９に示すように、画素２２は、駆動トランジスタ３１と、スイッチングトランジスタ３２と、有機ＥＬ素子３３と、コンデンサ３４とを備える。駆動トランジスタ３１は、有機ＥＬ素子３３を駆動するトランジスタであり、また、スイッチングトランジスタ３２は、画素２２を選択するためのトランジスタである。
　スイッチングトランジスタ３２のソース電極３２Ｓは、ソース線２７に接続され、ゲート電極３２Ｇは、ゲート線２８に接続され、ドレイン電極３２Ｄは、コンデンサ３４及び駆動トランジスタ３１のゲート電極３１Ｇに接続されている。
　また、駆動トランジスタ３１のドレイン電極３１Ｄは、電源線３５に接続され、ソース電極３１Ｓは有機ＥＬ素子３３のアノードに接続されている。
　この構成において、ゲート線２８にゲート信号が入力され、スイッチングトランジスタ３２をオン状態にすると、ソース線２７を介して供給された信号電圧がコンデンサ３４に書き込まれる。そして、コンデンサ３４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ３１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子３３のアノードからカソードへと流れる。これにより、有機ＥＬ素子３３が発光し、画像として表示される。
　以上、本発明の実施の形態に係る表示装置について説明したが、本発明はこれに限定されない。例えば、本実施の形態では有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示素子等、アクティブマトリクス基板が用いられる他の表示素子を備えた表示装置にも適用することもできる。
　また、以上説明した本発明の実施の形態に係る表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示部を有する電子機器に適用することができる。
　以上、本発明に係る表示装置用薄膜半導体装置及びその製造方法について、実施の形態に基づいて説明したが、本発明に係る表示装置用薄膜半導体装置及びその製造方法は、上記の実施の形態に限定されるものではない。各実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
　本発明に係る表示装置用薄膜半導体装置は、テレビジョンセット、パーソナルコンピュータ、携帯電話などの表示装置、又はその他薄膜半導体装置を有する様々な電気機器に広く利用することができる。
　１　基板
　２、３１Ｇ、３２Ｇ　ゲート電極
　３　ゲート絶縁膜
　４、１０４　チャネル層
　５、１０５、２０５　チャネル保護層
　６、２０６　界面層
　７　コンタクト層
　８　ソースドレイン金属膜
　８ｓ、３１Ｓ、３２Ｓ　ソース電極
　８ｄ、３１Ｄ、３２Ｄ　ドレイン電極
　１０、１０Ａ、１０Ｂ、１０Ｃ、１００、２００　表示装置用薄膜半導体装置
　２０　有機ＥＬ表示装置
　２１　アクティブマトリクス基板
　２２　画素
　２３　画素回路
　２４　陽極
　２５　有機ＥＬ層
　２６　陰極
　２７　ソース線
　２８　ゲート線
　３１　駆動トランジスタ
　３２　スイッチングトランジスタ
　３３　有機ＥＬ素子
　３４　コンデンサ
　３５　電源線
　４１　第１チャネル層
　４２　第２チャネル層
　７０　非晶質シリコン層

Claims (24)

  1. 　基板と、
    　前記基板上に形成されたゲート電極と、
    　前記ゲート電極上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成され、表面に凸形状を持つチャネル層と、
    　前記チャネル層の凸形状の上に形成され、シリコン、酸素及びカーボンを含む有機材料を含有するチャネル保護層と、
    　前記チャネル層の凸形状の上面と前記チャネル保護層との界面に形成され、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層と、
    　前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿って形成されたソース電極及びドレイン電極と、を具備する、
    　表示装置用薄膜半導体装置。
  2. 　さらに、前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側面、前記界面層の側面につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に形成された２つのコンタクト層を具備し、
    　前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、
    　前記ドレイン電極は、前記２つのコンタクト層のうちの他方の上に形成される、
    　請求項１記載の表示装置用薄膜半導体装置。
  3. 　前記チャネル層の凸形状の両側の下部は、前記ソース電極及び前記ドレイン電極と前記チャネル層との間の電荷の移動経路となる、
    　請求項１又は請求項２記載の表示装置用薄膜半導体装置。
  4. 　前記チャネル層の凸形状部分における膜厚と前記チャネル層の凸形状の両側の下部における膜厚との膜厚差は２ｎｍ以上である、
    　請求項１から請求項３のいずれか１項に記載の表示装置用薄膜半導体装置。
  5. 　前記チャネル保護層の幅は、前記チャネル層の凸形状の上部の上面の幅と同一幅である、
    　請求項１から請求項４のいずれか１項に記載の表示装置用薄膜半導体装置。
  6. 　前記界面層に含まれるカーボンの濃度は、前記チャネル層に含まれる不純物としてのカーボンの濃度の５０倍以上である、
    　請求項１から請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
  7. 　前記界面層に含まれるカーボンの濃度は、５×１０２０［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項１から請求項５のいずれか１項に記載の表示装置用薄膜半導体装置。
  8. 　前記有機材料は硫黄を含む、
    　請求項１から請求項７のいずれか１項に記載の表示装置用薄膜半導体装置。
  9. 　前記界面層に含まれる硫黄の濃度は、前記チャネル層に含まれる不純物としての硫黄の濃度の１００倍以上である、
    　請求項８記載の表示装置用薄膜半導体装置。
  10. 　前記界面層に含まれる硫黄の濃度は、５×１０１９［ａｔｏｍｓ／ｃｍ３］以上である、
    　請求項８記載の表示装置用薄膜半導体装置。
  11. 　前記界面層は、比抵抗が２×１０６［Ω・ｃｍ］以上である、
    　請求項１から請求項１０のいずれか１項に記載の表示装置用薄膜半導体装置。
  12. 　前記界面層の厚みは、１ｎｍ以上、５ｎｍ以下である、
    　請求項１から請求項１１のいずれか１項に記載の表示装置用薄膜半導体装置。
  13. 　前記チャネル層は、
    　凸形状の下部が多結晶半導体層からなる第１チャネル層と、
    　前記第１チャネル層上に形成された非晶質半導体層からなり、表面に凸形状を持つ第２チャネル層と、を含む、
    　請求項１から請求項１２のいずれか１項に記載の表示装置用薄膜半導体装置。
  14. 　前記多結晶半導体層は多結晶シリコンであり、
    　前記非晶質半導体層は非晶質シリコンである、
    　請求項１３記載の表示装置用薄膜半導体装置。
  15. 　前記多結晶半導体層は、平均粒径が１０ｎｍから５０ｎｍの微結晶性半導体層を含む、
    　請求項１３記載の表示装置用薄膜半導体装置。
  16. 　基板を準備する第１工程と、
    　前記基板上にゲート電極を形成する第２工程と、
    　前記ゲート電極上にゲート絶縁膜を形成する第３工程と、
    　前記ゲート絶縁膜上にチャネル層を形成する第４工程と、
    　前記チャネル層上に、シリコン、酸素及びカーボンを含む有機材料を塗布してチャネル保護層を形成する第５工程と、
    　前記チャネル保護層をベークすることにより、前記チャネル層と前記チャネル保護層との界面に、カーボンを主成分として含み、その主成分であるカーボンは前記有機材料に由来するカーボンである界面層を形成する第６工程と、
    　所定のエッチング方法により前記チャネル層のチャネル領域を残すように前記チャネル保護層及び前記チャネル層をエッチングすることにより、前記チャネル層に凸形状を形成するとともに前記チャネル層の凸形状の上に前記チャネル保護層を残留させる第７工程と、
    　前記チャネル保護層の端部の上部及び側部、前記チャネル保護層の側部につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側部、並びに前記チャネル層の前記凸形状の側部につらなる前記チャネル層の上部に沿ってソース電極及びドレイン電極を形成する第８工程と、を含む、
    　表示装置用薄膜半導体装置の製造方法。
  17. 　前記所定のエッチング方法は、ドライエッチングである、
    　請求項１６に記載の表示装置用薄膜半導体装置の製造方法。
  18. 　前記第７工程と前記第８工程との間に、
    　前記チャネル保護層の端部の上面及び側面、前記チャネル保護層の側面につらなる前記界面層の側部、前記界面層の側部につらなる前記チャネル層の凸形状の側面、並びに前記チャネル層の前記凸形状の側面につらなる前記チャネル層の上面に、２つのコンタクト層を形成する工程を含み、
    　前記第８工程において、
    　前記ソース電極は、前記２つのコンタクト層のうちの一方の上に形成され、前記ドレイン電極は前記２つのコンタクト層のうちの他方の上に形成される、
    　請求項１６又は請求項１７記載の表示装置用薄膜半導体装置の製造方法。
  19. 　前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に酸素プラズマ処理を行う工程を含む、
    　請求項１６～請求項１８のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
  20. 　前記酸素プラズマ処理は、前記チャネル保護層内の有機成分を分解し、前記チャネル保護層に含まれるシリコンに酸素原子を結合させて酸化シリコンとする、
    　請求項１９に記載の表示装置用薄膜半導体装置の製造方法。
  21. 　前記酸素プラズマ処理は、パワー密度が３～３０［Ｗ／ｃｍ２］、温度が５０～３５０［℃］、圧力が１～１０［Ｔｏｒｒ］の範囲にてなされる、
    　請求項１９又は請求項２０記載の表示装置用薄膜半導体装置の製造方法。
  22. 　前記第６工程から前記第８工程の間のいずれかの段階において、前記チャネル保護層に第２ベーク処理を行う工程を含む、
    　請求項１６～請求項１８のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
  23. 　前記酸素プラズマ処理に先立って前記チャネル保護層に第２ベーク処理を行う工程を含む、
    　請求項１９から請求項２１のいずれか１項に記載の表示装置用薄膜半導体装置の製造方法。
  24. 　前記第２ベーク処理は、温度が３００～３５０［℃］の範囲にてなされる、
    　請求項２２又は請求項２３に記載の表示装置用薄膜半導体装置の製造方法。
     
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