JP5055719B2 - 絶縁層及び有機半導体層から成る積層構造の形成方法、並びに、有機電界効果型トランジスタ及びその製造方法 - Google Patents
絶縁層及び有機半導体層から成る積層構造の形成方法、並びに、有機電界効果型トランジスタ及びその製造方法 Download PDFInfo
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Description
(A)支持体上にゲート電極を形成した後、支持体及びゲート電極上にゲート絶縁層を形成し、次いで、
(B)ゲート絶縁層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成する、
工程から成り、
ゲート絶縁層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体及びゲート電極上に塗布、乾燥することで形成することを特徴とする。
(A)支持体上に下地層を形成した後、
(B)下地層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成し、次いで、
(C)少なくとも有機半導体層上に、ゲート絶縁膜を介してゲート電極を形成する、
工程から成り、
下地層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体上に塗布、乾燥することで形成することを特徴とする。
(a)支持体上に形成されたゲート電極、
(b)支持体及びゲート電極上に形成されたゲート絶縁層、
(c)ゲート絶縁層上に形成されたソース/ドレイン電極、並びに、
(d)有機半導体層から構成され、ソース/ドレイン電極とソース/ドレイン電極との間に位置するゲート絶縁層の部分の上にゲート電極と対向して形成されたチャネル形成領域、
を具備した有機電界効果型トランジスタであって、
ゲート絶縁層は、表面処理剤と絶縁材料としての高分子材料とが反応して成ることを特徴とする。
(a)支持体上に形成されたゲート電極、
(b)支持体及びゲート電極上に形成されたゲート絶縁層、
(c)有機半導体層から構成され、ゲート絶縁層上にゲート電極と対向して形成されたチャネル形成領域、並びに、
(d)チャネル形成領域を挟むように有機半導体層上に形成されたソース/ドレイン電極、
を具備した有機電界効果型トランジスタであって、
ゲート絶縁層は、表面処理剤と絶縁材料としての高分子材料とが反応して成ることを特徴とする。
(a)支持体上に形成された下地層、
(b)下地層上に形成されたソース/ドレイン電極、
(c)有機半導体層から構成され、ソース/ドレイン電極とソース/ドレイン電極との間に位置する下地層の部分の上に形成されたチャネル形成領域、
(d)有機半導体層上に形成されたゲート絶縁膜、並びに、
(e)ゲート絶縁膜上にチャネル形成領域と対向して形成されたゲート電極、
を具備した有機電界効果型トランジスタであって、
下地層は、表面処理剤と絶縁材料としての高分子材料とが反応して成ることを特徴とする。
(a)支持体上に形成された下地層、
(b)有機半導体層から構成され、下地層上に形成されたチャネル形成領域、
(c)チャネル形成領域を挟むように有機半導体層上に形成されたソース/ドレイン電極、
(d)チャネル形成領域及びソース/ドレイン電極上に形成されたゲート絶縁膜、並びに、
(e)ゲート絶縁膜上にチャネル形成領域と対向して形成されたゲート電極、
を具備した有機電界効果型トランジスタであって、
下地層は、表面処理剤と絶縁材料としての高分子材料とが反応して成ることを特徴とする。
高分子材料を、
(P−01) ポリビニルフェノール、
(P−02) ポリビニルアルコール、
(P−03) ポリメチルメタクリレート、
(P−04) ポリパラキシリレン(パリレン)、
(P−05) ポリヒドロキシメチルスチレン、
(P−06) ポリ酢酸ビニル、
(P−07) ポリスチレン、
(P−08) ポリビニルスチレン、
(P−09) ポリプロピレン、
(P−10) ポリカーボネート、及び、
(P−11) ポリビニルデンフロライド、
から成る群から選択された材料とし、
表面処理剤を、
(S−01) オクタデシルトリクロロシラン、
(S−02) オクタデシルトリメトキシシラン、
(S−03) オクタデシルトリエトキシシラン、
(S−04) オクチルトリクロロシラン、
(S−05) オクチルトリメトキシシラン、
(S−06) オクチルトリエトキシシラン、
(S−07) ヘキサメチルジシラザン、
(S−08) メチルビニルトリクロロシラン、
(S−09) オクタデシルジメチルクロロシラン、
(S−10) ジメチルジメトキシシラン、
(S−11) メチルトリメトキシシラン、
(S−12) ビニルトリエトキシシラン、
(S−13) γ−グリキシドキシプロピリトリメトリシシラン、
(S−14) γ−メタクリロキシプロピルトリメトキシシラン、
(S−15) γ−アミノプロピルトリエトキシシラン、
(S−16) N−フェニル−γ−アミノプロピルトリエトキシシラン、
(S−17) N−フェニル−γ−アミノプロピルトリメトキシシラン、
(S−18) γ−メルカプトプロピルトリメトキシシラン、
(S−19) ビニルトリクロロシラン、
(S−20) ビニルトリス(β−メトキシ−エトキシシラン)、
(S−21) β−(3,4−エポキシシクロヘキシル)−エチルトリクロロシラン、
(S−22) メタクリレートクロミッククロリド、及び、
(S−23) 3−メルカプトプロピルトリメトキシシラン、
から成る群から選択された材料とすることができる。即ち、[高分子材料と表面処理剤]の組合せとして、上記の11種類の高分子材料及び上記の23種類の表面処理剤の組合せである11×23=253通りの組合せとすることができるが、中でも、[(P−01)と(S−01)〜(S−11)]の11通りの組合せ、[(P−02)と(S−02),(S−03),(S−05)〜(S−07),(S−10),(S−11)]の7通りの組合せ、[(P−03)と(S−01),(S−04),(S−08),(S−09)]の4通りの組合せ、[(P−04)と(S−01)〜(S−11)]の11通りの組合せ、[(P−05)と(S−01)〜(S−11)]の11通りの組合せを用いることが好ましい。
(a)支持体10上に形成されたゲート電極12、
(b)支持体10及びゲート電極12上に形成されたゲート絶縁層13、
(c)ゲート絶縁層13上に形成されたソース/ドレイン電極14、並びに、
(d)有機半導体層15から構成され、ソース/ドレイン電極14とソース/ドレイン電極14との間に位置するゲート絶縁層13の部分の上にゲート電極12と対向して形成されたチャネル形成領域16、
を具備する。ここで、有機半導体層15は、ソース/ドレイン電極14上に延在している。
先ず、支持体10上にゲート電極12を形成する。具体的には、支持体10上に、レジスト層31に基づきゲート電極形成用のパターンを形成する(図1の(A)参照)。次いで、密着層としてのTi層、及び、ゲート電極12としてのAu層を、順次、支持体10及びレジスト層31上に真空蒸着法によって形成する(図1の(B)参照)。図面においては、密着層の図示を省略した。蒸着を行う際、支持体10は温度を調整することができる支持体ホルダー(図示せず)に載置されており、蒸着中の支持体温度の上昇を抑制することができるので、支持体10の変形を最小限に抑えた成膜を行うことができる。その後、リフトオフ法によりレジスト層31を除去することで、Au層から成るゲート電極12を得ることができる(図1の(C)参照)。
次に、支持体10及びゲート電極12上にゲート絶縁層13を形成する。
その後、ゲート絶縁層13上にソース/ドレイン電極14を形成する。具体的には、全面に、レジスト層32に基づきソース/ドレイン電極形成用のパターンを形成する(図1の(D)参照)。次いで、密着層としてのTi層、及び、ソース/ドレイン電極としてのAu層を、順次、ゲート絶縁層13及びレジスト層32上に真空蒸着法によって形成する(図2の(A)参照)。図面においては、密着層の図示を省略した。蒸着を行う際、支持体10は温度を調整することができる支持体ホルダー(図示せず)に載置されており、蒸着中の支持体温度の上昇を抑制することができるので、支持体10の変形を最小限に抑えた成膜を行うことができる。その後、リフトオフ法によりレジスト層32を除去することで、Au層から成るソース/ドレイン電極14を得ることができる(図2の(B)参照)。
次に、絶縁層上に有機半導体層を形成する。あるいは又、ゲート絶縁層13上に、有機半導体材料から成り、チャネル形成領域16を構成する有機半導体層15を形成する(図2の(C)参照)。具体的には、スピンコート法に基づき、P3HTから成る有機半導体層15をソース/ドレイン電極14及びゲート絶縁層13の上に形成する。あるいは又、以下の表1に例示する真空蒸着法に基づき、ペンタセンから成る有機半導体層15をソース/ドレイン電極14及びゲート絶縁層13の上に形成することもできる。その後、必要に応じて、有機半導体層15のパターニングを行う(図3の(A)参照)。
支持体温度:60゜C
成膜速度 :3nm/分
圧力 :5×10-4Pa
次いで、周知の方法に基づき、全面にSiO2から成る絶縁層20を形成した後、ゲート電極12及びソース/ドレイン電極14の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極12に接続された配線(図示せず)、及び、ソース/ドレイン電極14に接続された配線21を形成することができる(図3の(B)参照)。こうして、実施例1の有機FETを得ることができる。
実施例1 比較例
接触角(θ)(°) 80 60
最適乾燥温度(゜C) 130 180
移動度 (cm2・V-1・秒-1) 0.12 0.038
STS値 (V・度-1) 0.96 1.57
(a)支持体10上に形成されたゲート電極12、
(b)支持体10及びゲート電極12上に形成されたゲート絶縁層13、
(c)有機半導体層15から構成され、ゲート絶縁層13上にゲート電極12と対向して形成されたチャネル形成領域16、並びに、
(d)チャネル形成領域16を挟むように有機半導体層15上に形成されたソース/ドレイン電極14、
を具備する。そして、ゲート絶縁層13は、表面処理剤と絶縁材料としての高分子材料とが反応して成る。
先ず、実施例1の[工程−100]と同様にして、支持体10上にゲート電極12を形成する。
次に、実施例1の[工程−110]と同様にして、溶液を基体上に塗布した後、乾燥することで、基体上に絶縁層を形成する。あるいは又、溶液を支持体10及びゲート電極12上に塗布した後、乾燥することでゲート絶縁層13を形成する。
その後、実施例1の[工程−130]と同様にして、絶縁層上に有機半導体層を形成する。あるいは又、ゲート絶縁層13上に、有機半導体材料から成り、チャネル形成領域16を構成する有機半導体層15を形成する(図4の(A)及び図4の(B)参照)。
その後、有機半導体層15上に、Au層から成るソース/ドレイン電極14を形成する。具体的には、有機半導体層15の一部及びゲート絶縁層13をハードマスクで覆った状態で、密着層としてのTi層、及び、ソース/ドレイン電極としてのAu層を、順次、有機半導体層15上に真空蒸着法によって形成する。図面においては、密着層の図示を省略した。こうして、Au層から成るソース/ドレイン電極14をフォトリソグラフィ・プロセス無しで形成することができる。
次いで、周知の方法に基づき、実施例1の[工程−140]と同様にして、全面にSiO2から成る絶縁層20を形成した後、ゲート電極12及びソース/ドレイン電極14の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極12に接続された配線(図示せず)、及び、ソース/ドレイン電極14に接続された配線21を形成することができる(図4の(C)参照)。こうして、実施例3の有機FETを得ることができる。
(a)支持体40上に形成された下地層41、
(b)下地層41上に形成されたソース/ドレイン電極44、
(c)有機半導体層45から構成され、ソース/ドレイン電極44とソース/ドレイン電極44との間に位置する下地層41の部分の上に形成されたチャネル形成領域46、
(d)有機半導体層45上に形成されたゲート絶縁膜43、並びに、
(e)ゲート絶縁膜43上にチャネル形成領域46と対向して形成されたゲート電極42、
を具備する。ここで、下地層41は、表面処理剤と絶縁材料としての高分子材料とが反応して成る。
先ず、実施例1の[工程−110]と同様の方法に基づき、溶液を基体上に塗布した後、乾燥することで、基体上に絶縁層を形成する。あるいは又、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体40上に塗布、乾燥することで、下地層41を形成する。
次に、実施例1の[工程−120]と同様にして、下地層41上にソース/ドレイン電極44を形成する。
次に、絶縁層上に有機半導体層を形成する。あるいは又、下地層41上に、有機半導体材料から成り、チャネル形成領域46を構成する有機半導体層45を形成する。具体的には、実施例1の[工程−130]と同様にして、下地層41及びソース/ドレイン電極44上に有機半導体層45を形成する(図5の(A)及び図5の(B)参照)。具体的には、スピンコート法に基づき、P3HTから成る有機半導体層45を下地層41及びソース/ドレイン電極44上に形成する。あるいは又、表1に例示した真空蒸着法に基づき、ペンタセンから成る有機半導体層45を下地層41及びソース/ドレイン電極44上に形成する。
次いで、例えばスパッタリング法に基づき、SiO2から成るゲート絶縁膜43を有機半導体層45上に(具体的には、全面に)形成する。
その後、実施例1の[工程−100]と同様にして、ゲート絶縁膜43上に、Ti層から成る密着層、及び、Au層から成るゲート電極42を形成する。図面においては、密着層の図示を省略した。あるいは又、ゲート絶縁膜43の一部をハードマスクで覆った状態で、密着層としてのTi層、及び、ゲート電極としてのAu層を、順次、ゲート絶縁膜43上に真空蒸着法によって形成してもよく、これによって、ゲート電極42をフォトリソグラフィ・プロセス無しで形成することができる。
次いで、周知の方法に基づき、実施例1の[工程−140]と同様にして、全面にSiO2から成る絶縁層20を形成した後、ゲート電極42及びソース/ドレイン電極44の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極42に接続された配線(図示せず)、及び、ソース/ドレイン電極44に接続された配線21を形成することができる(図5の(C)参照)。こうして、実施例4の有機FETを得ることができる。
(a)支持体40上に形成された下地層41、
(b)有機半導体層45から構成され、下地層41上に形成されたチャネル形成領域46、
(c)チャネル形成領域46を挟むように有機半導体層45上に形成されたソース/ドレイン電極44、
(d)チャネル形成領域46及びソース/ドレイン電極44上に形成されたゲート絶縁膜43、並びに、
(e)ゲート絶縁膜43上にチャネル形成領域46と対向して形成されたゲート電極42、
を具備している。そして、下地層41は、表面処理剤と絶縁材料としての高分子材料とが反応して成る。
先ず、実施例1の[工程−110]と同様の方法に基づき、溶液を基体上に塗布した後、乾燥することで、基体上に絶縁層を形成する。あるいは又、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体40上に塗布、乾燥することで、下地層41を形成する。
次に、実施例1の[工程−130]と同様にして、絶縁層上に有機半導体層を形成する。あるいは又、下地層41上に、有機半導体材料から成り、チャネル形成領域46を構成する有機半導体層45を形成する(図6の(A)及び図6の(B)参照)。具体的には、スピンコート法に基づき、P3HTから成る有機半導体層45を下地層41及びソース/ドレイン電極44上に形成する。あるいは又、表1に例示した真空蒸着法に基づき、ペンタセンから成る有機半導体層45を下地層41上に形成する。
その後、実施例1の[工程−120]と同様にして、下地層41上にソース/ドレイン電極44を形成する。
次いで、例えばスパッタリング法に基づき、SiO2から成るゲート絶縁膜43を全面に形成する。
その後、実施例1の[工程−100]と同様にして、ゲート絶縁膜43上に、Ti層から成る密着層、及び、Au層から成るゲート電極42を形成する。図面においては、密着層の図示を省略した。あるいは又、ゲート絶縁膜43の一部をハードマスクで覆った状態で、密着層としてのTi層、及び、ゲート電極としてのAu層を、順次、ゲート絶縁膜43上に真空蒸着法によって形成してもよく、これによって、ゲート電極42をフォトリソグラフィ・プロセス無しで形成することができる。
次いで、周知の方法に基づき、実施例1の[工程−140]と同様にして、全面にSiO2から成る絶縁層20を形成した後、ゲート電極42及びソース/ドレイン電極44の上方の絶縁層20の部分に開口部を形成し、これらの開口部内を含む絶縁層20上に配線材料層を形成し、この配線材料層をパターニングすることで、ゲート電極42に接続された配線(図示せず)、及び、ソース/ドレイン電極44に接続された配線21を形成することができる(図6の(C)参照)。こうして、実施例5の有機FETを得ることができる。
Claims (13)
- 絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を基体上に塗布、乾燥して、基体上に絶縁層を形成した後、該絶縁層上に有機半導体層を形成する、絶縁層及び有機半導体層から成る積層構造の形成方法であって、
有機半導体層を構成する有機半導体材料と、表面処理剤の有する官能基とが結合している、絶縁層及び有機半導体層から成る積層構造の形成方法。 - 絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を基体上に塗布、乾燥して、基体上に絶縁層を形成した後、該絶縁層上に有機半導体層を形成し、以て、絶縁層の表面における表面処理剤の存在により有機半導体層の結晶性を向上させる、絶縁層及び有機半導体層から成る積層構造の形成方法。
- 基体には絶縁膜が形成されており、絶縁膜の上に絶縁層を形成する、請求項1又は請求項2に記載の絶縁層及び有機半導体層から成る積層構造の形成方法。
- 高分子材料は、ポリビニルフェノール、ポリビニルアルコール、ポリメチルメタクリレート、ポリパラキシリレン、ポリヒドロキシメチルスチレン、ポリ酢酸ビニル、ポリスチレン、ポリビニルスチレン、ポリプロピレン、ポリカーボネート、及び、ポリビニルデンフロライドから成る群から選択された材料であり、
表面処理剤は、オクタデシルトリクロロシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、オクチルトリクロロシラン、オクチルトリメトキシシラン、オクチルトリエトキシシラン、ヘキサメチルジシラザン、メチルビニルトリクロロシラン、オクタデシルジメチルクロロシラン、ジメチルジメトキシシラン、メチルトリメトキシシラン、ビニルトリエトキシシラン、γ−グリキシドキシプロピリトリメトリシシラン、γ−メタクリロキシプロピルトリメトキシシラン、γ−アミノプロピルトリエトキシシラン、N−フェニル−γ−アミノプロピルトリエトキシシラン、N−フェニル−γ−アミノプロピルトリメトキシシラン、γ−メルカプトプロピルトリメトキシシラン、ビニルトリクロロシラン、ビニルトリス(β−メトキシ−エトキシシラン)、β−(3,4−エポキシシクロヘキシル)−エチルトリクロロシラン、メタクリレートクロミッククロリド、及び、3−メルカプトプロピルトリメトキシシランから成る群から選択された材料である請求項1乃至請求項3のいずれか1項に記載の絶縁層及び有機半導体層から成る積層構造の形成方法。 - 表面処理剤を構成する材料の有する前記官能基は、メチル基、フェニル基、ビニル基、エポキシ基、メルカプト基、グリキシド基、メタクリル基、及び、アミノ基から成る群から選択された官能基である請求項1乃至請求項4のいずれか1項に記載の絶縁層及び有機半導体層から成る積層構造の形成方法。
- (A)支持体上にゲート電極を形成した後、支持体及びゲート電極上にゲート絶縁層を形成し、次いで、
(B)ゲート絶縁層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成する、
工程から成り、
ゲート絶縁層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体及びゲート電極上に塗布、乾燥することで形成し、
有機半導体層を構成する有機半導体材料と、表面処理剤の有する官能基とが結合している有機電界効果型トランジスタの製造方法。 - (A)支持体上にゲート電極を形成した後、支持体及びゲート電極上にゲート絶縁層を形成し、次いで、
(B)ゲート絶縁層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成する、
工程から成り、
ゲート絶縁層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体及びゲート電極上に塗布、乾燥することで形成し、以て、ゲート絶縁層の表面における表面処理剤の存在により有機半導体層の結晶性を向上させる有機電界効果型トランジスタの製造方法。 - 前記工程(A)において、支持体上にゲート電極を形成した後、支持体及びゲート電極上に絶縁膜を形成し、次いで、絶縁膜上にゲート絶縁層を形成する請求項6又は請求項7に記載の有機電界効果型トランジスタの製造方法。
- (A)支持体上に下地層を形成した後、
(B)下地層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成し、次いで、
(C)少なくとも有機半導体層上に、ゲート絶縁膜を介してゲート電極を形成する、
工程から成り、
下地層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体上に塗布、乾燥することで形成し、
有機半導体層を構成する有機半導体材料と、表面処理剤の有する官能基とが結合している有機電界効果型トランジスタの製造方法。 - (A)支持体上に下地層を形成した後、
(B)下地層上に、ソース/ドレイン電極、及び、有機半導体材料から成り、チャネル形成領域を構成する有機半導体層を形成し、次いで、
(C)少なくとも有機半導体層上に、ゲート絶縁膜を介してゲート電極を形成する、
工程から成り、
下地層を、絶縁材料としての高分子材料、及び、表面処理剤を混合した溶液を支持体上に塗布、乾燥することで形成し、以て、下地層の表面における表面処理剤の存在により有機半導体層の結晶性を向上させる有機電界効果型トランジスタの製造方法。 - 前記工程(A)において、支持体上に絶縁膜を形成し、次いで、絶縁膜上に下地層を形成する請求項9又は請求項10に記載の有機電界効果型トランジスタの製造方法。
- 高分子材料は、ポリビニルフェノール、ポリビニルアルコール、ポリメチルメタクリレート、ポリパラキシリレン、ポリヒドロキシメチルスチレン、ポリ酢酸ビニル、ポリスチレン、ポリビニルスチレン、ポリプロピレン、ポリカーボネート、及び、ポリビニルデンフロライドから成る群から選択された材料であり、
表面処理剤は、オクタデシルトリクロロシラン、オクタデシルトリメトキシシラン、オクタデシルトリエトキシシラン、オクチルトリクロロシラン、オクチルトリメトキシシラン、オクチルトリエトキシシラン、ヘキサメチルジシラザン、メチルビニルトリクロロシラン、オクタデシルジメチルクロロシラン、ジメチルジメトキシシラン、メチルトリメトキシシラン、ビニルトリエトキシシラン、γ−グリキシドキシプロピリトリメトリシシラン、γ−メタクリロキシプロピルトリメトキシシラン、γ−アミノプロピルトリエトキシシラン、N−フェニル−γ−アミノプロピルトリエトキシシラン、N−フェニル−γ−アミノプロピルトリメトキシシラン、γ−メルカプトプロピルトリメトキシシラン、ビニルトリクロロシラン、ビニルトリス(β−メトキシ−エトキシシラン)、β−(3,4−エポキシシクロヘキシル)−エチルトリクロロシラン、メタクリレートクロミッククロリド、及び、3−メルカプトプロピルトリメトキシシランから成る群から選択された材料である請求項6乃至請求項11のいずれか1項に記載の有機電界効果型トランジスタの製造方法。 - 表面処理剤を構成する材料の有する前記官能基は、メチル基、フェニル基、ビニル基、エポキシ基、メルカプト基、グリキシド基、メタクリル基、及び、アミノ基から成る群から選択された官能基である請求項6乃至請求項12のいずれか1項に記載の有機電界効果型トランジスタの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005186554A JP5055719B2 (ja) | 2005-06-27 | 2005-06-27 | 絶縁層及び有機半導体層から成る積層構造の形成方法、並びに、有機電界効果型トランジスタ及びその製造方法 |
US11/424,672 US7767488B2 (en) | 2005-06-27 | 2006-06-16 | Method for forming a stacked structure of an insulating layer and an organic semiconductor layer, organic field effect transistor and method for making same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005186554A JP5055719B2 (ja) | 2005-06-27 | 2005-06-27 | 絶縁層及び有機半導体層から成る積層構造の形成方法、並びに、有機電界効果型トランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007005698A JP2007005698A (ja) | 2007-01-11 |
JP5055719B2 true JP5055719B2 (ja) | 2012-10-24 |
Family
ID=37566278
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005186554A Expired - Fee Related JP5055719B2 (ja) | 2005-06-27 | 2005-06-27 | 絶縁層及び有機半導体層から成る積層構造の形成方法、並びに、有機電界効果型トランジスタ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7767488B2 (ja) |
JP (1) | JP5055719B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8138075B1 (en) | 2006-02-06 | 2012-03-20 | Eberlein Dietmar C | Systems and methods for the manufacture of flat panel devices |
JP4802933B2 (ja) * | 2006-08-17 | 2011-10-26 | セイコーエプソン株式会社 | 半導体装置、電子装置及び電子機器 |
GB2450381B (en) * | 2007-06-22 | 2009-11-11 | Cambridge Display Tech Ltd | Organic thin film transistors |
US7821000B2 (en) * | 2008-02-01 | 2010-10-26 | Alcatel-Lucent Usa Inc. | Method of doping organic semiconductors |
JP4582430B2 (ja) | 2008-07-22 | 2010-11-17 | Dic株式会社 | 有機トランジスタ及びその製造方法 |
GB2469507B (en) | 2009-04-16 | 2011-05-04 | Cambridge Display Tech Ltd | Organic thin film transistors |
JP5532669B2 (ja) * | 2009-04-30 | 2014-06-25 | 大日本印刷株式会社 | 有機半導体素子、およびその製造方法 |
JP5632393B2 (ja) * | 2010-12-24 | 2014-11-26 | パナソニック株式会社 | 半導体トランジスタの製造方法、並びに該方法で製造した半導体トランジスタを用いた駆動回路、該駆動回路と表示素子とを含んでなる画素回路、該画素回路が行列状に配置された表示パネル、及び該パネルを備えた表示装置 |
JP5649720B2 (ja) * | 2011-04-06 | 2015-01-07 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
CN102332395B (zh) * | 2011-09-23 | 2014-03-05 | 复旦大学 | 一种选择性淀积栅氧和栅电极的方法 |
WO2014034671A1 (ja) | 2012-08-31 | 2014-03-06 | 旭硝子株式会社 | 硬化性組成物および硬化膜の製造方法 |
US9535658B2 (en) | 2012-09-28 | 2017-01-03 | Alcatel Lucent | Secure private database querying system with content hiding bloom filters |
CN103985764B (zh) * | 2014-05-30 | 2018-07-03 | Tcl集团股份有限公司 | 氧化物tft及其制备方法、阵列基板、显示器件 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3515507B2 (ja) * | 2000-09-29 | 2004-04-05 | 株式会社東芝 | トランジスタおよびその製造方法 |
EP1405356B1 (en) * | 2001-07-09 | 2013-07-31 | Plastic Logic Limited | Solution influenced alignment |
JP4581423B2 (ja) * | 2003-03-24 | 2010-11-17 | コニカミノルタホールディングス株式会社 | 薄膜トランジスタ素子、当該素子シート及びその作製方法 |
JP2005039222A (ja) * | 2003-06-25 | 2005-02-10 | Sharp Corp | 機能性有機薄膜、有機薄膜トランジスタ及びそれらの製造方法 |
JP2005139477A (ja) * | 2003-11-04 | 2005-06-02 | Nisshin Steel Co Ltd | 加工性,耐コイル変形性,耐食性に優れた表面処理鋼板 |
US7705346B2 (en) * | 2005-06-06 | 2010-04-27 | Xerox Corporation | Barrier layer for an organic electronic device |
-
2005
- 2005-06-27 JP JP2005186554A patent/JP5055719B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-16 US US11/424,672 patent/US7767488B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060289859A1 (en) | 2006-12-28 |
US7767488B2 (en) | 2010-08-03 |
JP2007005698A (ja) | 2007-01-11 |
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A977 | Report on retrieval |
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