JP5632393B2 - 半導体トランジスタの製造方法、並びに該方法で製造した半導体トランジスタを用いた駆動回路、該駆動回路と表示素子とを含んでなる画素回路、該画素回路が行列状に配置された表示パネル、及び該パネルを備えた表示装置 - Google Patents

半導体トランジスタの製造方法、並びに該方法で製造した半導体トランジスタを用いた駆動回路、該駆動回路と表示素子とを含んでなる画素回路、該画素回路が行列状に配置された表示パネル、及び該パネルを備えた表示装置 Download PDF

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Description

本発明は、半導体トランジスタの製造方法、並びに該方法で製造した半導体トランジスタを用いた駆動回路、該駆動回路と表示素子とを含んでなる画素回路、該画素回路が行列状に配置された表示パネル、及び該パネルを備えた表示装置に関する。
従来、半導体トランジスタとして薄膜トランジスタ（以下、「TFT」とも記す。）が知られている。TFTは電界効果トランジスタの一種であり、例えば、近年、研究・開発が進んでいるEL表示パネルの駆動回路に用いられている。
一般的な薄膜トランジスタの構造について説明すると、同トランジスタでは、ガラス基板上にゲート電極が形成され、ゲート電極を覆ってガラス基板上にゲート絶縁層が形成されている。さらに、ゲート絶縁層上にソース電極及びドレイン電極（以下、これらを併せて「ＳＤ電極」とも記す。）が互いに離れた位置に形成され、ＳＤ電極を覆うようにゲート絶縁層上に半導体層が形成されている（例えば、特許文献１参照）。ＳＤ電極の材料としては、例えば、金（Au）、銀（Ag）、銅（Cu）、アルミニウム（Al）、モリブデン（Mo）、タングステン（W）などが用いられている。
ところで、TFTにおけるＳＤ電極形成の際、リフトオフプロセスが用いられることがある。同プロセスでは、まず、ゲート絶縁層上にレジスト層を形成する。次に、レジスト層における、ＳＤ電極の形成予定領域に開口を形成する。その後、レジスト層上およびレジスト層の開口の内部に対し電極材料からなる金属層の成膜を行い、最後に、レジスト層を除去する。このとき、レジスト層上の金属層はレジスト層とともに除去され、レジスト層の開口の金属層のみが残存する。これがＳＤ電極となる。
金属層の成膜には、例えば蒸着法やスパッタ法が用いられるが、リフトオフプロセスでは、ゲート絶縁層上における半導体層の形成予定領域にはレジスト層が形成されているため、当該形成予定領域にスパッタによるダメージを与えることなく金属層を成膜することができる。
特開2007-5698号公報
上記リフトオフプロセスを用いて製造された半導体トランジスタによれば、ゲート絶縁層上における半導体層の形成予定領域にダメージを与えることなく金属層を成膜することができる。
しかしながら、半導体トランジスタの閾値電圧のシフトに関し、更なる改良が望まれる。
そこで、本発明は、トランジスタへの通電時間の経過に伴う閾値電圧のシフト量（ΔＶｔｈ）を低減させた半導体トランジスタの製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体トランジスタの製造方法は、ゲート電極、ゲート絶縁層、ソース電極、ドレイン電極および半導体層を有する半導体トランジスタの製造方法であって、基板を含む下地層上に、レジスト材料を含むレジスト層を形成する第１工程と、前記レジスト層を部分的にパターニングし、レジスト層に複数の開口を形成する第２工程と、前記レジスト層上および前記レジスト層の複数の開口の内部に対し、ソース電極およびドレイン電極を構成する金属材料を含む金属層を形成する第３工程と、前記金属層の表面部分が酸化されることにより形成された金属酸化物層を、洗浄液を用いて洗浄処理することにより除去する第４工程と、前記第４工程の後、前記洗浄液とは別の溶解液を用いて前記レジスト層を除去することにより、前記レジスト層の複数の開口に形成された金属層からなる、ソース電極およびドレイン電極を形成する第５工程と、前記ソース電極および前記ドレイン電極を覆って、半導体層を形成する第６工程とを有することを特徴とする半導体トランジスタの製造方法とした。
本発明の一態様に係る半導体トランジスタの製造方法では、溶解液を用いてレジスト層を除去することによりソース電極およびドレイン電極を形成する第５工程の前工程として、金属層の表面部分が酸化されることにより形成された金属酸化物層を、溶解液とは別の洗浄液を用いて洗浄処理することにより除去する第４工程を設けている。
第５工程前に、予め金属酸化物層を除去しているので、第５工程において、溶解液を用いてレジスト層を除去する際に当該溶解液中に溶解する金属酸化物の量を低減することができる。その結果、金属酸化物残渣量が低減されるので、第５工程後にチャネル領域上に付着しているレジスト残渣量を低減することができる。
以上のように、第５工程後にチャネル領域上に付着しているレジスト残渣量を低減することができるので、閾値電圧のシフト量を低減させることができる。
レジスト残渣量（Ｃ１ｓ）と閾値電圧（Ｖｔｈ）シフト量（ΔＶｔｈ）との相関図である。 レジスト残渣量（Ｃ１ｓ）を１０００ｃｐｓ以下に抑えたときのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。 （ａ）ストレス印加時間（ｔ）、閾値電圧（Ｖｔｈ）、閾値電圧シフト量（ΔＶｔｈ）の関係を示す図である。（ｂ）ストレス印加時間（ｔ）と閾値電圧シフト量（ΔＶｔｈ）との関係を示す図である。 モリブデン酸化物の残渣量（Mo3d）とレジスト残渣量（C1s）との相関図である。 （ａ）本発明の実施の形態１に係る表示装置１００の電気的な構成を示すブロック図である。（ｂ）EL表示パネル１０５の有する一画素回路の回路構成及びその周辺回路との接続を示す図である。 本実施の形態の駆動トランジスタ２０４の構成を示す図である。 駆動トランジスタ２０４の製造工程の一例を示す図である。 駆動トランジスタ２０４の製造工程のうち図７で示す工程に後続する部分の一例を示す図である。 駆動トランジスタ２０４の製造工程のうち図８で示す工程に後続する部分の一例を示す図である。 駆動トランジスタ２０４の製造工程の一部を示す模式図である。 前洗浄の有無による、ゲート絶縁層３上におけるソース電極７とドレイン電極８との間の領域のレジスト残渣量（Ｃ１ｓ）の変化を示す図である。 前洗浄を行わなかった場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。 前洗浄を行った場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。 （ａ）前洗浄を行わなかった場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。（ｂ）前洗浄を行った場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。（ｃ）ストレス印加時間と閾値電圧シフト量との関係を示す図である。 前洗浄の有無による、ゲート絶縁層３上におけるソース電極７とドレイン電極８との間の領域のレジスト残渣量（Ｃ１ｓ）の変化を示す図である。 前洗浄を行わなかった場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。 前洗浄を行った場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。 （ａ）前洗浄を行わなかった場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。（ｂ）前洗浄を行った場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。（ｃ）ストレス印加時間と閾値電圧シフト量との関係を示す図である。 実施の形態１のEL表示パネル１０５の要部を模式的に示す部分断面図である。 表示装置１００の外観を示す図である。
［本発明の一態様を得るに至った経緯］
以下、本発明の態様を具体的に説明するに先立ち、本発明の態様を得るに至った経緯について説明する。
本発明者らは、ソース電極及びドレイン電極形成時におけるレジスト残渣量と、トランジスタへの通電時間の経過に伴う閾値電圧のシフト量との関係を調べるために次の実験を行った。まず、有機半導体材料としてポルフィリンを用い、ＳＤ電極の電極材料として、ポルフィリンに対して良好な電荷注入特性を示す金(Au)を用い、リフトオフプロセスによりゲート絶縁層上にＳＤ電極を形成した。そして、ゲート絶縁層上におけるソース電極とドレイン電極との間の領域のレジスト残渣量をＸ線光電子分光装置(XPS：X-ray photoelectron spectroscopy）で測定した。レジスト残渣量はＣ１ｓのｃｐｓ（counts per second）量で評価した。その後、ＳＤ電極を覆うようにゲート絶縁層上に有機半導体層を形成した後、半導体トランジスタにストレス電圧（以下、単に「ストレス」ともいう）（ゲート電圧（Ｖｇｓ）が−４０Ｖ、ソース-ドレイン間の電圧（Ｖｄｓ）が−４０Ｖ）を２００００ｓ印加し、閾値電圧のシフト量を測定した。さらに洗浄時間を変えて上記同様の実験を２度行った。その結果を図１に示す。図１は、レジスト残渣量（Ｃ１ｓ）と閾値電圧（Ｖｔｈ）シフト量（ΔＶｔｈ）との相関図である。横軸がＣ１ｓのｃｐｓ量、縦軸が閾値電圧（Ｖｔｈ）シフト量（ΔＶｔｈ）を示す。図１に示すとおり、レジスト残渣量が多いほど閾値電圧のシフト量が大きくなることを本発明者らは確認した。
図２は、ＳＤ電極の電極材料として金(Au)を用いた場合において、レジスト残渣量を１０００ｃｐｓ以下に抑えたときのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。図２では、横軸がゲート電圧（Ｖｇｓ）、縦軸がドレイン電流（Ｉｄ）を示しており、ストレス印加時間毎（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性が示されている。ただし、ストレス電圧については、ゲート電圧（Ｖｇｓ）が−４０Ｖ、ソース-ドレイン電圧（Ｖｄｓ）が−４０Ｖである。図２に示すとおり、ストレス印加時間が長くなるにつれて閾値電圧がマイナス側にシフトしているものの、そのシフト量は小さいことを本発明者らは確認した。ここで、閾値電圧とは、ゲート電圧を０Ｖからマイナス側に変化させたときに、所定電流−Ｉｔｈが流れ始める電圧とする。なお、具体的な算出方法は、縦軸が√Id、横軸がVgのグラフにおいて、√Idの傾きの最も大きい点から引いた接線と横軸Vgとの交点を閾値電圧Vthと設定している。図２では、ストレス印加時間が０ｓ、１００００ｓの閾値電圧（Ｖｔｈ０、Ｖｔｈ１００００）について例示しているが、ストレス印加時間が０から１００００ｓまでの閾値電圧のシフト量は１Ｖ程度である。
閾値電圧のシフト量について図３を用いてさらに詳細に説明する。図３（ａ）は、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。ストレス印加中におけるある時点（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）での閾値電圧と０ｓ時点からの閾値電圧のシフト量とを対応させて示している。図３（ｂ）は、ストレス印加時間と閾値電圧シフト量との関係を示す図であり、図３（ａ）で示したストレス印加時間と閾値電圧のシフト量とを対数表示している。横軸がストレス印加時間を示し、縦軸が閾値電圧のシフト量を示す。図３（ｂ）に示すように、ストレス印加時間が長くなるにつれて閾値電圧のシフト量は大きくなる。ストレス印加時間が例えば４０００時間（以下、「４ｋｈ」と記す。）の場合の閾値電圧のシフト量は、３Ｖである。
上記のように、本発明者らは、上記実験を通して、レジスト残渣量を１０００ｃｐｓに以下にすることで、ストレス印加時間が４ｋｈの場合の閾値電圧のシフト量を３Ｖまで低減することを確認した。アモルファスシリコン（以下、「ａ−Ｓｉ」と記す。）を用いた半導体トランジスタでは、ストレス印加時間が４ｋｈの場合に約４５Ｖの閾値電圧のシフトが発生することが知られており、今回の実験では、ａ−Ｓｉを用いた半導体トランジスタよりも高い安定性を得ることに成功した。
ただし、金(Au)は比較的高価であり、量産化には必ずしも適していないため、本発明者らは、金(Au)に較べて低価格であって量産化に適したモリブデン（Ｍｏ）を電極材料に用いて、改めて上記実験を行った。すると、金(Au)を電極材料として用いた場合に比べ、レジスト残渣量が極端に増加していることを確認した。リフトオフプロセスでは、ゲート絶縁層と半導体層との界面（チャネル領域）にはレジスト層が形成されるため、当業者にとってプロセス残渣として想定されるのはレジスト残渣である。
ところが、レジスト残渣量の増加の原因を探るべく基板を詳しく調べてみると、金(Au)を電極材料として用いた場合には存在しなかった金属（モリブデン）酸化物の残渣をゲート絶縁層上に発見した。
本発明者らは、モリブデン酸化物残渣量とレジスト残渣量との関係を考察した結果、モリブデン酸化物残渣量とレジスト残渣量とに関する新たな実験をするに至った。その結果を図４に示す。図４は、モリブデン酸化物の残渣量とレジスト残渣量との相関図である。横軸がモリブデン酸化物由来のＭｏ３ｄのｃｐｓ量を示し、縦軸がレジスト材料由来のＣ１ｓのｃｐｓ量を示している。本発明者らは、図４に示すように、モリブデン酸化物残渣量とレジスト残渣量に相関（比例関係）があり、レジスト残渣量の増加の原因がモリブデン酸化物残渣にあることを突き止めた。
上述したように、ゲート絶縁層と半導体層との界面は、基本的にはレジスト層で覆われるため、たとえ残渣が存在するとしてもレジスト残渣である、というのが当業者における一般的な技術知見であると考えられる。
しかしながら、本発明者らは、レジスト残渣量の増加の原因が金属酸化物残渣にあるという新たな知見を得た結果、溶解液を用いてレジスト層を除去することによりＳＤ電極を形成する工程の前処理として、金属酸化物を溶解する洗浄液を用いた洗浄処理を実施するに至った。このように、レジスト層を除去する前に、その前処理として金属酸化物を溶解させる洗浄処理を行うことは、上記知見を得たことにより想到できた技術事項であって、上記した従来の技術知見に基づく限り、容易には得られなかったであろうと考えられる。
その結果、チャネル領域に付着するレジスト残渣量を低減でき、レジスト残渣量の低減により閾値電圧のシフト量を低減させることができた。
以上のような新たな知見、実験、考察を積み重ねることにより、本発明者らは、本発明の一態様である半導体トランジスタの製造方法を得ることができたのである。
［実施の態様］
本発明の一態様である半導体トランジスタの製造方法は、ゲート電極、ゲート絶縁層、ソース電極、ドレイン電極および半導体層を有する半導体トランジスタの製造方法であって、基板を含む下地層上に、レジスト材料を含むレジスト層を形成する第１工程と、前記レジスト層を部分的にパターニングし、レジスト層に複数の開口を形成する第２工程と、前記レジスト層上および前記レジスト層の複数の開口の内部に対し、ソース電極およびドレイン電極を構成する金属材料を含む金属層を形成する第３工程と、前記金属層の表面部分が酸化されることにより形成された金属酸化物層を、洗浄液を用いて洗浄処理することにより除去する第４工程と、前記第４工程の後、前記洗浄液とは別の溶解液を用いて前記レジスト層を除去することにより、前記レジスト層の複数の開口に形成された金属層からなる、ソース電極およびドレイン電極を形成する第５工程と、前記ソース電極および前記ドレイン電極を覆って、半導体層を形成する第６工程とを有することを特徴とする半導体トランジスタの製造方法とした。
本発明の一態様に係る半導体トランジスタの製造方法では、溶解液を用いてレジスト層を除去することによりソース電極およびドレイン電極を形成する第５工程の前工程として、金属層の表面部分が酸化されることにより形成された金属酸化物層を、溶解液とは別の洗浄液を用いて洗浄処理することにより除去する第４工程を設けている。
第５工程前に、予め金属酸化物層を除去しているので、第５工程において、溶解液を用いてレジスト層を除去する際に当該溶解液中に溶解する金属酸化物の量を低減することができる。その結果、金属酸化物残渣量が低減されるので、第５工程後にチャネル領域上に付着しているレジスト残渣量を低減することができる。
以上のように、第５工程後にチャネル領域上に付着しているレジスト残渣量を低減することができるので、閾値電圧のシフト量を低減させることができる。
ここで、本発明の別の態様として、前記第４工程では、前記洗浄液を用い、前記レジスト層を除去することなく、前記金属層の表面部分に形成された金属酸化物層を除去するとしてもよい。
ここで、本発明の別の態様として、前記第４工程では、前記洗浄液としてアルカリ溶液を用い、前記第５工程では、前記溶解液として有機系剥離液を用いるとしてもよい。
ここで、本発明の別の態様として、前記第３工程では、前記ソース電極およびドレイン電極を構成する金属材料として、タングステン、モリブデン、モリブデン‐タングステンからなる合金のいずれかを用いるとしてもよい。
本態様の半導体トランジスタの製造方法では、ソース電極およびドレイン電極を構成する金属材料として、タングステン、モリブデン、モリブデン‐タングステンからなる合金のいずれかを用いるので、量産の観点から効果的である。
ここで、本発明の別の態様として、前記下地層は、前記基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆って形成されたゲート絶縁層を含むとしてもよい。
ここで、本発明の一態様である駆動回路は、上記本発明の一態様に係る製造方法により製造された半導体トランジスタを用いた駆動回路とした。
本態様の駆動回路は、上記本発明の一態様である製造方法により製造された半導体トランジスタを用いることで得られるものであり、そのためチャネル領域に付着しているレジスト残渣量が低減されている。よって、本態様の駆動回路では、半導体トランジスタにおける閾値電圧のシフト量を低減させることができる。
ここで、本発明の一態様である画素回路は、表示素子と当該表示素子に駆動電流を供給する駆動回路とを含んでなり、前記駆動回路には、上記本発明の一態様に係る製造方法により製造された半導体トランジスタが用いられているとした。
本態様の画素回路の駆動回路は、上記本発明の一態様である製造方法により製造された半導体トランジスタを用いることで得られるものであり、そのためチャネル領域に付着しているレジスト残渣量が低減されている。よって、本態様の画素回路では、駆動回路の半導体トランジスタにおける閾値電圧のシフト量を低減させることができる。
ここで、本発明の一態様である表示パネルは、表示素子と当該表示素子に駆動電流を供給する駆動回路とを含んでなる画素回路が行列状に配置されてなり、前記駆動回路には、上記本発明の一態様に係る製造方法により製造された半導体トランジスタが用いられているとした。
本態様の表示パネルの各駆動回路は、上記本発明の一態様である製造方法により製造された半導体トランジスタを用いることで得られるものであり、そのためチャネル領域に付着しているレジスト残渣量が低減されている。よって、本態様の表示パネルでは、各駆動回路の半導体トランジスタにおける閾値電圧のシフト量を低減させることができる。
ここで、本発明の一態様である表示装置は、上記本発明の一態様に係る表示パネルを備えた表示装置とした。
本態様の表示装置の各駆動回路は、上記本発明の一態様である製造方法により製造された半導体トランジスタを用いることで得られるものであり、そのためチャネル領域に付着しているレジスト残渣量が低減されている。よって、本態様の表示装置では、各駆動回路の半導体トランジスタにおける閾値電圧のシフト量を低減させることができる。
［実施の形態１］
＜表示装置１００の構成＞
本実施の形態に係る表示装置１００の全体構成について、図５（ａ）を用い説明する。図５（ａ）は、本発明の実施の形態１に係る表示装置１００の電気的な構成を示すブロック図である。同図における表示装置１００は、制御回路１０１と、メモリ１０２と、走査線駆動回路１０３と、データ線駆動回路１０４と、画素回路が行列状に配置されたEL表示パネル１０５とを備える。また、図５（ｂ）は、EL表示パネル１０５の有する一画素回路の回路構成及びその周辺回路との接続を示す図である。同図における画素回路２０８は、走査線２００と、データ線２０１と、電源線２０２と、スイッチングトランジスタ２０３と、駆動トランジスタ２０４と、EL素子２０５と、保持容量２０６と、共通電極２０７とを備える。スイッチングトランジスタ２０３及び駆動トランジスタ２０４は、有機薄膜トランジスタ（OTFT）であり、本発明の一態様である製造方法により製造されたものである。これらトランジスタの構成及び製造方法の詳細については後述する。
周辺回路は、走査線駆動回路１０３と、データ線駆動回路１０４とを備える。また、スイッチングトランジスタ２０３、駆動トランジスタ２０４、及び保持容量２０６により駆動回路２０９が構成されている。
データ線駆動回路１０４から供給された信号電圧は、スイッチングトランジスタ２０３を介して駆動トランジスタ２０４のゲート電極へと印加される。駆動トランジスタ２０４は、印加された電圧に応じた電流をソース−ドレイン電極間に流す。この電流が、EL素子２０５へと流れることにより、その電流に応じた発光輝度で、EL素子２０５が発光することとなる。
以下、有機薄膜トランジスタとして駆動トランジスタ２０４を例に挙げてその構成について説明する。スイッチングトランジスタ２０３は、駆動トランジスタ２０４と同様の構成であるので説明を省略する。
＜駆動トランジスタ２０４の構成＞
図６は、本実施の形態の駆動トランジスタ２０４の構成を示す図である。図６に示すように、本実施の形態の駆動トランジスタ２０４は、基板１上にゲート電極２が設けられ、このゲート電極２の設けられた基板１上にゲート絶縁層３が設けられている。ゲート絶縁層３上には、ソース電極７及びドレイン電極８が間隔を隔てて設けられており、これらのソース電極７及びドレイン電極８を覆うように半導体層９が設けられている。ゲート電極２は、ゲート絶縁層３によってソース電極７及びドレイン電極８に対して絶縁されている。このような構成の駆動トランジスタ２０４においては、ゲート電極２に印加する電圧の電圧値を調整することで、ソース電極７とドレイン電極８との間に流れる電流が制御される。
＜各部構成＞
基板１は、例えば、無アルカリガラス、ソーダガラス、無蛍光ガラス、燐酸系ガラス、硼酸系ガラス、石英、アクリル系樹脂、スチレン系樹脂、ポリカーボネート系樹脂、エポキシ系樹脂、ポリエチレン、ポリエステル、シリコーン系樹脂、又はアルミナ等の絶縁性材料からなる。また、基板１は、有機樹脂フィルムであってもかまわない。
ゲート電極２は、公知の電極材料で形成されている。公知の電極材料として例えば、銀とパラジウムと銅との合金、銀とルビジウムと金との合金、モリブデンとクロムの合金（ＭｏＣｒ）、ニッケルとクロムの合金（ＮｉＣｒ）、アルミニウム（Ａｌ）、アルミニウム合金、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）等が挙げられる。
ゲート絶縁層３は、公知のゲート絶縁体材料（例えば酸化シリコン）で形成されている。公知のゲート絶縁体材料として、有機材料、及び無機材料のいずれも使用可能である。
ソース電極７及びドレイン電極８は、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデン‐タングステン（ＭｏＷ）の何れかで形成されている。
半導体層９は、有機半導体材料で構成されている。具体的には、有機半導体材料として塗布型低分子材料(アセン系誘導体やポルフィリン、フタロシアニン誘導体)オリゴマー・高分子材料(チオフェン系・フルオレン系など)等が挙げられる。なお、半導体層９は、無機半導体材料で構成されていてもよく、例えば無機半導体材料として酸化物半導体等が挙げられる。また、公知のアセン系・チオフェン系・フルオレン系・フタロシアニン系・ポルフィリン系の有機物半導体に加え、塗布型酸化物などの無機半導体も使用可能である。
＜駆動トランジスタ２０４の製造方法＞
続いて、本実施の形態の駆動トランジスタ２０４の製造工程を例示する。図７，８，９は、駆動トランジスタ２０４の製造工程の一例を示す図である。
まず、基板１を準備し、基板１上にゲート電極２を形成する（図７（ａ））。ゲート電極２の形成は例えば、蒸着法やスパッタ等の公知の薄膜形成方法を用いて上記電極材料からなる薄膜を成膜し、当該薄膜を公知のフォトリソグラフィ法やリフトオフ法を用いてパターニングすることによりなされる。
次に、図７（ｂ）に示すように、基板１上にゲート電極２を覆ってシリコン酸化膜であるゲート絶縁層３を形成し、図７（ｃ）に示すように、ゲート絶縁層３上にフォトレジストを一様に塗布することでレジスト層４を形成する。なお、ゲート絶縁膜としてシリコン酸化膜を用いたが、シリコン酸化膜に限定されず、例えば有機ポリマー材料を用いてゲート絶縁膜を形成してもよい。その後、レジスト層４の上に所定形状の開口部を持つマスクを重ね、マスクの上から感光させ、余分なフォトレジストを現像液（例えばTMAH（Tetra methyl ammonium hydroxide）水溶液）で洗い出す（ウェットプロセス）。これによりレジスト層４のパターニングが完了する（図７（ｄ））。
次に、図７（ｅ）に示すように、レジスト層上４及びパターニングにより形成されたレジスト層４の開口の内部に例えばスパッタリング法によりＷ、Ｍｏ、ＭｏＷの何れかからなる薄膜の金属層５を成膜する。ただし、図８（ａ）に示すように、成膜された金属層５は、その表面部分が自然酸化され、当該酸化された部分が金属酸化物層６となってしまう。
そこで、レジスト層４を除去しソース電極７及びドレイン電極８を形成する前に、洗浄液を用いて洗浄処理することにより（図８（ｂ））、金属層５の表面部分に形成された金属酸化物層６を除去する（以下、洗浄液を用いた洗浄処理を「前洗浄」という。）（図８（ｃ））。洗浄液として、例えばアルカリ溶液を用いることができる。特に、有機アルカリ水溶液が好ましく、本実施例では、テトラメチルアンモニウムハイドロオキサイドTMAH（Tetra methyl ammonium hydroxide）を用いたが、これに限らず、例えば、テトラエチルアンモニウムハイドロオキサイド、トリメチル（2-ヒドロキシエチル）アンモニウムハイドロオキサイド（コリン）、メチルトリヒドロキシエチルアンモニウムハイドロオキサイド、ジメチルジヒドロキシエチルアンモニウムハイドロオキサイドなど他の材料を用いることも可能である。
金属酸化物層６を除去した後、洗浄液とは別の溶解液を用いてレジスト層４を除去することでソース電極７及びドレイン電極８を形成した後（以下、溶解液を用いてレジスト層を除去する処理を「レジスト除去処理」という。）（図８（ｄ）、図９（ａ））、図９（ｂ）に示すように、ソース電極７およびゲート電極８を覆って、半導体層９をゲート絶縁層３上に形成する。溶解液として、例えば有機系剥離液を用いることができる。本実施例では、溶解液としてジメチルホルムアミドＤＭＦ（N,N-dimethylformamide）を用いたが、これに限らず、ジメチルスルホキシドＤＭＳＯ（dimethyl sulfoxide）、アセトンなど他の材料を用いることができる。
以上で本実施の形態に係る駆動トランジスタ２０４が完成する。
ここで、前洗浄工程とレジスト除去処理工程とをどのように実施するかについてその一例を簡単に説明する。図１０は、駆動トランジスタ２０４の製造工程の一部を示す模式図である。前洗浄は、例えば容器ａに入っている洗浄液に、図８（ａ）で示す工程まで進んだ状態の素子３００を浸すことで行われる（図１０（１））。また、レジスト除去処理工程は、前洗浄の後に続けて、別の容器ｂに入っている溶解液に上記素子３００を浸すことで行われる（図１０（２））。前洗浄の後、容器ａから取り出した素子３００の金属層５表面には洗浄液が残っており、金属層５表面が溶解液に覆われている状態となっている。そのため、前洗浄後、別途水洗浄等を行うことなく続けて別の容器ｂに入れることで、前洗浄後に金属層５表面が再度自然酸化することを防止することができる。
以上のように本実施の形態の製造方法によれば、溶解液を用いてレジスト層４を除去することによりソース電極７およびドレイン電極８を形成する工程の前工程として、金属層５の表面部分が酸化されることにより形成された金属酸化物層６を、溶解液とは別の洗浄液を用いて洗浄処理することにより除去する工程を設けている。
ソース電極７およびドレイン電極８を形成する工程前に、予め金属酸化物層６を除去しているので、溶解液を用いてレジスト層を除去する際に当該溶解液中に溶解する金属酸化物の量を低減することができる。その結果、金属酸化物残渣量が低減されるので、レジスト除去処理工程後にチャネル領域上に付着しているレジスト残渣量を低減することができる。
チャネル領域上に付着しているレジスト残渣量を低減することができるので、閾値電圧のシフト量を低減することができる。
＜ＳＤ電極にＷを用いた場合のレジスト残渣量と閾値電圧＞
ソース電極７及びドレイン電極８をタングステンで形成した場合のレジスト残渣量と閾値電圧の関係について、図１１〜１４を用いて説明する。図１１〜１４では、ソース電極７及びドレイン電極８がタングステンで形成されている場合について示している。図１１は、前洗浄の有無による、ゲート絶縁層３上におけるソース電極７とドレイン電極８との間の領域のレジスト残渣量の変化を示す図である。具体的には、図１１は、前洗浄を行わない場合、アルカリ水溶液で前洗浄を行う場合、アルカリ水溶液で前洗浄を行い、かつ、アルカリ水溶液を洗い流すための水洗浄を行う場合、のそれぞれのレジスト残渣量について比較している。ここでは、ゲート絶縁層３上における、ソース電極７とドレイン電極８との間の領域のレジスト残渣量を、Ｘ線光電子分光装置を用いて測定した。使用したＸ線は１４８６．６ｅＶ、プローブ経は１００μｍ、測定エネルギー範囲は２７５−２９５ｅＶ（すなわちＣ１ｓの範囲）である。また、図中の横軸が結合エネルギーを表しており、縦軸がｃｐｓ量を表している。
図１１に示すように、前洗浄を行わない通常のリフトオフプロセスでは、Ｃ１ｓのｃｐｓ量が１２００ｃｐｓ程度であるのに対し、前洗浄を行う本実施の形態のリフトオフプロセス（前洗浄のみで水洗浄なし）では、Ｃ１ｓのｃｐｓ量を９００ｃｐｓ程度まで低減することができる。
また、アルカリ水溶液で前洗浄を行い、かつ、アルカリ水溶液を洗い流すための水洗浄を行う場合には、Ｃ１ｓのｃｐｓ量は１０００から１１００ｃｐｓの間の値となっており、水洗浄を行わない場合と比べると効果が小さくなるものの、通常のリフトオフプロセスと比べるとＣ１ｓのｃｐｓ量を低減することができる。
以上のことから、前洗浄を行わない場合より、前洗浄を行う場合の方が、Ｃ１ｓのｃｐｓ量を低減でき、加えて、前洗浄を行う場合においては、前洗浄後に水洗浄を行う場合より、水洗浄を行わない場合の方が、Ｃ１ｓのｃｐｓ量をより低減でき、効果が大きいことがわかる。
なお、前洗浄を行うことによりレジスト残渣量を低減できる理由及びメカニズムは十分には解明されていないが、次のように推測される。まず、図４に示したモリブデン酸化物の残渣量とレジスト残渣量との相関関係から、レジスト除去処理工程において、溶解した金属酸化物とレジストとが物理的に付着または化学的に結合していると考えられる。そのため、レジスト除去処理工程前に前洗浄工程を実施し、レジスト除去処理工程において溶解する金属酸化物の量を低減することで、同工程において金属酸化物に対して物理的または化学的に結合するレジストが減少すると考えられる。その結果、レジスト除去処理工程後にチャネル領域に付着しているレジスト残渣が減少すると考えられる。
続いて、図１２は、前洗浄を行わなかった場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図であり、図１３は、前洗浄を行った場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。図１２、１３ではそれぞれ、横軸がゲート電圧（Ｖｇｓ）、縦軸がドレイン電流（Ｉｄ）を示しており、ストレス印加時間毎（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示している。また、ストレス印加時間が０ｓ、１００００ｓの閾値電圧（Ｖｔｈ０、Ｖｔｈ１００００）について例示している。
図１２、１３を比較すると、図１３（すなわち前洗浄を行った場合）の方がストレス印加時間の経過に伴う閾値電圧のシフト量が小さいことがわかる。例えば、ストレス印加時間が０ｓから１００００ｓにおいては、図１２では閾値電圧のシフト量が５．７６Ｖ（後述する図１４（ａ）参照）であるのに対し、図１３では０．８５Ｖ（後述する図１４（ｂ）参照）であり、図１３のシフト量が明らかに小さい。
閾値電圧のシフト量について図１４を用いてさらに詳細に説明する。図１４（ａ）は、前洗浄を行わなかった場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。図１４（ｂ）は、前洗浄を行った場合（ただし水洗浄なし）の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。図１４（ａ）、図１４（ｄ）ではそれぞれ、ストレス印加中におけるある時点（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）での閾値電圧と０ｓ時点からの閾値電圧のシフト量とを対応させて示している。
図１４（ｃ）は、前洗浄を行わなかった場合と前洗浄を行った場合のストレス印加時間と閾値電圧シフト量との関係を示す図であり、図１４（ａ）、図１４（ｂ）で示したストレス印加時間と閾値電圧のシフト量とを対数表示している。横軸がストレス印加時間を示し、縦軸が閾値電圧のシフト量を示す。
図１４（ｃ）に示すように、前洗浄を行った場合の方が、前洗浄を行わなかった場合に比べて閾値電圧のシフト量は小さくなっている。前洗浄を行った場合では、例えばストレス印加時間が４ｋｈの場合の閾値電圧Ｖｔｈのシフト量は、４Ｖである。
上述したように、ａ−Ｓｉを用いた半導体トランジスタでは、ストレス印加時間が４ｋｈの場合に約４５Ｖの閾値電圧のシフトが見られる。したがって、半導体層９として有機半導体材料を用いるとともに、ＳＤ電極に金ではなくＷを用いた場合であっても、前洗浄を行うことにより、ａ−Ｓｉを用いた半導体トランジスタよりも高い安定性を得ることができる。
＜ＳＤ電極にＭｏを用いた場合のレジスト残渣量と閾値電圧＞
次に、ソース電極７及びドレイン電極８をモリブデンで形成した場合のレジスト残渣量と閾値電圧の関係について、図１５〜１８を用いて説明する。図１５〜１８では、ソース電極７及びドレイン電極８がモリブデンで形成されている場合について示している。図１５は、前洗浄の有無による、ゲート絶縁層３上におけるソース電極７とドレイン電極８との間の領域のレジスト残渣量の変化を示す図である。レジスト残渣量の測定条件は、図１１で説明した通りである。図１５に示すように、前洗浄を行わない通常のリフトオフプロセスでは、Ｃ１ｓのｃｐｓ量が２５００から３０００ｃｐｓの間の値であるのに対し、前洗浄を行う本実施の形態のリフトオフプロセス（ただし水洗浄なし）では、洗浄液としてアルカリを用いた場合には、Ｃ１ｓのｃｐｓ量を１０００ｃｐｓ程度まで低減することができる。
続いて、図１６は、前洗浄を行わなかった場合のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図であり、図１７は、前洗浄を行った場合（ただし水洗浄なし）のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示す図である。図１６、１７ではそれぞれ、横軸がゲート電圧（Ｖｇｓ）、縦軸がドレイン電流（Ｉｄ）を示しており、ストレス印加時間毎（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）のドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇｓ）特性を示している。また、ストレス印加時間が０ｓ、１００００ｓの閾値電圧（Ｖｔｈ０、Ｖｔｈ１００００）について例示している。
図１６、１７を比較すると、図１７（すなわち前洗浄を行った場合）の方がストレス印加時間の経過に伴う閾値電圧のシフト量が小さいことがわかる。例えば、ストレス印加時間が０ｓから１００００ｓにおいては、図１６では閾値電圧のシフト量が８．０１Ｖ（後述する図１８（ａ）参照）であるのに対し、図１７では０．６８Ｖ（後述する図１８（ｂ）参照）であり、図１７のシフト量が明らかに小さい。
閾値電圧のシフト量について図１８を用いてさらに詳細に説明する。図１８（ａ）は、前洗浄を行わなかった場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。図１８（ｂ）は、前洗浄を行った場合の、ストレス印加時間、閾値電圧、閾値電圧シフト量の関係を示す図である。図１８（ａ）、図１８（ｄ）ではそれぞれ、ストレス印加中におけるある時点（０ｓ、１００ｓ、２００ｓ、１０００ｓ、２０００ｓ、１００００ｓ）での閾値電圧と０ｓ時点からの閾値電圧のシフト量とを対応させて示している。
図１８（ｃ）は、前洗浄を行わなかった場合と前洗浄を行った場合（ただし水洗浄なし）のストレス印加時間と閾値電圧シフト量との関係を示す図であり、図１８（ａ）、図１８（ｂ）で示したストレス印加時間と閾値電圧のシフト量とを対数表示している。横軸がストレス印加時間を示し、縦軸が閾値電圧のシフト量を示す。
図１８（ｃ）に示すように、前洗浄を行った場合の方が、前洗浄を行わなかった場合に比べて閾値電圧のシフト量は小さくなっている。前洗浄を行った場合では、例えばストレス印加時間が４ｋｈの場合の閾値電圧Ｖｔｈのシフト量は、５Ｖである。
したがって、半導体層９として有機半導体材料を用いるとともに、ＳＤ電極に金ではなくＭｏを用いた場合であっても、前洗浄を行うことによりａ−Ｓｉを用いた半導体トランジスタよりも高い安定性を得ることができる。
＜ＳＤ電極にＭｏＷを用いた場合のレジスト残渣量と閾値電圧＞
次に、ソース電極７及びドレイン電極８をモリブデン‐タングステンで形成した場合のレジスト残渣量と閾値電圧の関係について説明する。ソース電極７及びドレイン電極８をモリブデン‐タングステンで形成した場合であっても、前洗浄を行わない通常のリフトオフプロセスより、洗浄液としてアルカリを用いて前洗浄を行う本実施の形態のリフトオフプロセスの方が、Ｃ１ｓのｃｐｓ量を低減することができると考えられる。
金属層５であるＭｏＷ層の表面部分が自然酸化され、当該酸化された部分が金属酸化物層６となってしまったとしても、金属層５がＭｏやＷである場合と同様、前洗浄を行うことにより、ＭｏＷ層の表面部分に形成された金属酸化物層６を除去することができるからである。
また、図１４（ｃ）及び図１８（ｃ）で示したように、Ｃ１ｓのｃｐｓ量を１０００ｃｐｓ程度まで低減することで、閾値電圧のシフト量を４Ｖまたは５Ｖまで低減することができる。したがって、ＳＤ電極にＭｏＷを用いた場合も同様に、前洗浄を行い、Ｃ１ｓのｃｐｓ量を１０００ｃｐｓ程度まで低減することで、閾値電圧のシフト量を低減することができる。
＜EL表示パネル１０５の構成＞
（EL表示パネル１０５の概略構成）
EL表示パネル１０５の構成について詳細に説明する。図１９は、実施の形態１のEL表示パネル１０５の要部を模式的に示す部分断面図である。図１９に示すように、実施の形態１のEL表示パネル１０５では、TFT基板３０１上に層間絶縁膜３０２が形成されており、この層間絶縁膜３０２上に、陽極３０３ａがサブピクセル単位で行列状にパターニングして形成されている。
また、Ｘ軸方向に隣り合う３つのサブピクセルの組み合わせにより１画素（ピクセル）が構成され、層間絶縁膜３０２上には、補助電極３０３ｂが画素毎に対応してライン状に形成されている。
陽極３０３ａ間、及び陽極３０３ａと補助電極３０３ｂとの間にはバンク３０４が形成されており、バンク３０４で規定された領域内において陽極３０３ａ上には、所定の色の有機発光層３０５が積層されている。さらに、有機発光層３０５上には、陰極３０６及び封止層３０７が、それぞれバンク３０４で規定された領域を超えて隣接する有機発光層３０５及び補助電極３０３ｂのものと連続するように形成されている。
以下、EL表示パネル１０５における各部の材料等について詳細に説明する。
＜各部構成＞
TFT基板３０１は、基板１上に、TFT、配線部材、および前記TFTを被覆するパッシベーション膜などを形成した構成である。
層間絶縁膜３０２は、TFT基板３０１の表面段差を平坦に調整するために設けられ、ポリイミド系樹脂またはアクリル系樹脂等の絶縁材料で構成されている。
陽極３０３ａ及び補助電極３０３ｂは、Ａｌ（アルミニウム）、あるいはアルミニウム合金で形成されている。なお、陽極３０３ａは、例えば、Ａｇ（銀）、銀とパラジウムと銅との合金、銀とルビジウムと金との合金、ＭｏＣｒ（モリブデンとクロムの合金）、ＮｉＣｒ（ニッケルとクロムの合金）等で形成されていても良い。本実施の形態１に係るEL表示パネル１０５はトップエミッション型であるので、陽極３０３ａは、光反射性の材料で形成されていることが好ましい。
バンク３０４は、樹脂等の有機材料で形成されており絶縁性を有する。有機材料の例として、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等が挙げられる。バンク３０４は、有機溶剤耐性を有することが好ましい。さらに、バンク３０４はエッチング処理、ベーク処理等がされることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。
有機発光層３０５は、例えば、特開平５−１６３４８８号公報に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、シアニン化合物、アクリジン化合物、８−ヒドロキシキノリン化合物の金属錯体、２−ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体等の蛍光物質で形成されることが好ましい。
陰極３０６は、例えば、ＩＴＯ（酸化インジウムスズ）やＩＺＯ（酸化インジウム亜鉛）等で形成される。EL表示パネル１０５はトップエミッション型であるので、陰極３０６は、光透過性の材料で形成されることが好ましい。
封止層３０７は、有機発光層３０５等が水分に晒されたり、空気に晒されたりすることを抑制する機能を有し、例えば、ＳｉＯ（酸化シリコン），ＳｉＮ（窒化シリコン）、ＳｉＯＮ（酸窒化シリコン）、ＳｉＣ（炭化ケイ素），ＳｉＯＣ（炭素含有酸化シリコン），ＡｌＮ（窒化アルミニウム），Ａｌ２Ｏ３（酸化アルミニウム）等の材料で形成される。EL表示パネル１０５はトップエミッション型であるので、封止層３０７は、光透過性の材料で形成されることが好ましい。
（補足）
以上、本発明に係る半導体トランジスタの製造方法について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）半導体トランジスタとして、いわゆるボトムゲート構造に適用していたが、このほか、いわゆるトップゲート構造にも適用できると考えられる。なお、ボトムゲート構造では、基板上にゲート絶縁層、ゲート電極がこの順番に積層して形成されるのに対し、トップゲート構造では、半導体層上に、ゲート絶縁層およびゲート電極がこの順番に積層して形成される点で相違するが、他の構造および製法については同様であると考えられる。
（２）洗浄液としてアルカリ溶液を用いるとしたが、剥離液（アミン系）や現像液（TMAH系）を用いてもよい。
（３）表示装置１００の外観を示さなかったが、例えば、図２０に示すような外観を有するものとすることができる。
（４）ＳＤ電極形成後に半導体層を形成したが、ＳＤ電極形成後の後処理として、次の処理（第１工程〜第３工程）を行ってもよい。まず、ソース電極とドレイン電極との間に位置するゲート絶縁層のうち、その表面を含む一部を洗浄液（例えばフッ酸洗浄）により除去する（第１工程）。次に、表面が除去された状態のゲート絶縁層を化学的に不活性な状態にするための表面処理を、表面処理剤（例えばＨＭＤＳ（ヘキサメチルジシラザン））を用いて行う（第２工程）。そして、表面処理されたゲート絶縁層を、極性溶媒（例えばＩＰＡ（イソプロピルアルコール））を用いて洗浄処理する（第３工程）。その後、ゲート絶縁層上に、塗布により半導体層を形成する。
第１工程を実施することにより、ゲート絶縁層の表面に付着したプロセス残渣をより確実に除去することができる。ただし、その一方で、ゲート絶縁層の表面が除去されたために、ゲート絶縁層内部に存在する例えば水酸基(ＯＨ基)の一部が露出してしまう。そのため、このままの状態で半導体層を積層した場合、前記水酸基が半導体材料と化学的に結合し、閾値電圧のシフトという新たな不具合が発生するおそれがある。
この点に関して、第２工程を実施することにより、仮に水酸基が露出していたとしても、水酸基を表面処理剤と化学的に結合させて、半導体材料との結合を未然に防止することで、閾値電圧のシフトを防止することができる。
さらに、第３工程を実施することにより、不要な表面処理剤や当該表面処理剤由来の化合物を除去することができるので、半導体層を形成する際、表面処理剤等が新たな残渣成分となってトランジスタの特性低下を引き起こすおそれを未然に防止することができる。
（５）EL表示パネル１０５において、陽極３０３ａと有機発光層３０５との間には、必要に応じて、ホール注入層、ホール輸送層またはホール注入兼輸送層が介挿されていてもよいし、陰極３０６と有機発光層３０５との間には、必要に応じて、電子注入層、電子輸送層または電子注入兼輸送層が介挿されていてもよい。
本発明に係る製造方法は、例えば、家庭用もしくは公共施設、あるいは業務用の各種表示装置、テレビジョン装置、携帯型電子機器用ディスプレイ等に用いられる薄膜トランジスタに利用可能である。
１ 基板
２ ゲート電極
３ 絶縁層
４ レジスト層
５ 金属層
６ 金属酸化物層
７ ソース電極
８ ドレイン電極
９ 半導体層
１００ 表示装置
１０１ 制御回路
１０２ メモリ
１０３ 走査線駆動回路
１０４ データ線駆動回路
１０５ EL表示パネル
２００ 走査線
２０１ データ線
２０２ 電源線
２０３ スイッチングトランジスタ
２０４ 駆動トランジスタ
２０５ EL素子
２０６ 保持容量
２０７ 共通電極
２０８ 画素回路
２０９ 駆動回路
３０１ TFT基板
３０２ 層間絶縁膜
３０３ａ 陽極
３０３ｂ 補助電極
３０４ バンク
３０５ 有機発光層
３０６ 陰極
３０７ 封止層

Claims (5)

  1. ゲート電極、ゲート絶縁層、ソース電極、ドレイン電極および半導体層を有する半導体トランジスタの製造方法であって、
    基板を含む下地層上に、レジスト材料を含むレジスト層を形成する第１工程と、
    前記レジスト層を部分的にパターニングし、前記レジスト層に複数の開口を形成する第２工程と、
    前記レジスト層上および前記レジスト層の複数の開口の内部に対し、ソース電極およびドレイン電極を構成する金属材料を含む金属層を形成する第３工程と、
    前記金属層の表面部分が酸化されることにより形成された金属酸化物層を、洗浄液を用いて洗浄処理することにより除去する第４工程と、
    前記第４工程の後、前記洗浄液とは別の溶解液を用いて前記レジスト層を除去することにより、前記レジスト層の複数の開口に形成された金属層からなる、ソース電極およびドレイン電極を形成する第５工程と、
    前記ソース電極および前記ドレイン電極を覆って、半導体層を形成する第６工程と
    を有することを特徴とする半導体トランジスタの製造方法。
  2. 前記第４工程では、前記洗浄液を用い、前記レジスト層を除去することなく、前記金属層の表面部分に形成された金属酸化物層を除去する
    請求項１記載の半導体トランジスタの製造方法。
  3. 前記第４工程では、前記洗浄液としてアルカリ溶液を用い、
    前記第５工程では、前記溶解液として有機系剥離液を用いる
    請求項１記載の半導体トランジスタの製造方法。
  4. 前記第３工程では、前記ソース電極およびドレイン電極を構成する金属材料として、タングステン、モリブデン、モリブデン‐タングステンからなる合金のいずれかを用いる
    請求項１記載の半導体トランジスタの製造方法。
  5. 前記下地層は、前記基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆って形成されたゲート絶縁層を含む
    請求項１記載の半導体トランジスタの製造方法。
JP2011546517A 2010-12-24 2010-12-24 半導体トランジスタの製造方法、並びに該方法で製造した半導体トランジスタを用いた駆動回路、該駆動回路と表示素子とを含んでなる画素回路、該画素回路が行列状に配置された表示パネル、及び該パネルを備えた表示装置 Active JP5632393B2 (ja)

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