KR20130026791A - 금속 집전체, 이의 제조방법, 및 이를 구비한 전기 화학 커패시터 - Google Patents

금속 집전체, 이의 제조방법, 및 이를 구비한 전기 화학 커패시터 Download PDF

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Abstract

본 발명은 표면에 홈이 형성된 금속 기재, 상기 금속 기재에 형성된 탄소 완충층, 및 상기 탄소 완충층 상에 형성된 도전층을 포함하는 금속 집전체와 이의 제조방법 및 이를 구비한 전기 화학 커패시터에 관한 것이다.
본 발명에 따르면, 금속 기재의 표면에 홈을 형성시키고, 상기 홈이 형성된 금속 기재에 탄소 완충층, 및 상기 탄소 완충층에 도전층을 포함하는 금속 집전체는 표면적이 넓고, 전기 저항이 낮은 특성을 갖는다. 이러한 금속 집전체는 활물질층과의 접촉 특성이 개선되어 고용량, 고출력 특성을 가지는 전기 화학 커패시터에 효과적으로 이용 가능하다.

Description

금속 집전체, 이의 제조방법, 및 이를 구비한 전기 화학 커패시터{Current collector, method for preparing the same, and electrochemical capacitors comprising the same}
본 발명은 금속 집전체, 이의 제조방법, 및 이를 구비한 전기 화학 커패시터에 관한 것이다.
종래의 전기화학 캐패시터(electrochemical capacitor)는 의사 캐패시터(pseudocapacitor)와 전기이중층 캐패시터(Electric double layer capacitor, EDLC)로 대별할 수 있다.
의사 캐패시터는 전극활물질로 금속산화물을 사용하는 것으로, 대부분의 연구는 루테늄 옥사이드(ruthenium oxide)와 이리듐 옥사이드(iridium oxide), 탄탈륨 옥사이드(tantalum oxide), 및 바나듐 옥사이드(vanadium oxide) 등을 이용한 것이다. 그러나, 이러한 의사 캐패시터는 금속 산화물 전극의 전위분포의 불균일화가 일어나 전극활물질의 이용률이 저하되는 단점이 있다.
전기이중층 캐패시터(EDLC)의 경우는 현재 전극 활물질로서 높은 전기전도성, 열전도성, 낮은 밀도, 적합한 내부식성, 낮은 열팽창률 그리고 높은 순도를 지닌 다공성 탄소계 물질이 사용되고 있다. 그러나 캐패시터의 성능을 높이기 위하여, 전극활물질의 이용률과 사이클 수명을 증대시키고, 고율 충방전 특성을 향상시키기 위한 새로운 전극활물질의 제조, 전극활물질의 표면개질, 분리막과 전해질의 성능향상, 유기용매 전해질의 성능향상 등에 대하여 많은 연구가 이루어지고 있다.
현재 연구되고 있는 캐패시터의 경우 양쪽 전극의 집전체로는 알루미늄 혹은 티타늄 박판, 확장된 알루미늄 혹은 티타늄 박판 집전체가 사용되고 있으며, 그 밖에 구멍 뚫린 알루미늄 혹은 티타늄 박판 등 여러 가지 형태의 집전체가 사용되고 있다.
그러나 이러한 집전체들은 표면에 자연적으로 형성된 산화물 피막에 의해서 전극 활물질 층과의 접촉저항이 상대적으로 순수한 메탈표면에 비해서 클 수 밖에 없어서, 이로 인한 고율 충방전 특성 및 사이클 수명의 한계를 드러내고 있다. 갈수록 고전압, 고율 충방전 특성에 대한 산업계의 요구가 대두되고 있는 상황에서 이에 대한 특성의 개선이 필요한 실정이다.
또한, 현재 이러한 방법으로 제조되는 전극의 경우 집전체와 활물질층 간의 접착성이 충분하지 않아 시간이 지나면서 도포된 물질이 알루미늄 집전체로부터 박리되는 문제점이 있으며, 일반적으로 사용되는 바인더가 비전도성이므로 집전체의 전도성을 저하시키는 문제가 있다. 또한, 충방전이 일어나는 동안 알루미늄에 높은 산화전압이 가해지는데 이때 알루미늄 표면에 부도체인 산화막이 생성됨으로써, 집전체의 전기전도성을 떨어뜨리는 문제점이 있다.
　
이에 본 발명은 상기 전기 화학 캐패시터의 금속 집전체에 있어서 여러 가지 문제들을 해결하기 위한 것으로서, 본 발명의 목적은 금속 집전체와 활물질층의 접촉 면적을 넓혀, 집전체와 활물질층 간의 전기 저항을 낮출 수 있는 전기 화학 캐패시터의 금속 집전체를 제공하는 데 있다.
또한, 본 발명의 다른 목적은 상기 전기 화학 캐패시터의 금속 집전체의 제조방법을 제공하는 데 있다.
또한, 본 발명의 추가의 다른 목적은 상기 금속 집전체를 이용하여 전극활물질층 간의 전기 저항 및 접촉 면적이 향상되어 고출력, 고에너지 밀도의 전기 화학 커패시터를 제공하는 데 있다.
본 발명의 과제를 해결하기 위한, 일 실시예에 따른 금속 집전체는 표면에 홈이 형성된 금속 기재, 상기 금속 기재에 형성된 탄소 완충층, 및 상기 탄소 완충층 상에 형성된 도전층을 포함하는 것을 특징으로 한다.
상기 금속 기재는 알루미늄, 스텐레스, 티타늄, 탄탈, 니오브, 구리, 니켈, 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 1종 이상일 수 있다.
상기 금속 기재는 알루미늄 또는 이의 합금이 보다 바람직하게 사용될 수 있다.
상기 금속 기재는 시트상의 호일, 에칭된 호일(etched foil), 익스팬디드 금속(expanded metal), 펀칭된 금속(punched metal), 그물, 및 발포체 형태를 가지는 것일 수 있다.
상기 금속 기재에 형성된 홈은 1.0~5.0㎛의 깊이를 가지는 것이 바람직하다.
상기 금속 기재에 형성된 홈 간 간격은 5.0~10.0㎛인 것이 바람직하다.
상기 탄소 완충층은 탄소(C) 함유 재료를 이용하는 것이 바람직하다.
상기 탄소 완충층은 상기 금속 기재에 형성된 홈 간의 요철부의 일부 또는 전부에 형성될 수 있다.
상기 도전층은 super-p, 흑연(graphite), 코크스(cokes), 활성탄, 및 카본 블랙으로 이루어진 그룹으로부터 선택되는 1종 이상의 도전성 카본을 이용하는 것이 바람직하다.
본 발명은 또한, 다른 과제를 해결하기 위하여 금속 기재의 표면에 홈을 형성시키는 제1단계, 상기 금속 기재에 형성된 자연산화막을 제거하는 제2단계, 상기 자연산화막이 제거된 금속 기재에 탄소 완충층을 형성하는 제3단계, 및 상기 탄소 완충층 상에 도전층을 형성하는 제4단계를 포함하는 금속 집전체의 제조방법을 제공하는 것을 특징으로 한다.
상기 홈은 상기 금속 기재의 표면을 에칭 및 국부 부식시켜 형성시킬 수 있다.
상기 자연산화막의 제거는 인산, 황산, 질산, 염산, 아세트산, 탄산, 트리플로로아세트산, 옥살산, 불산, 붕산, 과염소산, 차아염소산 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 산 용액으로 처리하는 것일 수 있다.
상기 자연산화막의 제거는 수산화칼륨, 수산화나트륨, 수산화리튬, 암모니아수, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 염기성 용액으로 처리하는 것일 수 있다.
상기 탄소 완충층은 이온 주입(implantation) 혹은 탄소 증착 후 고온 확산에 의한 방법으로 형성시키는 것일 수 있다.
또한, 본 발명은 상기 금속 집전체를 구비한 전기 화학 커패시터를 제공할 수 있다.
상기 금속 집전체는 양극 및/또는 음극 중에서 선택되는 어느 하나, 및 모두에 사용될 수 있다.
추가로 본 발명은 상기 금속 집전체에 전극 활물질을 포함하는 전극을 구비한 전기 화학 커패시터를 제공할 수 있다.
상기 전극 활물질은 활성탄, 탄소나노튜브(CNT), 그라파이트, 카본 에어로겔, 폴리아크릴로니트릴(PAN), 탄소나노섬유(CNF), 활성화 탄소나노섬유(ACNF), 기상성장 탄소섬유(VGCF), 및 그래핀으로 이루어진 그룹으로부터 선택되는 1종 이상의 탄소 재료가 바람직하다.
상기 전극 활물질은 비표면적 1,500~3,000 ㎡/g인 활성탄을 가장 바람직하게 사용할 수 있다.
본 발명에 따르면, 금속 기재의 표면에 홈을 형성시키고, 상기 금속 기재에 탄소 완충층, 및 도전층을 포함하는 금속 집전체는 접합강도는 크고, 접촉저항이 낮은 특성을 가진다.
따라서, 상기 금속 집전체로부터 제조된 전극은 낮은 ESR 값을 가지며, 이를 구비한 전기 화학 캐패시터는 고전압에서의 고율 충방전이 가능하여 사이클 수명이 증가하는 효과를 기대할 수 있다. 또한, 탄소 완충층의 형성으로 접착강도나 내구성 같은 기계적 특성도 동시에 만족시킬 수 있다.
도 1은 본 발명에 따른 금속 집전체의 구조이고,
도 2는 본 발명에 따른 금속 집전체의 제조 과정을 나타낸 것이다.
도 3은 본 발명에 따른 금속 집전체의 제조 과정의 모식도이다.
이하에서 본 발명을 더욱 상세하게 설명하면 다음과 같다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 발명은 전기 화학 커패시터에 사용되는 금속 집전체와 이의 제조방법, 및 이를 구비한 전기 화학 커패시터에 관한 것이다.
본 발명의 일 실시예에 따른 금속 집전체는 다음 도 1에 나타낸 바와 같으며, 표면에 홈(11)이 형성된 금속 기재(10), 상기 금속 기재(10)에 형성된 탄소 완충층(20), 및 상기 탄소 완충층(20) 상에 형성된 도전층(30)을 포함하는 것을 특징으로 한다.
즉, 금속 기재(10) 표면을 국부적으로 부식시키면, 부식된 자리에 홈(11)이 형성되어 나노 막대 형태의 배열(nanorod array)을 만들어 집전체의 표면적을 증가시킬 수 있다.
상기 금속 기재(10) 표면을 국부적으로 부식시키는 경우, 금속 자체에 형성되어 있는 3중 교차 라인(triple junction line)을 따라 처리할 수도 있고, 임의의 지점들을 에칭시켜 처리할 수도 있다.
도 1에서 상기 홈(11)은 약 2~5㎛ 깊이의 트렌치 형태로 나타냈으나, 이는 다양한 형태 중 하나의 형태를 나타낸 것으로, 형성된 홈의 형태가 특별히 한정되지 않고, 예를 들어, 둥근 원기둥 형태, 원뿔 형태 등을 가질 수도 있다. 이러한 홈의 형태는 부식에 사용되는 부식액의 종류, 농도, 및 온도 등을 조절하게 소정의 형태를 가지도록 할 수 있다.
상기 금속 기재에 형성된 홈 간 간격은 5.0~10.0㎛인 것이 바람직하다. 3중 교차 라인(Triple junction line)과 같이 특정 조건을 가지지 않게 되면, 즉, 일반적인 경우 간격을 조밀하게 하기 위해서 산의 농도나 공정조건을 가혹하게 해야 된다. 이 경우, 집전체의 기계적 특성저하의 문제가 발생하여 셀 제작을 위한 공정성이 많이 떨어지게 된다. 반대로 너무 간격이 클 경우, 전극층과 집전체와의 실제 접촉면적이 감소하여 저항이 다시 증가하기 때문이다.
이때 사용되는 부식액은 염산, 인산, 불화규소산 및 황산으로 이루어진 그룹으로부터 선택되는 1종 이상일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 국부 부식시 온도는 50~90℃의 온도에서 수행하는 것이 공정성을 고려하여 일정 시간 안에 균일한 에칭 피트를 형성시킬 수 있다는 측면에서 바람직하나, 특별히 이에 한정되는 것은 아니다.
상기와 같이 금속 기재 표면에 홈을 형성함으로써, 집전체의 표면적이 증가하게 되고 이는 실제 전극과의 유효접촉면적을 증가시켜서 접촉저항을 낮추는 효과를 가진다. 또한 잘 배열된 상기 홈(11) 크기의 조절을 통해 빠른 이온의 확산이 용이하여 충방전 속도도 향상시킬 수 있다.
본 발명에서 사용되는 금속 기재로는 알루미늄, 스텐레스, 티타늄, 탄탈, 니오브, 구리, 니켈, 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 1종 이상일 수 있으며, 이 중에서 알루미늄 또는 이의 합금이 보다 바람직하게 사용될 수 있다.
상기 금속 기재는 시트상의 호일, 에칭된 호일(etched foil), 익스팬디드 금속(expanded metal), 펀칭된 금속(punched metal), 그물, 및 발포체 형태를 가지는 것일 수 있으며, 금속 기재의 형태 또한 특별히 한정되지 않는다.
또한, 본 발명에 따른 금속 집전체는 홈(11)이 형성된 상기 금속 기재(10) 에 탄소 완충층(20)을 포함한다.
통상적으로, 상기 알루미늄과 같은 금속은 대기에 노출시키면 즉시 산화되어, 상기 홈이 형성된 금속 기재에도 자연산화막이 생성된다. 그러나, 이러한 자연산화막은 절연막이기 때문에 집전체와 활물질층 간의 전기 저항을 증대시키는 문제가 있다. 또한, 상기와 같이 금속 기재 표면에 홈을 형성하게 되는 경우, 상기 홈을 따라서 상대적으로 두꺼운 자연산화막의 형성도 배제할 수 없게 되므로 부도체인 자연산화막에 의한 전기전도도의 감소효과도 생기게 된다. 이는 고전압, 고전류로 가게 될 수록 이로 인한 성능저하의 효과가 더욱 두드러지게 된다.
따라서, 본 발명에서는 전기전도도에 좋지 않은 영향을 미치는 상기 자연산화막을 제거한 다음, 그 위에 탄소 완충층(20)을 형성한다.
상기 탄소 완충층(20)은 이온 주입 등의 방법에 의해서 탄소 함유 재료를 인위적으로 홈이 형성된 금속 기재 표면에 확산시키는 것으로, 다음 도 1에서와 같이, 상기 탄소 완충층(20)은 상기 금속 기재(10)에 형성된 홈(11) 간의 요철부의 일부 또는 전부를 감싸는 영역에 형성될 수 있다.
이는, 상기 탄소 함유 재료를 확산시키는 경우, 금속 집전체를 구성하는 금속 기재(10)의 성분 중의 일부와 탄소 재료가 상기 탄소 완충층(20)에 공존하여 상기 홈 간의 요철부에 침투되어 형성되는 것으로 예상할 수 있다. 따라서, 상기 탄소 완충층(20)에는 전극 활물질로 사용되는 탄소 재료와 동일한 성분이 함유되어 있기 때문에 전극 활물질층과의 접착 강도를 향상시킬 수 있게 된다.
또한, 본 발명에 따른 금속 집전체는 상기 탄소 완충층(20) 위에 도전층(30)을 포함한다.
상기 도전층(30)은 충전된 전하의 빠른 방전을 극대화 시키며, 집전체와 활물질층 계면에서의 저항을 낮추는 역할을 한다.
따라서, 기존의 단순히 표면 에칭된 금속 집전체에 비해서 비표면적이 넓고, 전기전도도에 방해가 되는 알루미늄 산화막을 제거 후 도전층을 형성시키기 때문에 충전된 전하를 외부로 보낼 때 발생하는 접촉저항이 매우 작게 된다.
이러한 도전층 재료로는 전기 저항이 낮은 재질의 것이 바람직한데, 예를 들어, 전기 저항이 10 S/cm 이상, 바람직하기로는 100 S/cm 이상인 재료를 사용할 수 있다. 이러한 재료의 예로는, super-p, 흑연(graphite), 코크스(cokes), 활성탄, 및 카본 블랙으로 이루어진 그룹으로부터 선택되는 1종 이상의 도전성 카본을 들 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 도전층(30)은 탄소 완충층(20) 상에 형성되고, 상기 탄소 완충층(20)은 홈(11)이 형성된 금속 부재(10)에 형성되는 것이다. 따라서 상기 도전층(30)은 상기 탄소 완충층(20)의 형상을 따라 금속 부재 표면에 형성된 홈의 형상대로 형성될 수도 있고, 금속 부재 표면은 물론 홈 부분에도 매립되도록 형성될 수도 있다. 따라서, 상기 도전층의 두께는 금속 부재의 홈 표면으로부터 1.0~5.0㎛인 것이 단위부피당 전극의 정전용량감소를 크게 하지 않으면서 전기전도도를 극대화 할 수 있다. 두께는 얇을수록 좋으나, 1.0㎛ 이하일 경우 프레스 공정시 어려움이 있어서 이보다 얇게 하는 것은 바람직하지 않으나, 그 두께가 특별히 한정되는 것은 아니다.
본 발명에 따른 금속 집전체의 제조방법을 다음 도 2와 3을 참조하여 이하에서 상세히 설명한다.
본 발명에 따른 금속 집전체는 다음 도 2에서와 같이, 금속 기재(10)의 표면에 홈(11)을 형성시키는 제1단계(S1), 상기 금속 기재(10)에 형성된 자연산화막(21)을 제거하는 제2단계(S2), 상기 자연산화막(21)이 제거된 금속 기재(10)에 탄소 완충층(20)을 형성하는 제3단계(S3), 및 상기 탄소 완충층(20) 상에 도전층(30)을 형성하는 제4단계를 거쳐 제조할 수 있다.
먼저 첫 번째 단계(S1)는, 상기 금속 기재(10) 표면의 일부 지점을 에칭시키거나, 또는 3중 교차 라인들을 따라 국부 부식시켜 홈(11)을 형성시키는 단계이다. 3중 교차 라인들은 사용되는 각 금속 기재(10)가 가지는 고유한 특성이기 때문에, 상기 라인을 따라 국부적으로 부식시키거나, 표면의 일부 지점을 따라 에칭시키면, 부식 및 에칭된 부위에 일정한 간격의 홈(11)이 형성된다.
본 발명의 도면에서는 상기 홈(11)을 트렌치 형태로 나타냈으나, 요철 형태, 및 원기둥 형태 등을 가질 수도 있으며, 상기 홈(11)의 형태가 특별히 한정되는 것은 아니다. 이러한 홈의 형태는 부식에 사용되는 부식액의 종류, 농도, 및 온도 등을 조절하게 소정의 형태를 가지도록 할 수 있다.
한편, 상기 홈(11)이 형성된 금속 기재(10)를 공기 중에 노출시키게 되면 상기 금속 기재(10)의 특성상 쉽게 산화되어, 상기 금속 기재의 표면에 얇은 자연산화막(21)이 생성된다. 상기 자연산화막(21)은 인위적인 외부 수단에 의한 것이 아니라, 대기 중에 노출될 때 자연적으로 생성되는 것이므로 자연산화막이라 한다. 예를 들어, 상기 금속 기재(10)로 알루미늄 및 이의 합금을 사용하는 경우, 상기 금속 기재 표면이 자연 산화되어 표면에 알루미늄 옥사이드(Al2O3)가 생성된다.
그러나, 이러한 자연산화막(21)은 금속 집전체와 활물질층 간의 저항을 높이는 문제가 있으므로, 본 발명에서는 두 번째 단계(S2)로 상기 자연산화막을 제거시키는 과정을 거친다.
상기 자연산화막(21) 제거 과정을 거치게 되면, 상기 첫 번째 단계의 홈이 형성된 금속 기재 상태로 된다.
본 발명의 일 실시예에 따르면, 상기 자연산화막(21)은 적절한 용액에 침지시켜 제거하는 화학적인 방법, 또는 에칭 방법을 이용할 수 있다.
상기 자연산화막 제거에 사용되는 용액의 예로는, 인산, 황산, 질산, 염산, 아세트산, 탄산, 트리플로로아세트산, 옥살산, 불산, 붕산, 과염소산, 차아염소산 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 산 용액이 바람직하다.
또한 본 발명의 다른 일 실시예에 따르면, 상기 자연산화막의 제거는 수산화칼륨, 수산화나트륨, 수산화리튬, 암모니아수, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 염기성 용액을 이용할 수도 있다.
또한, 에칭법을 이용하는 경우, 드라이 에칭이 보다 바람직한데, 예를 들어, 아르곤, 및 질소와 같은 다양한 불활성 가스 이온을 이용하여 스퍼터 에칭(sputter etching)시킬 수 있다. 그러나, 상기 에칭법이 스퍼터 장치에 한정되지 않고, 다른 에칭법을 사용하는 것도 무방하다.
세 번째 단계(S3)에서는, 자연산화막(21)이 제거된 금속 기재(10)에 탄소 완충층(20)을 형성시킨다.
상기 탄소 완충층(20)은 탄소 함유 재료를 이온 주입, 탄소층을 증착 후에 고온에서 확산시키는 등의 방법으로 수행되는 것일 수 있으나, 그 방법이 특별히 한정되는 것은 아니다.
상기 탄소 완충층(20)은 금속 기재(10)에 형성된 홈(11) 간의 요철부의 일부 또는 전부를 감싸는 영역에 형성될 수 있다. 또한, 상기 탄소 완충층(20)에는 금속 집전체를 구성하는 금속 기재(10)의 성분 중의 일부와 탄소 함유 재료가 혼합되어 있다.
마지막으로, 상기 탄소 완충층(20)에 도전층(30)을 형성하는 단계(S4)이다. 상기 도전층(30)을 형성하는 방법은 특별히 한정되지 않고, 예를 들면 스퍼터링(spattering)법, 이온 도금(ion plating, IP)법, 아크 이온 도금(arc ion plating, AIP)법 등의 물리적 증착(PVD); 또는 플라즈마 CVD 법 등의 화학 증착(CVD)을 이용할 수 있다. 또한, 도전층 형성 재료를 슬러리 형태로 제조하여, 이를 코팅시켜 형성할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 도전층(30)은 홈(11)이 형성된 금속 기재(10)를 완전히 덮을 수 있도록, 홈의 매립부를 채움과 동시에 상기 홈의 최상부로부터 1.0~5.0㎛의 두께로 형성시키는 것이 바람직하다.
또한, 본 발명의 다른 일 실시예에 따르면, 상기 도전층(30)은 홈(11)이 형성된 형태를 따라 매립된 홈(11) 영역에는 코팅되지 않고, 홈(11) 형상대로 형성될 수도 있다.
상기 도전층(30) 형성을 위한 재료로는 super-p, 흑연(graphite), 코크스(cokes), 활성탄, 및 카본 블랙으로 이루어진 그룹으로부터 선택되는 1종 이상의 도전성 분말이 바람직하다.
상기 도전층(30)의 형성으로 집전체의 전기적 저항을 낮출 수 있고, 충전된 전하의 빠른 방전을 극대화시킬 수 있다.
또한, 본 발명은 상기 금속 집전체를 구비한 전기 화학 커패시터를 제공할 수 있다. 상기 금속 집전체는 양극 및/또는 음극 중에서 선택되는 어느 하나 또는 모두에 사용될 수 있다.
본 발명에 따른 전기 화학 커패시터는 상기 집전체 상에 전극 활물질 슬러리 조성물을 도포시킨 전극, 분리막, 및 전해액을 포함한다.
전극 활물질 슬러리 조성물은 전극 활물질, 도전재, 바인더, 용매 및 기타 첨가제를 혼합 및 교반시켜 제조할 수 있다.
본 발명에 따른 전극 활물질은 활성탄, 탄소나노튜브(CNT), 그라파이트, 카본 에어로겔, 폴리아크릴로니트릴(PAN), 탄소나노섬유(CNF), 활성화 탄소나노섬유(ACNF), 기상성장 탄소섬유(VGCF), 및 그래핀으로 이루어진 그룹으로부터 선택되는 1종 이상의 탄소 재료가 바람직하게 사용될 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 상기 전극 활물질 중에서 비표면적 1,500~3,000 ㎡/g인 활성탄을 사용하는 것이 가장 바람직하다.
또한, 도전재로서 슈퍼-p(super-p), 케첸 블랙, 아세틸렌 블랙, 카본 블랙, 그라파이트와 같은 도전성 분말을 포함할 수 있다.
상기 바인더 수지의 예를 들면, 폴리테트라플로로에틸렌(PTFE), 폴리비닐리덴플로라이드(PVdF) 등의 불소계 수지; 폴리이미드, 폴리아미드이미드, 폴리에딜렌(PE), 폴리프로필렌(PP) 등의 열가소성수지; 카복시메틸셀룰로우즈(CMC) 등의 셀룰로오즈계 수지; 스타이렌-부타디엔 고무(SBR) 등의 고무계 수지 및 이들의 혼합물 중에서 선택되는 1종 이상을 사용할 수 있으나, 특별히 이에 한정되지 않으며, 통상의 전기 화학 커패시터에 사용되는 모든 바인더 수지를 사용해도 무방하다.
또한, 상기 전극은 본 발명에 따라 제조된 집전체 상에 전극 활물질 조성물을 소정의 두께로 도포시켜 제조할 수 있으며, 전극 활물질 조성물의 도포 방법은 특별히 한정되지 않는다.
또한, 전극 활물질, 도전재, 및 용매 혼합물을 상기 바인더 수지를 이용하여 시트 형상으로 성형하거나, 압출방식으로 압출된 성형 시트를　집전체에 도전성 접착제를 이용하여 접합할 수도 있다.
본 발명에 따른 분리막은 종래 전기이중층 캐패시터나 리튬 이온 전지에 사용되는 모든 재질의 재료를 이용할 수 있으며, 예를 들어, 폴리에틸렌(PE), 폴리프로필렌(PP), 폴리비닐리덴플로라이드(PVDF), 폴리비닐리덴클로라이드, 폴리 아크릴로니트릴(PAN), 폴리아크릴아미드(PAAm), 폴리테트라플루오로 에틸렌(PTFE), 폴리설폰, 폴리에테르술폰(PES), 폴리카보네이트(PC), 폴리아미드(PA), 폴리이미드(PI), 폴리에틸렌옥사이드(PEO), 폴리프로필렌옥사이드(PPO), 셀룰로오스계 고분자, 및 폴리아크릴계 고분자로 이루어진 그룹으로부터 선택되는 1종 이상의 고분자로부터 제조된 미세 다공성 필름을 들 수 있다. 또한, 상기 다공성 필름을 중합시킨 다층 필름도 이용할 수 있으며, 이 중에서 셀룰로오스계 고분자가 바람직하게 사용될 수 있다.
상기 분리막의 두께는 약 15~35㎛가 바람직하나, 이에 한정되는 것은 아니다.
본 발명의 전해액은 TEABF4, TEMABF4 등의 비리튬염; 스파이로계 염; 및 LiPF6, LiBF4, LiCLO4, LiN(CF3　SO2)2, CF3SO3Li, LiC(SO2CF3)3, LiAsF6　및 LiSbF6　로 이루어진 그룹으로부터 선택되는 1종 이상의 리튬염 중에서 선택되는 1종 이상을 포함하는 유기 전해액을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 전해액의 용매로는 아크릴로니크릴, 에틸렌 카보네이트, 프로필렌 카보네이트, 디메틸 카보네이트, 에틸메틸 카보네이트, 설포란 및 디메톡시에탄으로 이루어진 그룹으로부터 선택되는 1종 이상이나, 이에 한정되는 것은 아니다. 전해액 속의 전해질 염의 농도는 0.1~2.5mol/L, 0.5~2mol/L이 바람직하다.
본 발명의 전기 화학 캐패시터의 케이스(외장재)로는, 이차 전지 및 전기이중층 캐패시터에 통상적으로 사용되는 알루미늄을 포함하는 라미네이트 필름을 사용하는 것이 바람직하나, 특별히 이에 한정되는 것은 아니다.
이하에서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되어서는 안 된다. 또한, 이하의 실시예에서는 특정 화합물을 이용하여 예시하였으나, 이들의 균등물을 사용한 경우에 있어서도 동등 유사한 정도의 효과를 발휘할 수 있음은 당업자에게 자명하다.
실시예 1 : 금속 집전체의 제조
25㎛ 두께의 알루미늄 원박을 준비한 후, 아세톤-에틸알콜의 순서로 각각 20분간 초음파 세척을 실시하였다. 상기 세척한 알루미늄 박을 45℃에서 60초간 불화규소산(H2SiF6)으로 처리하여 국부 부식시켜 홈을 형성시켰다. 상기 형성된 홈은 1.0~5.0㎛의 깊이를 가지며, 홈 간 간격은 5.0~10.0㎛ 였다.
그 다음, 전해 교류 에칭을 35℃에서 1.0M의 염산(HCl)+ 0.01M의 황산(H2SO4) 혼합용액에서 2분간 실시하여 자연산화막을 제거하였다.
상기 자연산화막이 제거된 알루미늄 박에 C 이온 임플란테이션 장비를 이용하여 표면에 탄소완충층을 ~1 ㎛ 깊이로 형성시켰다. 그 다음, Super-P 80g, 바인더로써 CMC 3.5g, SBR 5.0g을 물 155g에 혼합 및 교반시켜 도전층 슬러리를 제조한 후, 코터(comma coater)를 이용하여 상기 탄소완충층 위에 도포함으로써 도전층을 형성시켰다.
그 후 다시 아세톤-에틸알콜의 순서로 20분간 초음파 세척을 실시하여 세척을 하여 전극을 도포할 집전체를 준비하였다.
비교예 1
두께 20㎛의 알루미늄 에칭박을 금속 집전체로 사용하였다.
실시예 2, 비교예 2: 전기 화학 캐패시터 제조
1)전극 제조
활성탄(비표면적 2150㎡/g) 85g, 도전재로서 Super-P 18g, 바인더로써 CMC 3.5g, SBR 12.0g, PTFE 5.5g을 물 225g에 혼합 및 교반시켜 전극 활물질 슬러리를 제조하였다.
상기 실시예 1, 비교예 1에 따른 금속 집전체 위에 상기 전극 활물질 슬러리를 콤마 코터(comma coater)를 이용하여 도포하고, 임시　건조한 후, 전극 사이즈가 50mm×100mm이 되게 절단하였다. 전극의 단면 두께는 60㎛이었다. 셀의 조립　전에, 120℃의 진공 상태에서 48시간 동안 건조시켰다.
　
2)전해액 제조
아크릴로니트릴계의 용매에, 스파이로계 염　1.3몰/리터의 농도가 되게 용해시켜 전해액을 조제했다.
3) 캐패시터 셀의 조립
상기의 제조된　전극(양극, 음극)을 이용하고, 그 사이에 세퍼레이터(TF4035 from NKK, 셀룰로오스계 분리막)를　삽입하고, 전해액을 함침시켜 라미네이트 필름 케이스에 넣어서 밀봉했다.
실험예 : 전기 화학 캐패시터 셀의 용량평가
25℃의 항온 조건에서, 정전류-정전압으로 1mA/㎠의 전류밀도로 2.5V까지 충전하고, 30분간 유지한 다음 다시 1mA/㎠의 정전류로 3회 방전시켜 마지막 사이클의 용량을 측정하였고, 그 결과를 다음 표 1에 나타내었다.
또한, 각 셀의 저항특성은 ampere-ohm meter와 impedance spectroscopy로 측정하였고, 그 결과를 다음 표 1에 나타내었다.
구분 초기 용량 특성(F) 저항 특성(AC ESR, mΩ)
비교예 2 10.55 19.11
실시예 2 12.78 14.73
상기 표 1의 결과에서와 같이, 통상적으로 사용되는 집전체를 이용한 전극을 포함하는 전기 화학 캐패시터(EDLC　셀)인 비교예2의 용량은 10.55F을 나타내고, 이때 저항 값은 19.11mΩ 이었다.
반면, 본 발명과 같이 집전체의 표면처리를 통해 홈이 형성된 금속 기재, 상기 금속 기재에 형성된 탄소 완충층, 및 상기 탄소완충층 상에 형성된 도전층을 포함하는 금속 집전체를 이용한 전극을 포함하는 전기 화학 캐패시터(EDLC　셀)인 실시예 2의 용량은 각각 12.78F을 나타내고, 이때 저항 값은 14.73mΩ 이었다.
이러한 결과로부터, 상기와 같이 집전체의 표면개질을 통하여 단위부피당 셀의 저항을 감소시키고 용량을 증가시키는 전극을 제조할 수 있다.
10 : 금속 기재
11 : 홈
20 ; 탄소 완충층
21 : 자연산화막
30 : 전도층

Claims (19)

  1. 표면에 홈이 형성된 금속 기재,
    상기 홈이 형성된 금속 기재에 형성된 탄소 완충층, 및
    상기 탄소 완충층에 형성된 도전층을 포함하는 금속 집전체.
  2. 제1항에 있어서,
    상기 금속 기재는 알루미늄, 스텐레스, 티타늄, 탄탈, 니오브, 구리, 니켈, 및 이들의 합금으로 이루어진 그룹으로부터 선택되는 1종 이상인 금속 집전체.
  3. 제1항에 있어서,
    상기 금속 기재는 알루미늄 또는 이의 합금인 금속 집전체.
  4. 제1항에 있어서,
    상기 금속 기재는 시트상의 호일, 에칭된 호일(etched foil), 익스팬디드 금속(expanded metal), 펀칭된 금속(punched metal), 그물, 및 발포체 형태 중에서 선택되는 어느 하나의 구조를 가지는 것인 금속 집전체.
  5. 제1항에 있어서,
    상기 금속 기재에 형성된 홈은 1.0~5.0㎛의 깊이를 가지는 것인 금속 집전체.
  6. 제1항에 있어서,
    상기 금속 기재에 형성된 홈 간 간격은 5.0~10.0㎛인 금속 집전체.
  7. 제1항에 있어서,
    상기 탄소 완충층은 탄소(C) 함유 재료를 이용한 것인 금속 집전체.
  8. 제1항에 있어서,
    상기 탄소 완충층은 상기 금속 기재에 형성된 홈 간의 요철부의 일부 또는 전부에 형성되는 것인 금속 집전체.
  9. 제1항에 있어서,
    상기 도전층은 super-p, 흑연(graphite), 코크스(cokes), 활성탄, 및 카본 블랙으로 이루어진 그룹으로부터 선택되는 1종 이상의 도전성 카본을 이용한 것인 금속 집전체.
  10. 금속 기재의 표면에 홈을 형성시키는 제1단계,
    상기 금속 기재에 형성된 자연산화막을 제거하는 제2단계,
    상기 자연산화막이 제거된 금속 기재에 탄소 완충층을 형성하는 제3단계, 및
    상기 탄소 완충층 상에 도전층을 형성하는 제4단계를 포함하는 금속 집전체의 제조방법.
  11. 제10항에 있어서,
    상기 홈은 상기 금속 기재의 표면을 에칭 및 국부 부식시켜 형성시키는 것인 금속 집전체의 제조방법.
  12. 제10항에 있어서,
    상기 자연산화막의 제거는 인산, 황산, 질산, 염산, 아세트산, 탄산, 트리플로로아세트산, 옥살산, 불산, 붕산, 과염소산, 차아염소산 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 산 용액으로 처리하는 것인 금속 집전체의 제조방법.
  13. 제10항에 있어서,
    상기 자연산화막의 제거는 수산화칼륨, 수산화나트륨, 수산화리튬, 암모니아수, 및 이들의 혼합물로 이루어진 그룹으로부터 선택되는 1종 이상의 염기성 용액으로 처리하는 것인 금속 집전체의 제조방법.
  14. 제10항에 있어서,
    상기 탄소 완충층은 이온 주입(implantation) 혹은 탄소 증착 후 고온 확산에 의한 방법으로 형성시키는 것인 금속 집전체의 제조방법.
  15. 제1항에 따른 금속 집전체를 구비한 전기 화학 커패시터.
  16. 제15항에 있어서,
    상기 금속 집전체는 양극 및/또는 음극 중에서 선택된 어느 하나, 또는 모두에 사용되는 것인 전기 화학 커패시터.
  17. 제1항에 따른 금속 집전체에 전극 활물질을 포함하는 전극을 구비한 전기 화학 커패시터.
  18. 제17항에 있어서,
    상기 전극 활물질은 활성탄, 탄소나노튜브(CNT), 그라파이트, 카본 에어로겔, 폴리아크릴로니트릴(PAN), 탄소나노섬유(CNF), 활성화 탄소나노섬유(ACNF), 기상성장 탄소섬유(VGCF), 및 그래핀으로 이루어진 그룹으로부터 선택되는 1종 이상의 탄소 재료인 전기 화학 커패시터.
  19. 제17항에 있어서,
    상기 전극 활물질은 비표면적 1,500~3,000㎡/g 범위의 활성탄인 전기 화학 커패시터.
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Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20110906

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