KR101286526B1 - 박막 트랜지스터 및 그의 제조 방법 - Google Patents

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동아대학교 산학협력단
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Abstract

본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 절연체의 높이 차이를 이용하여 소스, 드레인 및 게이트 전극을 동시에 형성하여 박막 트랜지스터 제조 공정을 간소화하기 위한 것이다. 본 발명에 따르면, 베이스 절연막은 기판 위에 형성되며, 기판이 노출되게 게이트 홀이 형성되어 있다. 소스 및 드레인 전극은 게이트 홀을 중심으로 양쪽의 베이스 절연막 위에 형성된다. 게이트 전극은 게이트 홀의 노출된 기판 위에 형성된다. 게이트 절연막은 게이트 홀을 통하여 게이트 전극 위에 형성된다. 그리고 반도체층은 게이트 전극 위의 게이트 절연막과, 게이트 절연막 양쪽의 소스 및 드레인 전극 부분을 덮도록 형성된다. 이때 게이트 홀을 중심으로 베이스 절연막의 높이 차이를 이용하여 소스, 드레인 및 게이트 전극이 일괄적으로 형성되면서 전기적으로 분리된다.

Description

박막 트랜지스터 및 그의 제조 방법{Thin Film Transistor and Manufacturing Method Thereof}
본 발명은 박막 트랜지스터 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 절연체의 높이 차이를 이용하여 소스, 드레인 및 게이트 전극을 형성하는 박막 트랜지스터 및 그의 제조 방법에 관한 것이다.
디스플레이에 많이 이용되고 있는 박막 트랜지스터(Thin Film Transistor; TFT)는 대부분 비정질 실리콘 반도체 또는 다결정 실리콘 반도체, 산화 실리콘 절연막 및 금속 전극으로 이루어져 있다. 다양한 유기재료의 개발에 따라 유기 재료를 이용한 유기 박막 트랜지스터(Organic Thin Film Transistor; OTFT)를 개발하고자 하는 연구가 전세계적으로 활발히 진행되고 있다.
특히 유기 박막 트랜지스터는 기판 위에 형성된 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극 및 유기 반도체층으로 구성되며, 전계효과 도핑을 사용하는 유기소자이다. 즉 게이트 전극에 전계를 인가하여 게이트 절연막과 유기 반도체층의 계면에 캐리어를 모아 들여 채널을 형성하고, 이 채널을 통하여 소스 및 드레인 전극 사이로 캐리어를 이동시킴으로써 전류를 흘려주는 전자소자이다. 유기 박막 트랜지스터는 채널의 캐리어 농도를 게이트 전극의 전계로 조절하기 때문에, 드레인 전극의 전류는 게이트 전극의 전압 크기에 따라 차단될 수도 있고, 도통될 수 있는 일종의 전자 스위치인 것이다.
이와 같은 박막 트랜지스터는 게이트 전극과, 소스 전극 및 드레인 전극은 게이트 절연막에 의해 상하로 분리되어 있기 때문에, 별도의 공정으로 각각 형성해야 한다. 또한 전극, 게이트 절연막 및 반도체층을 형성하는 공정 또한 각각 개별 공정으로 진행되기 때문에, 전체적인 박막 트랜지스터의 제조 공정이 복잡한 문제점을 안고 있다.
따라서 본 발명의 목적은 소스, 드레인 및 게이트 전극을 동시에 형성하여 제조 공정을 간소화할 수 있는 박막 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 전극을 채널에 자기-정렬(self-align)시켜 누설 전류 및 기생 커패시터를 감소시켜 박막 트랜지스터의 특성을 개선할 수 있는 박막 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 소스, 드레인 및 게이트 전극의 두께를 두껍게 형성하여 대면적 디스플레이에 적용할 수 있는 박막 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 용액 공정으로 복수의 층을 동시에 형성하여 제조 공정을 간소화할 수 있는 박막 트랜지스터 및 그의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판, 소스 및 드레인 전극, 게이트 전극, 게이트 절연막 및 반도체층을 포함하는 박막 트랜지스터를 제공한다. 상기 베이스 절연막은 상기 기판 위에 형성되며, 상기 기판이 노출되게 게이트 홀이 형성된다. 상기 소스 및 드레인 전극은 상기 게이트 홀을 중심으로 양쪽의 상기 베이스 절연막 위에 형성되며, 상기 게이트 홀에 의해 전기적으로 분리된다. 상기 게이트 전극은 상기 게이트 홀의 노출된 상기 기판 위에 형성되며, 상기 소스 및 드레인 전극과 전기적으로 분리된다. 상기 게이트 절연막은 상기 게이트 홀을 통하여 상기 게이트 전극 위에 형성된다. 그리고 상기 반도체층은 상기 게이트 전극 위의 상기 게이트 절연막과, 상기 게이트 절연막 양쪽의 상기 소스 및 드레인 전극 부분과 접하도록 형성된다.
본 발명에 따른 박막 트랜지스터에 있어서, 상기 소스 및 드레인 전극과, 상기 게이트 전극은, 상기 게이트 홀을 중심으로 상기 베이스 절연막의 높이 차이를 이용하여 상기 베이스 절연막의 상부면과 상기 게이트 홀에 노출된 상기 기판 위에 함께 형성되며, 상기 베이스 절연막의 높이 차이에 의해 서로 전기적으로 분리될 수 있다.
본 발명에 따른 박막 트랜지스터에 있어서, 상기 게이트 절연막은 상기 게이트 전극 상부면과 상기 베이스 절연막의 상부면(상기 소스 및 드레인 전극의 하부면) 사이에 높이로 형성될 수 있다.
본 발명에 따른 박막 트랜지스터에 있어서, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 적어도 하나는 인쇄 공정으로 형성할 수 있다.
본 발명에 따른 박막 트랜지스터에 있어서, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 서로 이웃하는 층들은 해당 층을 형성하는 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 형성할 수 있다.
본 발명은 또한, 기판 위에 베이스 절연막을 형성하는 단계; 상기 베이스 절연막의 일부를 제거하여 상기 기판이 노출되게 게이트 홀을 형성하는 단계; 상기 게이트 홀을 중심으로 양쪽의 베이스 절연막 위에 소스 및 드레인 전극을 형성하고, 상기 게이트 홀이 노출된 상기 기판 위에 게이트 전극을 형성하는 전극 형성 단계; 상기 게이트 홀을 통하여 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 및 상기 게이트 전극 위의 상기 게이트 절연막과, 상기 베이스 절연막 위의 상기 소스 및 드레인 전극 부분을 접하도록 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 제공한다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 전극 형성 단계에서, 상기 소스 및 드레인 전극과, 상기 게이트 전극은 상기 게이트 홀을 중심으로 상기 베이스 절연막의 높이 차이를 이용하여 상기 베이스 절연막의 상부면과 상기 게이트 홀에 노출된 상기 기판 위에 함께 형성되며, 상기 베이스 절연막의 높이 차이에 의해 서로 전기적으로 분리될 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 전극 형성 단계에서, 상기 소스 및 드레인 전극과, 상기 게이트 전극은 셔도우 마스크(shodow mask), 습식 식각, 건식 식각 및 인쇄 중에 적어도 하나를 이용한 패터닝 공정을 통하여 형성할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 베이스 절연막, 상기 소스 및 드레인 전극, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 적어도 하나는 인쇄 공정으로 형성할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 게이트 절연막을 형성하는 단계와, 상기 반도체층을 형성하는 단계는, 상기 게이트 절연막용 물질과 상기 반도체층용 물질을 블랜딩한 용액을 상기 게이트 홀을 포함하여 상기 소스 및 드레인 전극의 일부를 덮도록 도포하는 단계; 및 상기 도포된 용액을 건조하여 상기 게이트 절연막과 상기 반도체층으로 분리하는 단계;를 포함할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 반도체층은 유기, 산화 및 무기 물질 중에 적어도 하나를 포함할 수 있다.
그리고 본 발명에 따른 박막 트랜지스터의 제조 방법에 있어서, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 서로 이웃하는 층들은 해당 층을 형성하는 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 형성할 수 있다.
본 발명에 따르면, 게이트 홀이 형성된 베이스 절연막의 높이 차이를 이용하여 소스, 드레인 및 게이트 전극을 동시에 형성함으로써, 박막 트랜지스터의 제조 공정을 간소화할 수 있다. 또한 베이스 절연막의 높이 차이를 이용하여 전극을 형성함으로써, 소스, 드레인 및 게이트 전극의 두께를 두껍게 형성하여 대면적 디스플레이에 적용할 수 있는 박막 트랜지스터를 제공할 수 있다.
베이스 절연막의 게이트 홀에 노출된 기판 상에 게이트 전극을 형성함으로써, 게이트 전극이 채널에 자기-정렬(self-align)되어 누설 전류 및 기생 커패시터를 감소시켜 박막 트랜지스터의 특성을 개선할 수 있다.
그리고 게이트 절연체와 반도체, 게이트 전극과 게이트 절연체, 또는 게이트 전극, 게이트 절연체 및 반도체를 블랜딩한 용액을 이용한 용액 공정으로 복수의 층을 일괄적으로 형성할 수 있기 때문에, 박막 트랜지스터의 제조 공정을 간소화할 수 있다.
도 1은 본 발명의 실시예에 따른 절연막의 높이 차이를 이용한 박막 트랜지스터를 보여주는 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법의 제1 예에 따른 흐름도이다.
도 4 내지 도 7은 도 3의 제조 방법의 제1 예에 따른 각 단계를 보여주는 도면들이다.
도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법의 제2 예에 따른 흐름도이다.
도 9 내지 도 11은 도 8의 제조 방법의 제2 예에 따른 각 단계를 보여주는 도면들이다.
하기의 설명에서는 본 발명의 실시예를 이해하는데 필요한 부분만이 설명되며, 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 베이스 절연막의 높이 차이를 이용한 박막 트랜지스터를 보여주는 평면도이다. 도 2는 도 1의 2-2선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터(100)는 기판(10), 베이스 절연막(20), 소스 전극(31), 드레인 전극(33), 게이트 전극(35), 게이트 절연막(40) 및 반도체층(50)을 포함한다. 이때 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)은 베이스 절연막(20)의 높이 차이를 이용하여 동시에 형성되면서 전기적으로 분리된다.
기판(10)으로는 유리 기판, 플라스틱 기판 또는 금속 기판이 사용될 수 있다. 여기서 유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰(polyethersulphone; PES), 폴리아크릴레이트(polyacrylate: PAR), 폴리에테르이미드(polyetherimide; PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate; PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate; PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리아세테이트(cellulose triacetate; CTA), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate; CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 금속 기판은 탄소(C), 철(Fe), 크롬(Cr), 망간(Mn), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 금속 기판은 금속 박막(metal foil)일 수 있다. 이 중에서 플렉시블 특성을 얻기 위한 기판(10)으로는 플라스틱 기판 또는 금속 기판을 사용할 수 있다.
베이스 절연막(20)은 기판(10) 위에 형성되며, 기판(10)이 노출되게 게이트 홀(21)이 형성되어 있다. 게이트 홀(21)은 슬롯 형태로 형성될 수 있다. 베이스 절연막(20)은 게이트 홀(21)을 중심으로 형성될 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)을 전기적으로 분리한다. 베이스 절연막(20)은 적어도 한 층 이상으로 형성될 수 있다. 베이스 절연막(20)의 소재로는 무기절연물질 또는 유기절연물질이 사용될 수 있다. 여기서 베이스 절연막(20)에 적용될 수 있는 무기절연물질로는 실리콘산화물(SiO2)이 사용될 수 있으며, 구체적으로 용액 공정을 통하여 실리콘산화물을 형성할 수 있는 실록산(siloxane), 실라젠(silozne) 및 실리케이트(silicate)로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 SOG(Spin On Glass) 또는 폴리실라잔(polysilazane)을 포함하는 SOD(Spin On Dielectric) 등이 사용될 수 있다. 베이스 절연막(20)에 적용될 수 있는 유기절연물질로는 파릴렌(parylene), 에폭시(epoxy), 폴리이미드(polyimide, PI), 폴리아미드(Polyamide, PA), 폴리비닐클로라이드(Polyvinyl chloride, PVC), 벤조사이클로부텐(benzocyclobutene, BCB), 폴리비닐알코올(polyvinyl alcohol, PVA) 폴리비닐페놀(polyvinylphenol, PVP) 또는 사이클로펜텐(cyclopentene, CyPe) 등이 사용될 수 있다. 베이스 절연막(20)을 형성하는 방법으로는 잉크젯 인쇄, 스핀코팅, 슬릿코팅, 스크린 프린팅 등과 같은 용액 공정이 사용될 수 있다. 게이트 홀(21)은 사진 식각을 이용하여 형성할 수 있다.
여기서 게이트 홀(21)은 게이트 홀(21)에 노출된 기판(10)의 상부면에 대해서 수직에 가깝게 형성된, 즉 입구에서 게이트 홀(21)에 노출된 기판(10)의 상부면쪽으로 일정한 폭을 갖도록 형성된 예를 개시하였지만 이것에 한정되는 것은 아니다. 예컨대 게이트 홀(21)은 입구의 폭이 게이트 홀(21)에 노출된 기판(10)의 상부면쪽의 폭보다는 좁게 리버스 테이퍼(reverse taper) 구조로 형성할 수 있다. 즉 게이트 홀(21)은 입구에서 안쪽으로 갈수록 폭이 증가하게 형성될 수 있다. 게이트 홀(21)을 리버스 테이퍼 구조로 형성하기 위해서, 리프트-오프(lift-off) 공정에서 사용되는 오버행 공정과 네가티브 감광제를 적용하여 형성할 수 있다.
소스 전극(31) 및 드레인 전극(33)은 게이트 홀(21)을 중심으로 양쪽의 베이스 절연막(20) 위에 형성되며, 게이트 홀(21)에 의해 전기적으로 분리된다. 슬롯으로 형성된 게이트 홀(21)의 마주보는 장변의 양쪽에 소스 전극(31)과 드레인 전극(33)이 형성될 수 있다. 게이트 전극(35)은 게이트 홀(21)의 노출된 기판(10) 위에 형성된다.
여기서 소스 및 드레인 전극(31,33)은 프린팅 방법, 증착 방법 또는 잉크젯 방법을 이용하여 형성할 수 있다. 잉크젯 방법으로 형성하는 경우, 소스 및 드레인 전극(31,33)은 전도성 물질로서, 잉크의 형태로 사용이 가능한 군에서 선택되는 재료, 예컨대, 폴리티오펜(polythiophene), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌(polyphenylene vinylene) 및 PEDOT(polyethylenedioxythiophene) /PSS(polystyrenesulfonate) 혼합물 등 뿐만 아니라, 금(Au), 은(Ag), 알루미늄(Al), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 그래핀, 인듐틴산화물(ITO), 인듐아연 산화물(IZO) 등과 같은 금속이나 금속산화물로 형성될 수 있으나, 이에 국한되는 것은 아니다.
게이트 전극(35)은 프린팅 방법 또는 증착 방법으로 게이트 홀(21)에 노출된 기판(10) 부분에 형성되며, 게이트 홀(21)에 의해 소스 및 드레인 전극(31,33)과 전기적으로 분리된다. 프린팅 방법으로는 잉크젯팅, 스크린 프린팅, 마이크로 컨택 등이 사용될 수 있다. 증착 방법으로는 E-beam 또는 스퍼터링(sputtering) 방법 등이 사용될 수 있다. 게이트 전극(35)을 프린팅 방법으로 형성하는 경우, 게이트 전극(35)의 소재로 은 페이스트(Ag paste), 금 페이스트(Au paste) 또는 PEDOT(polyethylenedioxythiophene)-PSS(polystyrenesulfonate)가 사용될 수 있다. 게이트 전극(35)을 증착 방법으로 형성하는 경우, 게이트 전극(35)의 소재로 금(Au), 백금(Pt), 크롬(Cr), 몰리브덴(Mo), 니켈(Ni), 알루미늄(Al), 그래핀 또는 이들의 합금 중에 하나가 사용될 수 있다. 또한 게이트 전극(35)으로는 폴리 실리콘, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 무기 산화막 소재가 사용될 수 있다.
이때 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)은 게이트 홀(21)을 중심으로 베이스 절연막(20)의 높이 차이를 이용하여 베이스 절연막(20)의 상부면과 게이트 홀(21)에 노출된 기판(10) 위에 함께 형성되며, 베이스 절연막(20)의 높이 차이에 의해 서로 전기적으로 분리된다. 즉 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)은 동시에 형성할 수 있기 때문에, 박막 트랜지스터(100)의 제조 공정을 간소화할 수 있다.
소스 및 드레인 전극(31,33)과, 게이트 전극(35)은 셔도우 마스크(shodow mask), 습식 식각, 건식 식각 및 인쇄 중에 적어도 하나를 이용한 패터닝 공정을 통하여 형성할 수 있다.
게이트 절연막(40)은 게이트 홀(21)을 통하여 게이트 전극(35) 위에 형성된다. 게이트 절연막(40)은 박막 트랜지스터(100)가 안정적인 성능을 발휘할 수 있도록, 베이스 절연막(20)의 상부면과, 소스 및 드레인 전극(31,33)의 상부면 사이의 높이를 갖도록 형성하는 것이 바람직하다. 게이트 절연막(40)의 소재로는 베이스 절연막(20)에 사용된 소재 중에 하나가 사용될 수 있다.
이때 본 실시예에서는 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)이 일괄적으로 함께 형성되는 예를 개시하였지만, 소스 및 드레인 전극(31,33)과, 게이트 전극(35)을 별도의 공정으로 형성할 수도 있다.
그리고 반도체층(50)은 게이트 전극(35) 위의 게이트 절연막(40)과, 게이트 절연막(40) 양쪽의 소스 및 드레인 전극(31,33) 부분을 덮도록 액상의 반도체를 도포하여 형성한다. 반도체층(50)은 정공(hole) 또는 전자(electron)와 같은 전하(carrier)들이 이동하는 통로인 채널로서 작용하며, 유기 물질, 산화 물질, 무기 물질로 형성할 수 있다. 이때 반도체층(50)을 형성하는 방법으로는 잉크젯, 스크린, drop casting, deep coating, silt coating, 스핀코팅, 마이크로 컨텍 프린팅, imprinting, 플렉소, 그라비아, 오프셋 등과 같은 용액 공정이 사용될 수 있다.
이러한 액상의 반도체 중 유기 반도체는 수용액이나 유기 용매에 용해되는 고분자 화합물 또는 저분자 화합물을 포함할 수 있다. 액상의 유기 반도체는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 예컨대 유기 반도체로는 펜타센(pentacene), 팁스-펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, TIPS-pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylenetetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylicdianhydride) 및 그 유도체, 폴리티오펜 및 그 유도체, 폴리파라페닐렌비닐렌 및 그 유도체, 폴리파라페닐렌 및 그 유도체, 폴리플로렌 및 그 유도체, 폴리티오펜비닐렌 및 그 유도체, 폴리티오펜-헤테로고리방향족 공중합체 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌 및 이들의 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 구리 프탈로시아닌(copper pthalaocyanine), 폴리아닐린(polyaniline), 폴리아세틸렌(polyacetylene), 폴리피롤(polypyrrole), 폴리페닐렌비닐렌(polyphenylenevinylene), 그래핀 및 이들의 유도체 등 다양한 물질을 사용할 수 있으며, 박막 트랜지스터(100)의 사용 목적 및 요구되는 특성에 따라서 선택될 수 있다.
게이트 전극(35), 게이트 절연막(40) 및 반도체층(50) 중에 서로 이웃하는 층들은 해당 층을 형성하는 물질을 블랜딩한 용액을 이용한 인쇄 공정을 통하여 함께 형성할 수 있다. 예컨대 게이트 전극(35)용 물질과 게이트 절연막(40)용 물질을 블랜딩한 용액, 게이트 절연막(40)용 물질과 반도체층(50)용 물질을 블랜딩한 용액, 또는 게이트 전극(35)용 물질, 게이트 절연막(40)용 물질 및 반도체층(50)용 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 해당 층들을 일괄적으로 형성할 수 있다. 이러한 블랜딩한 용액을 게이트 홀(21)이 형성된 영역에 도포한 이후에, 건조 공정(경화 공정)을 통한 상 분리를 통하여 게이트 전극(35), 게이트 절연막(40) 또는 반도체층(50)을 일괄적으로 함께 형성할 수 있다.
한편 도시하진 않았지만, 박막 트랜지스터(100)에 외부 컨택 또는 회로를 구성할 때 필요한 각종 배선용 전극을 별도로 형성할 수 있다.
이와 같은 본 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제1 및 제2 예에 대해서 도 3 내지 도 11을 참조하여 설명하면 다음과 같다.
본 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제1 예에 대해서 도 3 내지 도 7을 참조하여 설명하면 다음과 같다. 여기서 도 3은 본 발명의 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제1 예에 따른 흐름도이다. 도 4 내지 도 7은 도 3의 제조 방법의 제1 예에 따른 각 단계를 보여주는 도면들이다.
먼저 도 4에 도시된 바와 같이, S71단계에서 박막 트랜지스터에 사용될 기판(10)을 준비한다.
다음으로 S73단계에서 기판(10) 위에 베이스 절연막(20)을 형성한다. 이때 베이스 절연막(20)을 형성하는 방법으로는 잉크젯 인쇄, 스핀코팅, 슬릿코팅, 스크린 프린팅 등과 같은 용액 공정이 사용될 수 있다.
다음으로 도 5에 도시된 바와 같이, S75단계에서 베이스 절연막(20)에 게이트 홀(21)을 형성한다. 이때 게이트 홀(21)은 사진 식각을 이용하여 형성할 수 있다.
다음으로 도 6에 도시된 바와 같이, S77단계에서 게이트 홀(21)을 중심으로 베이스 절연막(20)의 높이 차이를 이용하여 베이스 절연막(20)의 상부면과 게이트 홀(21)에 노출된 기판(10) 위에 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)을 형성한다. 즉 소스 전극(31) 및 드레인 전극(33)은 게이트 홀(21)을 중심으로 양쪽의 베이스 절연막(20) 위에 형성된다. 게이트 전극(35)은 게이트 홀(21)에 노출된 기판(10) 부분에 형성된다. 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)은 게이트 홀(21)을 중심으로 베이스 절연막(20)의 높이 차이를 이용하여 베이스 절연막(20)의 상부면과 게이트 홀(21)에 노출된 기판(10) 위에 함께 형성되며, 베이스 절연막(20)의 높이 차이에 의해 서로 전기적으로 분리된다. 즉 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)은 동시에 형성할 수 있기 때문에, 박막 트랜지스터(100)의 제조 공정을 간소화할 수 있다. 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)을 형성하는 방법으로 프린팅 방법, 증착 방법 또는 잉크젯 방법을 이용하여 형성할 수 있다. 증착 방법으로 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)을 형성하는 경우, 1회 이상의 금속 증착을 통하여 형성할 수 있다.
한편 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)을 형성할 때, 필요에 따라 소스 전극(31), 드레인 전극(33) 및 게이트 전극(35)에 각각의 성능을 개선하기 위한 기능성 층을 더 형성할 수도 있다.
이어서 도 7에 도시된 바와 같이, S79단계에서 게이트 홀(21)의 게이트 전극(35) 위에 액상의 게이트 절연체를 충진하여 게이트 절연막(40)을 형성한다. 이때 게이트 절연막(40)은 박막 트랜지스터(100)가 안정적인 성능을 발휘할 수 있도록, 베이스 절연막(40)의 상부면과, 소스 및 드레인 전극(31,33)의 상부면 사이의 높이를 갖도록 형성하는 것이 바람직하다. 게이트 절연막(40)의 소재로는 베이스 절연막(20)에 사용된 소재 중에 하나가 사용될 수 있다. 게이트 절연막(40)을 형성하는 방법으로는 잉크젯 인쇄, 슬릿코팅, 스크린 프린팅 등과 같은 용액 공정이 사용될 수 있다.
그리고 도 1 및 도 2에 도시된 바와 같이, S81단계에서 게이트 절연막(40), 소스 전극(31) 및 드레인 전극(33) 위에 액상의 반도체를 도포하여 반도체층(50)을 형성함으로써, 본 실시예에 따른 박막 트랜지스터(100)를 제조할 수 있다. 이때 액상의 반도체를 도포하는 방법으로 잉크젯 인쇄 방법이 사용될 수 있다.
이와 같이 제1 예에 따른 제조 방법에 따르면, 게이트 홀(21)이 형성된 베이스 절연막(20)의 높이 차이를 이용하여 소스, 드레인 및 게이트 전극(31,33,35)을 동시에 형성함으로써, 박막 트랜지스터(100)의 제조 공정을 간소화할 수 있다. 또한 베이스 절연막(20)의 높이 차이를 이용하여 동시에 소스, 드레인 및 게이트 전극(31,33,35)을 형성함으로써, 소스, 드레인 및 게이트 전극(31,33,35)의 두께를 두껍게 형성하여 대면적 디스플레이에 적용할 수 있는 박막 트랜지스터(100)를 제공할 수 있다.
베이스 절연막(20)의 게이트 홀(21)에 노출된 기판(10) 상에 게이트 전극(35)을 형성함으로써, 게이트 전극(35)이 채널에 자기-정렬(self-align)되어 누설 전류 및 기생 커패시터를 감소시켜 박막 트랜지스터(100)의 특성을 개선할 수 있다.
그리고 게이트 전극(35)용 물질과 게이트 절연막(40)용 물질을 블랜딩한 용액, 게이트 절연막(40)용 물질과 반도체층(50)용 물질을 블랜딩한 용액, 또는 게이트 전극(35)용 물질, 게이트 절연막(40)용 물질 및 반도체층(50)용 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 해당 층들을 일괄적으로 형성할 수 있기 때문에, 박막 트랜지스터(100)의 제조 공정을 간소화할 수 있다.
본 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제2 예에 대해서 도 4 내지 도 6, 도 8 내지 도 11을 참조하여 설명하면 다음과 같다. 여기서 도 8은 본 발명의 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제2 예에 따른 흐름도이다. 도 9 내지 도 11은 도 8의 제조 방법의 제2 예에 따른 각 단계를 보여주는 도면들이다.
본 실시예에 따른 박막 트랜지스터(100)의 제조 방법의 제2 예에 따른 S71단계 내지 S77단계는 제1 예에 따른 제조 방법과 동일하기 때문에, S77단계 이후의 S78단계부터 설명하면 다음과 같다.
도 9 및 도 10에 도시된 바와 같이, S78단계에서 게이트 홀(21)에 게이트 절연체와 반도체를 블랜딩한 용액(45)을 도포한다. 이때 반도체와 게이트 절연체는 서로 용해되거나 반응하지 않는 물질이며, 전술한 실시예에서 나열한 물질 중에 선택될 수 있다.
그리고 도 10 및 도 11에 도시된 바와 같이, S80단계에서 도포한 용액(45)을 건조하여 게이트 절연막(40)과 반도체층(50)으로 분리하여 형성함으로써 본 실시예에 따른 박막 트랜지스터(100)를 제조할 수 있다. 이때 게이트 전극(35) 위에 게이트 절연막(40)이 형성되고, 게이트 절연막(40) 위에 반도체층(50)이 형성된다.
한편 도시하지는 않았지만 반도체층(50)과 게이트 절연막(40) 사이에 자기 조립 박막(도시하지 않음)이 형성되어 반도체층(50)과 게이트 절연막(40) 사이의 접착성을 향상시킬 수 있다. 이때 자기 조립 박막 또한 잉크젯 인쇄 방법으로 형성하며, 반도체와 게이트 절연체와 함께 도포되어 형성될 수 있다.
이와 같이 본 명세서와 도면에 개시된 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.
10 : 기판
20 : 베이스 절연막
21 : 게이트 홀
31 : 소스 전극
33 : 드레인 전극
35 : 게이트 전극
40 : 게이트 절연막
45 : 블랜딩한 용액
50 : 반도체층
100 : 박막 트랜지스터

Claims (12)

  1. 기판;
    상기 기판 위에 형성되며, 상기 기판이 노출되게 게이트 홀이 형성된 베이스 절연막;
    상기 게이트 홀을 중심으로 양쪽의 상기 베이스 절연막 위에 형성되며, 상기 게이트 홀에 의해 전기적으로 분리되는 소스 및 드레인 전극;
    상기 게이트 홀의 노출된 상기 기판 위에 형성되며, 상기 소스 및 드레인 전극과 전기적으로 분리되는 게이트 전극;
    상기 게이트 홀을 통하여 상기 게이트 전극 위에 형성된 게이트 절연막; 및
    상기 게이트 전극 위의 상기 게이트 절연막과, 상기 게이트 절연막 양쪽의 상기 소스 및 드레인 전극 부분에 접촉하도록 형성된 반도체층; 을 포함하고,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 서로 이웃하는 층들은 해당 층을 형성하는 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서, 상기 소스 및 드레인 전극과, 상기 게이트 전극은,
    상기 게이트 홀을 중심으로 상기 베이스 절연막의 높이 차이를 이용하여 상기 베이스 절연막의 상부면과 상기 게이트 홀에 노출된 상기 기판 위에 함께 형성되며, 상기 베이스 절연막의 높이 차이에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 절연막은,
    상기 베이스 절연막의 상부면과 상기 소스 및 드레인 전극의 상부면 사이에 높이로 형성되는 것을 특징으로 하는 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 적어도 하나는 인쇄 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터.
  5. 삭제
  6. 기판 위에 베이스 절연막을 형성하는 단계;
    상기 베이스 절연막의 일부를 제거하여 상기 기판이 노출되게 게이트 홀을 형성하는 단계;
    상기 게이트 홀을 중심으로 양쪽의 베이스 절연막 위에 소스 및 드레인 전극을 형성하고, 상기 게이트 홀이 노출된 상기 기판 위에 게이트 전극을 형성하는 전극 형성 단계;
    상기 게이트 홀을 통하여 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 전극 위의 상기 게이트 절연막과, 상기 게이트 절연막 양쪽의 상기 소스 및 드레인 전극 부분에 접촉하도록 반도체층을 형성하는 단계; 를 포함하고,
    상기 게이트 절연막을 형성하는 단계와, 상기 반도체층을 형성하는 단계는,
    상기 게이트 절연막용 물질과 상기 반도체층용 물질을 블랜딩한 용액을 상기 게이트 전극을 포함하여 상기 소스 및 드레인 전극에 접촉하도록 도포하는 단계;
    상기 도포된 용액을 건조하여 상기 게이트 절연막과 상기 반도체층으로 분리하는 단계;
    를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 전극 형성 단계에서,
    상기 소스 및 드레인 전극과, 상기 게이트 전극은 상기 게이트 홀을 중심으로 상기 베이스 절연막의 높이 차이를 이용하여 상기 베이스 절연막의 상부면과 상기 게이트 홀에 노출된 상기 기판 위에 함께 형성되며, 상기 베이스 절연막의 높이 차이에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제6항에 있어서, 상기 전극 형성 단계에서,
    상기 소스 및 드레인 전극과, 상기 게이트 전극은 셔도우 마스크(shodow mask), 습식 식각, 건식 식각 및 인쇄 중에 적어도 하나를 이용한 패터닝 공정을 통하여 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제6항에 있어서,
    상기 베이스 절연막, 상기 소스 및 드레인 전극, 상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 적어도 하나는 인쇄 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 삭제
  11. 제6항에 있어서,
    상기 반도체층은 유기, 산화 및 무기 물질 중에 적어도 하나를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 기판 위에 베이스 절연막을 형성하는 단계;
    상기 베이스 절연막의 일부를 제거하여 상기 기판이 노출되게 게이트 홀을 형성하는 단계;
    상기 게이트 홀을 중심으로 양쪽의 베이스 절연막 위에 소스 및 드레인 전극을 형성하고, 상기 게이트 홀이 노출된 상기 기판 위에 게이트 전극을 형성하는 전극 형성 단계;
    상기 게이트 홀을 통하여 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 전극 위의 상기 게이트 절연막과, 상기 게이트 절연막 양쪽의 상기 소스 및 드레인 전극 부분에 접촉하도록 반도체층을 형성하는 단계; 를 포함하고,
    상기 게이트 전극, 상기 게이트 절연막 및 상기 반도체층 중에 서로 이웃하는 층들은 해당 층을 형성하는 물질을 블랜딩한 용액을 이용한 인쇄 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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