KR20090093332A - 유기 박막 트랜지스터 및 그 제조 방법 - Google Patents

유기 박막 트랜지스터 및 그 제조 방법

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Abstract

본 발명은 게이트 전극, 상기 게이트 전극과 중첩하며 제1 유기 반도체 물질을 포함하는 유기 반도체, 상기 게이트 전극과 상기 유기 반도체 사이에 위치하는 게이트 절연막, 그리고 상기 유기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 제2 유기 반도체 물질로 표면 처리되어 있는 유기 박막 트랜지스터 및 그 제조 방법에 관한 것이다.

Description

유기 박막 트랜지스터 및 그 제조 방법{ORGANIC THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 유기 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
차세대 표시 장치의 구동 소자로서 유기 박막 트랜지스터(organic thin film transistor, O-TFT)에 대한 연구가 활발히 이루어지고 있다.
유기 박막 트랜지스터는 박막 트랜지스터를 이루는 반도체를 기존의 규소(Si)와 같은 무기 물질 대신 유기 물질로 바꾸어 형성한 것으로, 저온에서 단일 공정으로 제작 가능하기 때문에 공정상 이점이 크고 섬유(fiber) 또는 필름(film)과 같은 형태로 제작 가능하기 때문에 가요성 표시 장치(flexible display)의 핵심 소자로 주목받고 있다.
이러한 유기 박막 트랜지스터가 매트릭스(matrix) 형태로 배열되어 있는 유기 박막 트랜지스터 표시판은 기존의 박막 트랜지스터 표시판과 비교하여 구조 및 제조 방법에 있어서 많은 차이가 있다.
특히 유기 반도체는 규소와 달리 유기 물질로 만들어지므로 금속 따위의 무기 도전체로 만들어진 전극과 에너지 준위 차이가 크다. 이에 따라 유기 반도체와 전극 사이의 에너지 장벽(energy barrier)이 커져 전하 이동이 방해되어 박막 트랜지스터 특성이 저하될 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 유기 반도체와 전극 사이에 에너지 장벽을 줄여 박막 트랜지스터 특성을 개선하는 것이다.
본 발명의 한 실시예에 따른 유기 박막 트랜지스터는 게이트 전극, 상기 게이트 전극과 중첩하며 제1 유기 반도체 물질을 포함하는 유기 반도체, 상기 게이트 전극과 상기 유기 반도체 사이에 위치하는 게이트 절연막, 그리고 상기 유기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 소스 전극 및 상기 드레인 전극은 제2 유기 반도체 물질로 표면 처리되어 있다.
상기 유기 반도체와 상기 표면 처리된 소스 전극 사이의 에너지 준위 차이 및 상기 유기 반도체와 상기 표면 처리된 드레인 전극의 에너지 준위 차이는 각각 0.4eV 이하일 수 있다.
상기 제1 유기 반도체 물질 및 상기 제2 유기 반도체 물질은 각각 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, TIPS 펜타센), 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린(bathophenanthroline, Bphen) 및 이들의 유도체에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 유기 반도체 물질은 에너지 준위 조절 치환기를 가질 수 있다.
상기 에너지 준위 조절 치환기는 친전자성 작용기를 포함할 수 있다.
상기 제1 유기 반도체 물질과 상기 제2 유기 반도체 물질은 동일한 물질일 수 있다.
상기 소스 전극 및 상기 드레인 전극은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta), ITO 및 IZO 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 절연막은 유기 절연 물질을 포함할 수 있다.
본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 상기 드레인 전극을 유기 반도체 물질로 표면 처리하는 단계, 그리고 상기 표면 처리된 소스 전극 및 드레인 전극 위에 유기 반도체를 형성하는 단계를 포함한다.
상기 표면 처리하는 단계는 상기 소스 전극 및 상기 드레인 전극 표면에 상기 유기 반도체 물질을 전기 화학적 방법으로 코팅할 수 있다.
상기 유기 반도체와 상기 표면 처리된 소스 전극 사이의 에너지 준위 차이 및 상기 유기 반도체와 상기 표면 처리된 드레인 전극 사이의 에너지 준위 차이는 0.4eV 이하일 수 있다.
상기 유기 반도체는 상기 표면 처리하는 단계에서 사용된 유기 반도체 물질과 동일한 물질을 포함할 수 있다.
전극 표면을 유기 반도체 물질로 표면 처리함으로써 전극과 유기 반도체 사이의 에너지 준위를 동일하거나 유사하도록 하여 전하의 이동도를 높일 수 있다. 또한 표면 처리된 유기 반도체 물질에 치환기를 바꿈으로써 유기 반도체에 도핑 효과를 주어 저항성 접촉층 역할을 하여 접촉 저항을 낮출 수 있다.
또한 전극 표면의 유기 반도체 물질이 스태킹(stacking) 구조로 성막되기 때문에 그 위에 형성되는 유기 반도체 또한 유기 반도체 물질 위에서 동일한 구조로 유도되어 동일한 결정 구조로 유도될 수 있어서 전극과 유기 반도체 사이의 전하 이동도를 높일 수 있다.
도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 단면도이고,
도 2a는 본 발명의 한 실시예에 따른 p형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고,
도 2b는 본 발명의 한 실시예에 따른 n형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고,
도 3의 (a)는 소스 전극 및 드레인 전극이 모두 표면 처리되지 않은 기존의 유기 박막 트랜지스터의 단면도이고,
도 3의 (b)는 도 3의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고,
도 4의 (a)는 소스 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고,
도 4의 (b)는 도 4의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고,
도 5의 (a)는 드레인 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고,
도 5의 (b)는 도 5의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고,
도 6은 도 3 내지 도 5의 유기 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1을 참고하여 본 발명의 한 실시예에 따른 유기 박막 트랜지스터에 대하여 설명한다.
도 1은 본 발명의 한 실시예에 따른 유기 박막 트랜지스터의 단면도이다.
도 1을 참고하면, 유리, 플라스틱 또는 규소 따위로 만들어진 기판(101) 위에 게이트 전극(102)이 형성되어 있다. 게이트 전극(102)은 기판(101)의 어느 한 방향을 따라 뻗어 있는 게이트선(도시하지 않음)과 연결되어 있으며 게이트 신호를 인가받는다.
게이트 전극(102) 위에는 게이트 절연막(103)이 형성되어 있다. 게이트 절연막(103)은 무기 절연 물질 또는 유기 절연 물질로 만들어질 수 있으며, 이 중에서 폴리비닐페놀(poly vinyl phenol, PVP), 폴리이미드(polyimide) 및 이들의 유도체 따위의 유기 절연 물질이 바람직하다.
게이트 절연막(103) 위에는 소스 전극(104) 및 드레인 전극(105)이 형성되어 있다. 소스 전극(104) 및 드레인 전극(105)은 게이트 전극(102)을 중심으로 소정 간격을 두고 마주하고 있다.
소스 전극(104)은 게이트선과 교차하는 방향으로 형성되어 있는 데이터선(도시하지 않음)과 연결되어 있으며 데이터 신호를 인가받는다. 드레인 전극(105)은 데이터선과 분리되어 있으며 섬형이다.
소스 전극(104)과 드레인 전극(105)은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 이들의 합금 따위의 금속 또는 ITO 및 IZO 따위의 도전성 산화물 중에서 선택된 적어도 하나를 포함한다.
소스 전극(104)의 표면(104') 및 드레인 전극(105)의 표면(105')은 각각 유기 반도체 물질로 표면 처리되어 있다. 이는 후술하는 유기 반도체(106)와의 에너지 준위 차이를 줄이기 위한 것으로, 소스 전극(104)과 유기 반도체(106) 사이 및 드레인 전극(105)과 유기 반도체(106) 사이에서 저항성 접촉층(ohmic contact) 역할을 한다. 이에 대해서는 후술한다.
유기 반도체 물질은 p형 반도체 물질 또는 n형 반도체 물질일 수 있으며, p형 유기 반도체 물질로는 예컨대 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, TIPS 펜타센), 이들의 중합체 및 이들의 유도체 따위를 들 수 있으며, n형 반도체 물질로는 예컨대 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린(bathophenanthroline, Bphen), 이들의 중합체 및 이들의 유도체 따위를 들 수 있으며 이들 중에서 선택된 하나 이상을 포함할 수 있다.
또한 상술한 화합물에 티오펜계 화합물 따위의 용해성 치환기를 결합한 유기 반도체 물질을 사용함으로써 용해성(solubility)을 높일 수 있으며, 상술한 화합물에 친전자성 치환기 또는 친핵성 치환기를 결합한 유기 반도체 물질을 사용함으로써 유기 반도체에 도핑 효과를 부여할 수 있다.
예컨대 하기 화학식 1 및 화학식 2와 같이 안트라센 또는 펜타센에 티오펜 치환기를 결합하고 치환기의 측쇄 방향(R1)에 불소(F-), 염소(Cl-), 브롬(Br-) 따위의 친전자성 치환기를 결합한 유기 반도체 물질을 사용할 수 있다.
여기서 n은 1 내지 10이고 R1은 알킬기 또는 알콕시기이다.
소스 전극(104) 및 드레인 전극(105) 위에는 유기 반도체(106)가 형성되어 있다.
유기 반도체(106)는 p형 반도체 물질 또는 n형 반도체 물질일 수 있으며, p형 유기 반도체 물질로는 예컨대 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센 및 이들의 유도체 따위를 들 수 있으며, n형 반도체 물질로는 예컨대 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린, 바소페난트롤린 및 이들의 유도체 따위를 들 수 있으며, 이들 중에서 선택된 하나 이상을 포함할 수 있다.
유기 반도체(106)는 소스 전극(104) 및 드레인 전극(105)에 표면 처리되어 있는 유기 반도체 물질과 동일한 물질일 수도 있고 다른 물질일 수도 있다.
그러면 상술한 유기 박막 트랜지스터에서 유기 반도체(106)와 소스 전극(104)/드레인 전극(105) 사이의 전하 이동에 대하여 도 1 및 도 2를 참고하여 설명한다.
도 2a는 본 발명의 한 실시예에 따른 p형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고, 도 2b는 본 발명의 한 실시예에 따른 n형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이다.
상술한 바와 같이, 본 발명의 한 실시예에 따른 유기 박막 트랜지스터는 유기 반도체 물질로 각각 표면 처리된 소스 전극(104) 및 드레인 전극(105)을 포함한다. 이와 같이 소스 전극(104)과 드레인 전극(105)을 유기 반도체 물질로 표면 처리하는 경우, 소스 전극(104)과 드레인 전극(105)의 표면(104', 105')에서 유효 일함수(effective work function)를 유기 반도체(106)의 에너지 준위와 일치시키거나 그 에너지 차이를 0.4eV 이하로 줄일 수 있다.
일반적으로 p형 반도체인 경우 전극의 유효 일함수와 유기 반도체의 HOMO 준위의 차이가 작을수록 에너지 장벽이 낮아 정공(hole)의 이동이 용이하며, n형 반도체인 경우 전극의 유효 일함수와 유기 반도체의 LUMO 준위의 차이가 작을수록 에너지 장벽이 낮아 전자(electron)의 이동이 용이하다.
도 2a에서는, p형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)은 일 함수(Φ(S), Φ(D))가 약 4.2eV인 몰리브덴(Mo)을 포함하며 유기 반도체(106)는 약 2.9eV의 LUMO(lowest unoccupied molecular orbital) 준위와 약 5.0eV의 HOMO(highest occupied molecular orbital) 준위를 가지는 펜타센을 예로 들어 설명한다. 또한 소스 전극(104) 및 드레인 전극(105)은 유기 반도체(106)와 동일한 물질인 펜타센으로 표면 처리되어 있다.
도 1 및 도 2a를 참고하면, 소스 전극(104) 및 드레인 전극(105)이 유기 반도체(106)와 동일한 펜타센으로 표면 처리된 경우, 유기 반도체(106)와 접하는 소스 전극(104) 및 드레인 전극(105)의 표면(104', 105')은 유기 반도체(106)의 HOMO 준위와 실질적으로 동일한 약 5.0eV의 유효 일함수((Φ'(S), Φ'(D))를 나타냄으로써 소스 전극(104)의 표면(104')과 유기 반도체(106) 사이 및 유기 반도체(106)와 드레인 전극(105)의 표면(105') 사이에는 에너지 장벽이 실질적으로 존재하지 않음을 알 수 있다. 따라서 소스 전극(104)에서 유기 반도체(106)로, 유기 반도체(106)에서 드레인 전극(105)으로 정공이 용이하게 이동할 수 있음을 알 수 있다. 마찬가지로, 도 2b에서는, n형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)는 일 함수(Φ(S), Φ(D))가 약 4.2eV인 몰리브덴(Mo)을 포함하며 유기 반도체(106)는 소정의 HOMO 준위 및 LUMO 준위를 가지는 n형 유기 반도체 물질을 가진다. 또한 소스 전극(104) 및 드레인 전극(105)의 표면(104', 105')은 유기 반도체(106)를 이루는 물질과 동일한 물질로 표면 처리되어 있다.
도 1 및 도 2b를 참고하면, n형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)이 유기 반도체(106)와 동일한 유기 반도체 물질로 표면 처리된 경우, 유기 반도체(106)와 접하는 소스 전극(104) 및 드레인 전극(105)의 표면(104', 105')은 유기 반도체(106)의 LUMO 준위와 실질적으로 동일한 유효 일함수((Φ'(S), Φ'(D))를 나타낼 수 있고 이에 따라 소스 전극(104)의 표면(104')과 유기 반도체(106) 사이 및 유기 반도체(106)와 드레인 전극(105)의 표면(105') 사이에는 에너지 장벽이 실질적으로 존재하지 않게 된다. 따라서 소스 전극(104)에서 유기 반도체(106)로, 유기 반도체(106)에서 드레인 전극(105)으로 전자가 용이하게 이동할 수 있음을 알 수 있다.
여기서는 소스 전극(104) 및 드레인 전극(105)의 표면(104', 105')이 유기 반도체(106)와 동일한 물질로 표면 처리된 경우를 예로 들어 설명하였기 때문에 에너지 장벽이 실질적으로 존재하지 않았지만, 표면 처리된 유기 반도체 물질과 유기 반도체(106)와 다른 물질인 경우라도 그 에너지 준위 차이가 약 0.4eV 이하인 경우 에너지 장벽을 충분히 낮출 수 있으므로 가능하다.
표면 처리된 유기 반도체 물질과 유기 반도체(106)가 다른 물질인 경우에는 상기 나열한 유기 반도체 물질에 친전자성 치환기 또는 친핵성 치환기를 결합함으로써 유기 반도체에 도핑 효과를 부여할 수 있다. 이 경우 유기 반도체의 도핑 효과에 의해 유효 일함수(Φ'(S), Φ'(D))가 조절될 수 있기 때문에 유기 반도체(106)와의 에너지 준위를 최대한 가깝게 조절할 수 있다.
한편 상술한 바와 같이 소스 전극(104) 및 드레인 전극(105)을 유기 반도체 물질로 표면 처리한 후 그 위에 유기 반도체(106)를 형성하는 경우, 전극 표면(104', 105')의 유기 반도체 물질이 스태킹(stacking) 구조로 성막되기 때문에 그 위에 형성되는 유기 반도체(106) 또한 유기 반도체 물질 위에서 동일한 구조로 유도되어 동일한 결정 구조로 형성될 수 있다. 이는 스태킹 구조에 의해 평면 모양의 벤젠 고리들이 페이스 투 페이스(face-to-face)의 형태로 파이-파이(π-π) 스태킹 구조를 이루기 때문에 그 위에 형성되는 유기 반도체(106) 또한 파이-파이 스태킹 구조로 유도할 수 있고 이에 따라 소스 전극(104)에서 유기 반도체(106)를 통해 드레인 전극(105)으로 전하 이동도를 높일 수 있다.
상술한 본 발명의 실시예를 도 3 내지 도 5의 비교예와 비교하여 살펴볼 수 있다.
도 3의 (a)는 소스 전극 및 드레인 전극이 모두 표면 처리되지 않은 기존의 유기 박막 트랜지스터의 단면도이고, 도 3의 (b)는 도 3의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고, 도 4의 (a)는 소스 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고, 도 4의 (b)는 도 4의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이고, 도 5의 (a)는 드레인 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고, 도 5의 (b)는 도 5의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 개략도이다.
도 3 내지 도 5에서는 도 2(a)와 마찬가지로 p형 유기 박막 트랜지스터를 예로 들었다.
도 3을 참고하면, 소스 전극(104) 및 드레인 전극(105)의 일 함수(Φ(S), Φ(D))는 약 4.2eV이고 소스 전극(104) 및 드레인 전극(105)이 표면 처리되지 않았으므로 소스 전극(104) 및 드레인 전극(105)의 표면에서 유효 일함수(Φ'(S), Φ'(D)) 또한 약 4.2eV이다. 한편 유기 반도체(106)의 HOMO 준위는 약 5.0eV이므로, 소스 전극(104)과 유기 반도체(106) 사이 및 유기 반도체(106)와 드레인 전극(105) 사이에는 각각 약 0.8eV의 에너지 장벽(L)이 존재한다.
한편 도 4를 참고하면, 소스 전극(104)의 표면(104')에만 유기 반도체 물질로 표면 처리한 경우, 소스 전극(104)과 유기 반도체(106) 사이에는 에너지 장벽이 거의 존재하지 않으므로 소스 전극(104)에서 유기 반도체(106)로 정공들이 용이하게 이동할 수 있다. 반면 드레인 전극(105)의 표면(105')은 유기 반도체 물질로 표면 처리되지 않았으므로 상술한 비교예와 마찬가지로 유기 반도체(106)와 드레인 전극(105) 사이에는 약 0.8eV의 에너지 장벽(L)이 존재한다. 이 경우 본 발명의 실시예만큼 전하 이동도가 높아지지는 않지만 소스 전극(104)에서 유기 반도체(105)로 이동하는 전하 이동도는 어느 정도 높아졌으므로 상술한 비교예에 비해서 전하 이동도가 개선되었다.
한편, 도 5를 참고하면, 드레인 전극(105)의 표면(105')에만 유기 반도체 물질로 표면 처리한 경우, 정공을 방출하는 소스 전극(104)과 유기 반도체(106) 사이에 이미 약 0.8eV의 에너지 장벽이 존재하기 때문에 소스 전극(104)에서 유기 반도체(106)로 방출되는 정공의 갯수가 적다. 따라서 소스 전극(104), 유기 반도체(106) 및 드레인 전극(105)을 통하여 이동하는 정공의 갯수가 줄어든다.
이러한 결과는 도 6을 참고하여 확인할 수 있다.
도 6은 도 3 내지 도 5의 유기 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 6에서, 'A'는 소스 전극(104)과 드레인 전극(105) 모두에 표면 처리를 하지 않은 경우의 전류 특성을 나타내고, 'B'는 소스 전극(104)에만 표면 처리를 하고 드레인 전극(105)에는 표면 처리를 하지 않은 경우의 전류 특성을 나타내고, 'C'는 드레인 전극(105)에만 표면 처리를 하고 소스 전극(104)에는 표면 처리를 하지 않은 경우에 전류 특성을 나타낸다.
도 6을 참고하여 전하 이동도를 계산해보면, 소스 전극(104) 및 드레인 전극(105) 모두에 표면 처리를 하지 않은 경우(A), 소스 전극(104)만 표면 처리된 경우(B) 및 드레인 전극(105)만 표면 처리된 경우(C)의 전하 이동도는 각각 약 0.005㎠/Vs, 약 0.002㎠/Vs 및 약 0.00005㎠/Vs로 측정되었다.
여기서 보는 바와 같이, 전류 특성은 소스 전극(104)에만 표면 처리한 경우(B)에 가장 우수하고, 드레인 전극(105)에만 표면 처리한 경우(C)에는 소스 전극(104) 및 드레인 전극(105) 모두에 표면 처리하지 않은 경우(A)보다 오히려 전류 특성이 떨어짐을 알 수 있다.
이는 양방향 전류를 인가하는 경우 반대의 결과를 가져오므로, 실제로는 상술한 본 발명의 실시예와 같이 소스 전극(104)과 드레인 전극(105) 모두에 유기 반도체 물질로 표면 처리하는 것이 가장 바람직하다.
그러면 도 1에 도시한 유기 박막 트랜지스터의 제조 방법에 대하여 설명한다.
먼저 기판(101) 위에 도전층을 적층하고 사진 식각하여 게이트 전극(102)을 포함하는 게이트선(도시하지 않음)을 형성한다.
다음 게이트선 및 기판(101) 위에 폴리비닐페놀 따위의 유기 절연 물질을 형성하여 게이트 절연막(103)을 형성한다.
다음 게이트 절연막(30) 위에 도전층을 적층하고 사진 식각하여 소스 전극(104)을 포함하는 데이터선(도시하지 않음)과 그와 떨어져 있는 드레인 전극(105)을 형성한다.
다음 소스 전극(104) 및 드레인 전극(105)을 유기 반도체 물질로 표면 처리한다. 표면 처리는 전기 화학적 방법, 딥핑(dipping) 방법, 인쇄 방법 등으로 수행할 수 있으나 이 중 전기 화학적 방법이 가장 바람직하다.
전기 화학적 방법은 다음과 같은 방법으로 수행될 수 있다. 먼저 소스 전극(104) 및 드레인 전극(105)이 형성되어 있는 기판(101)을 전해질 용액에 담근다. 이 때 전해질 용액은 예컨대 테트라부틸암모늄 테트라플루오로보레이트(tetrabutyl ammonium tetrafluoroborate, TBAB) 및 염화메틸렌(methylene chloride)의 혼합 용액일 수 있다. 전해질 용액에는 기준 전극(도시하지 않음)과 대향 전극(도시하지 않음)이 배치되어 있다.
다음 Epsilon CV(cyclic voltametry) 장비를 이용하여 기준 전극에 일정 전압을 인가한 상태에서 소스 전극(104) 및 드레인 전극(105)과 대향 전극 사이에 전압의 세기를 조절하면서 전압을 인가한다.
다음 기판(101)을 전해질 용액에서 꺼내어 건조하면 소스 전극(104) 및 드레인 전극(105)이 표면 처리된다.
다음 표면 처리된 소스 전극(104) 및 드레인 전극(105) 위에 유기 반도체(106)를 형성한다.
이와 같이 본 발명의 실시예에서는 전기화학적 방법 따위로 전극 표면을 유기 반도체 물질로 표면 처리할 수 있으며, 이에 따라 전극 표면의 유효 일함수와 유기 반도체 사이에 에너지 장벽이 감소하여 전하 이동도를 높일 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (12)

  1. 게이트 전극,
    상기 게이트 전극과 중첩하며 제1 유기 반도체 물질을 포함하는 유기 반도체,
    상기 게이트 전극과 상기 유기 반도체 사이에 위치하는 게이트 절연막, 그리고
    상기 유기 반도체와 전기적으로 연결되어 있는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 제2 유기 반도체 물질로 표면 처리되어 있는 유기 박막 트랜지스터.
  2. 제1항에서,
    상기 유기 반도체와 상기 표면 처리된 소스 전극 사이의 에너지 준위 차이 및 상기 유기 반도체와 상기 표면 처리된 드레인 전극의 에너지 준위 차이는 각각 0.4eV 이하인 유기 박막 트랜지스터.
  3. 제2항에서,
    상기 제1 유기 반도체 물질 및 상기 제2 유기 반도체 물질은 각각 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, TIPS 펜타센), 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린(bathophenanthroline, Bphen) 및 이들의 유도체에서 선택된 적어도 하나를 포함하는 유기 박막 트랜지스터.
  4. 제3항에서,
    상기 제2 유기 반도체 물질은 에너지 준위 조절 치환기를 가지는 유기 박막 트랜지스터.
  5. 제4항에서,
    상기 에너지 준위 조절 치환기는 친전자성 작용기를 포함하는 유기 박막 트랜지스터.
  6. 제3항에서,
    상기 제1 유기 반도체 물질과 상기 제2 유기 반도체 물질은 동일한 물질인 유기 박막 트랜지스터.
  7. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta), ITO 및 IZO 중에서 선택된 적어도 하나를 포함하는 유기 박막 트랜지스터.
  8. 제1항에서,
    상기 게이트 절연막은 유기 절연 물질을 포함하는 유기 박막 트랜지스터.
  9. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극 및 상기 드레인 전극을 유기 반도체 물질로 표면 처리하는 단계, 그리고
    상기 표면 처리된 소스 전극 및 드레인 전극 위에 유기 반도체를 형성하는 단계
    를 포함하는 유기 박막 트랜지스터의 제조 방법.
  10. 제9항에서,
    상기 표면 처리하는 단계는 상기 소스 전극 및 상기 드레인 전극 표면에 상기 유기 반도체 물질을 전기 화학적 방법으로 코팅하는 유기 박막 트랜지스터의 제조 방법.
  11. 제9항에서,
    상기 유기 반도체와 상기 표면 처리된 소스 전극 사이의 에너지 준위 차이 및 상기 유기 반도체와 상기 표면 처리된 드레인 전극 사이의 에너지 준위 차이는 0.4eV 이하인 유기 박막 트랜지스터의 제조 방법.
  12. 제9항에서,
    상기 유기 반도체는 상기 표면 처리하는 단계에서 사용된 유기 반도체 물질과 동일한 물질을 포함하는 유기 박막 트랜지스터의 제조 방법.
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