WO2009108002A2 - 유기 박막 트랜지스터 및 그 제조 방법 - Google Patents

유기 박막 트랜지스터 및 그 제조 방법 Download PDF

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WO2009108002A2
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김동우
김건수
강상욱
손호진
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고려대학교 산학협력단
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    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene

Definitions

  • An organic thin film transistor and its manufacturing method are related.
  • the organic thin film transistor is formed of an organic material instead of an inorganic material such as silicon (Si).
  • the organic thin film transistor has a large process advantage because it can be manufactured in a single process at a low temperature, and it has a large process advantage such as a fiber or a film. Since it can be manufactured in a form, it is attracting attention as a core element of a flexible display.
  • the organic thin film transistor display device in which the organic thin film transistors are arranged in a matrix form has many differences in structure and manufacturing method compared with the conventional thin film transistor display device.
  • an organic semiconductor has a large difference in energy level from electrodes such as a source and a drain made of an inorganic conductor such as metal.
  • an energy barrier between the organic semiconductor and the electrode may increase, which hinders charge transfer, thereby degrading thin film transistor characteristics.
  • Researches on organic thin film transistors include improvement of electrical characteristics between electrodes and organic semiconductor channels through reduction of energy barriers.
  • an organic thin film transistor having improved electrical characteristics between an organic semiconductor and an electrode is provided.
  • an organic thin film transistor includes:
  • a channel comprising a first organic semiconductor material
  • a contact layer including a second organic semiconductor material is formed on at least one surface of the source electrode and the drain electrode, and the contact layer has a structure in physical contact with the channel.
  • the contact layer is formed on both the source electrode and the drain electrode.
  • the organic semiconductor material included in the contact layer is any one of amorphous, crystalline, or a mixture including amorphous and crystalline.
  • an energy level difference between the channel and the source and / or drain electrode including the second layer may be 0.4 eV or less.
  • Forming the source electrode and the drain electrode is:
  • forming an insulating layer covering the gate electrode and the gate electrode corresponding to the channel may be performed prior to forming the source electrode and the drain electrode.
  • forming a gate electrode corresponding to the channel and an insulating layer interposed between the channel and the gate electrode may be performed.
  • the forming of the contact layer may be formed on the source electrode and / or the drain electrode by an electrochemical method, specifically, electroplating.
  • the channel and the contact layer may include homogeneous or heterogeneous organic semiconductor materials, and the energy level of the source electrode and / or the drain electrode having the contact layer formed may be different from the energy level of the channel. It may have a difference of 0.4 eV or less.
  • the contact layer and the channel may include different organic semiconductor materials, and the difference in energy level between the channel and the contact layer may have a smaller value than the difference in energy level between the channel and the electrode. Can be.
  • Each of the first organic semiconductor material and the second organic semiconductor material is tetracene, naphthalene, anthracene, pentanecene, thiophene, thiol anthracene, thiolpentanecene, 6,13-bis (triisopropylsilylethynyl) pentacene (6,13-bis (triisopropylsilylethynyl) pentacene, TIPS pentacene), tris (8-oxoquinolato) aluminum (Alq3), 2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline It may include at least one selected from (2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), bashophenanthroline (Bphen) and derivatives thereof.
  • the second organic semiconductor material may have an energy level control substituent.
  • the energy level controlling substituent may include an electrophilic functional group.
  • the source electrode and the drain electrode include metals such as gold (Au), silver (Ag), nickel (Ni), copper (Cu), and alloys thereof, oxides of these metals, and indium tin oxide (ITO) and IZO ( It may include at least one selected from a conductive transparent oxide or a conductive oxide including Indium Zinc Oxide.
  • the gate insulating layer may include an organic insulating material.
  • FIG. 1 is a cross-sectional view of a bottom gate type organic thin film transistor according to an exemplary embodiment.
  • Fig. 2 is a cross-sectional view of a top gate organic thin film transistor according to another exemplary embodiment.
  • FIG. 3 is a diagram illustrating an energy level between an organic semiconductor and an electrode in a p-type organic thin film transistor according to an exemplary embodiment.
  • FIG. 4 is a diagram illustrating an energy level between an organic semiconductor and an electrode in an n-type organic thin film transistor according to an exemplary embodiment.
  • 5A is a cross-sectional view of a conventional bottom gate type organic thin film transistor in which both the source electrode and the drain electrode are not surface treated by the contact layer.
  • FIG. 5B is a diagram showing energy levels between an organic semiconductor channel and an electrode in the organic thin film transistor illustrated in FIG. 5A.
  • 6A is a cross-sectional view of an organic thin film transistor in which only a source electrode is surface treated (coated) with an organic semiconductor contact layer.
  • FIG. 6B is a diagram showing energy levels between an organic semiconductor and an electrode in the organic thin film transistor illustrated in FIG. 6A.
  • FIG. 7A is a cross-sectional view of an organic thin film transistor in which only a drain electrode is surface treated with an organic semiconductor contact layer.
  • FIG. 7B is a diagram showing energy levels between an organic semiconductor and an electrode in the organic thin film transistor illustrated in FIG. 7A.
  • FIG. 8 is a graph showing current characteristics of the organic thin film transistors illustrated in FIGS. 5A, 6A, and 7A.
  • 9 to 13 are manufacturing process diagrams of an organic thin film transistor according to an exemplary embodiment.
  • FIG. 1 illustrates a bottom gate organic thin film transistor in which a gate electrode 102 is provided under the channel 106
  • FIG. 2 illustrates a top gate organic in which the gate electrode 102 ′ is provided in an upper portion of the channel 106.
  • a thin film transistor is shown.
  • the technical scope of the organic thin film transistor according to the present invention is not limited by the position of the gate electrode and includes any form.
  • the organic thin film transistor having the structure shown in FIG. 2 differs from the organic thin film transistor shown in FIG. 1 only in the positions of the gate electrode and the gate insulating layer, and the rest of the structure is substantially the same. Therefore, the organic thin film transistor illustrated in FIG. 2 may be easily understood through the description of FIG. 1.
  • a gate electrode 102 is formed on a substrate 101 made of glass, plastic, metal plate, fiber, paper, or silicon.
  • the gate electrode 102 is connected to a gate line (not shown) extending along one direction of the substrate 101 and receives a gate signal.
  • the gate insulating layer 103 is formed on the gate electrode 102.
  • the gate insulating layer 103 may be made of an inorganic insulating material or an organic insulating material, and among these, an organic insulating material such as polyvinyl phenol (PVP), polyimide, and derivatives thereof is preferable. .
  • the source electrode 104 and the drain electrode 105 are formed on the gate insulating layer 103.
  • the source electrode 104 and the drain electrode 105 are spaced apart from each other with respect to the gate electrode 102 at predetermined intervals.
  • the source electrode 104 is connected to a data line (not shown) formed in a direction crossing the gate line and receives a data signal.
  • the drain electrode 105 is separated from the data line and is island-shaped.
  • the source electrode 104 and the drain electrode 105 may be formed of gold (Au), silver (Ag), nickel (Ni), copper (Cu), aluminum (Al), molybdenum (Mo), tungsten (W), and chromium (Cr). ), Nickel (Ni), titanium (Ti), tantalum (Ta), and metals such as alloys thereof, and metal oxides thereof or at least one selected from conductive oxides such as ITO and IZO.
  • the source electrode 104 and the drain electrode 105 are surface (coated) by contact layers 104 'and 105' containing an organic semiconductor material. That is, the source electrode 104 and the drain electrode 105 are coated so that they are electrically connected to the channel 106 by the contact layers 104 'and 105'.
  • the surface treatment of the source / drain electrodes 104 and 105 by the organic semiconductor material is to reduce the energy level difference with the channel 106 by the organic semiconductor material, which will be described later, and the source electrode 104 and the organic semiconductor channel ( Induces ohmic contact between 106 and between drain electrode 105 and organic semiconductor channel 106. This will be described later.
  • the term "surface treatment” refers to a treatment for reducing the energy barrier between the electrode and the channel, which refers to the formation of a contact layer on the surface of the electrode, with the result that the contact layer It can also be understood as a result.
  • organic semiconductor material a known p-type semiconductor material or n-type semiconductor material can be applied.
  • the p-type organic semiconductor material applicable to this embodiment is tetracene, naphthalene, anthracene, pentanecene, thiophene, thianthracene, thiolpentanecene, 6,13-bis (triisopropylsilylethynyl) pentacene (6,13-bis (triisopropylsilylethynyl) pentacene, TIPS pentacene), polymers thereof, and derivatives thereof, and the like, and may include one or more selected from them.
  • the n-type semiconductor material is, for example, tris (8-oxoquinolato) aluminum (Alq3), 2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline (2,9-dimethyl- 4, 7-diphenyl-1,10-phenanthroline (BCP), bashophenanthroline (bathphenanthroline, Bphen), polymers thereof and derivatives thereof, and the like, and may include one or more selected from them.
  • n is 1 to 10 and R 1 is an alkyl group or an alkoxy group.
  • the organic semiconductor channel 106 is formed on the source electrode 104 and the drain electrode 105.
  • the organic semiconductor channel 106 may be a p-type semiconductor material or an n-type semiconductor material.
  • the p-type organic semiconductor material include tetracene, naphthalene, anthracene, pentanecene, thiophene, thiol anthracene, thiolpentanecene, 6, 13-bis (triisopropylsilylethynyl) pentacene and derivatives thereof, and n-type semiconductor materials such as tris (8-oxoquinolato) aluminum (Alq3), 2,9-dimethyl- 4,7-diphenyl-1,10-phenanthroline, vasophenanthroline, and derivatives thereof, and the like, and may include one or more selected from these.
  • the organic semiconductor channel 106 may be the same material as or different from the organic semiconductor material included in the surface treatment coating layer, that is, the contact layers 104 ′ and 105 ′, on the source electrode 104 and the drain electrode 105. .
  • the charge transfer between the organic semiconductor channel 106 and the source electrode 104 / drain electrode 105 in the above-described organic thin film transistor will be described with reference to FIGS. 1 and 2.
  • FIG. 3 is a diagram showing energy levels between an organic semiconductor channel and a (source / drain) electrode in a p-type organic thin film transistor 2 according to an exemplary embodiment
  • FIG. 4 is an n-type organic layer according to another exemplary embodiment. Diagram showing energy levels between organic semiconductor channels and electrodes in thin film transistors.
  • the organic thin film transistor according to the exemplary embodiment is surface-treated with an organic semiconductor material, respectively, and the source electrode 104 and the drain electrode 105 having the organic semiconductor contact layers 104 ′ and 105 ′ formed thereon, respectively. It includes.
  • the effective work function at the contact layers 104 'and 105' of the source electrode 104 and the drain electrode 105 matches the energy level of the organic semiconductor channel 106, or The energy difference can be reduced to 0.4 eV or less.
  • the source electrode 104 and the drain electrode 105 include molybdenum (Mo) having a work function ⁇ (S) and ⁇ (D) of about 4.2 eV.
  • Mo molybdenum
  • Channel 106 is described using pentacene having an LUMO level of about 2.9 eV and a HOMO level of about 5.0 eV as an example.
  • the source electrode 104 and the drain electrode 105 are coated with pentacene, which is the same material as the organic semiconductor channel 106.
  • the source electrode 104 and the drain electrode 105 are surface treated with the same pentacene as the organic semiconductor channel 106, the source electrode 104 is in contact with the organic semiconductor channel 106.
  • the surfaces 104 ′, 105 ′ of the drain electrode 105 have an effective work function of about 5.0 eV ( ⁇ ′ (S), ⁇ ′ (D)) that is substantially equal to the HOMO level of the organic semiconductor channel 106.
  • Energy barrier is substantially present between the surface 104 'of the source electrode 104 and the organic semiconductor channel 106 and between the organic semiconductor channel 106 and the contact layer 105' of the drain electrode 105.
  • FIG. In 4 in the n-type organic thin film transistor, the source electrode 104 and the drain electrode 105 have work functions ⁇ (S) and ⁇ (D). ) Comprises an molybdenum (Mo) of about 4.2 eV and the organic semiconductor channel 106 has an n-type organic semiconductor material having a predetermined HOMO level and LUMO level, and the source electrode 104 and the drain electrode 105 The contact layers 104 'and 105' are formed of the same material as the material forming the organic semiconductor channel 106.
  • Mo molybdenum
  • contact layers 104 ′ and 105 made of the same organic semiconductor material as the organic semiconductor channel 106 on the surfaces of the source electrode 104 and the drain electrode 105. '),
  • the contact layers 104', 105 'of the source electrode 104 and the drain electrode 105 in contact with the organic semiconductor channel 106 are substantially the same as the LUMO level of the organic semiconductor channel 106.
  • the effective work function ( ⁇ ′ (S), ⁇ ′ (D)) and thus between the surface 104 'of the source electrode 104 and the organic semiconductor channel 106 and between the organic semiconductor channel 106 and There is substantially no energy barrier between the contact layer 105 'of the drain electrode 105.
  • the energy barrier was substantially absent since the layers 104 'and 105' were formed of the same material as the organic semiconductor channel 106 as an example, the contact layer 104 '105' and the organic semiconductor channel 106 were not present. Even if) are different materials, the energy barrier can be sufficiently lowered if the energy level difference is about 0.4 eV or less.
  • the contact is made by bonding an electrophilic substituent or a nucleophilic substituent to the organic semiconductor materials of the contact layers 104 'and 105'.
  • the doping effect can be imparted to the organic semiconductor of the layer.
  • the energy level with the organic semiconductor channel 106 is adjusted as close as possible. Can be.
  • the energy level difference between the channel and the contact layer may have a smaller value than the difference in energy level between the channel and the contact layer.
  • the contact layers 104 'and 105' are formed.
  • the organic semiconductor material forming the () is formed in a stacking structure on the surfaces of the electrodes 104 and 105, the organic semiconductor channel 106 formed thereon is also led to the same structure on the organic semiconductor material. It may be formed of the same crystal structure.
  • the stacking structure of the planar benzene rings in the form of a face-to-face (pi-pi) stacking structure because the organic semiconductor channel 106 formed thereon is also pi- It is possible to induce a pie stacking structure, thereby increasing charge mobility from the source electrode 104 to the drain electrode 105 through the organic semiconductor channel 106.
  • the contact layers 104 ′ and 105 ′ have crystallinity, the crystallinity of the channel 106 may be further improved to further improve mobility. Therefore, in the surface treatment of the source / drain electrodes 104 and 105, it is advantageous for the production of the high-quality channel 106 that the organic semiconductor of the contact layer has crystal orientation in whole or locally as a crystalline or mixed state. An appropriate method for this is an electrochemical film formation method to be described later.
  • FIG. 5A is a cross-sectional view of a conventional organic thin film transistor in which both a source electrode and a drain electrode are not surface treated
  • FIG. 5B is an organic semiconductor channel and a surface of the organic thin film transistor of FIG. Diagram showing energy levels between treated electrodes.
  • FIG. 6A is a cross-sectional view of an organic thin film transistor having only a source electrode surface treated
  • FIG. 6B is a diagram showing an energy level between an organic semiconductor and an electrode in the organic thin film transistor of FIG. 6A.
  • . 7A is a cross-sectional view of an organic thin film transistor having only a drain electrode surface treated
  • FIG. 7B shows an energy level between an organic semiconductor and an electrode in the organic thin film transistor of FIG. 7A. It is a diagram.
  • 5 to 7 illustrate p-type organic thin film transistors as in FIG. 3.
  • the work functions ⁇ (S) and ⁇ (D) of the source electrode 104 and the drain electrode 105 are about 4.2 eV, and the source electrode 104 and the drain electrode 105 are surface treated.
  • the effective work functions? '(S) and?' (D) at the surfaces of the source electrode 104 and the drain electrode 105 are also about 4.2 eV.
  • the HOMO level of the organic semiconductor channel 106 is about 5.0 eV, an energy of about 0.8 eV between the source electrode 104 and the organic semiconductor channel 106 and between the organic semiconductor channel 106 and the drain electrode 105, respectively.
  • Barrier L is present.
  • FIG. 8 is a graph showing current characteristics of the organic thin film transistors of FIGS. 5 to 7.
  • 'A' represents current characteristics when both the source electrode 104 and the drain electrode 105 are not surface treated
  • 'B' performs surface treatment only on the source electrode 104 and the drain electrode
  • 105 shows a current characteristic when no surface treatment is performed
  • 'C' shows a current characteristic when the surface treatment is performed only on the drain electrode 105 and the surface treatment is not performed on the source electrode 104.
  • a gate electrode 102 having a predetermined width is formed on the substrate 101.
  • the process of forming the gate electrode 102 may include a process of depositing a conductive material and patterning by photolithography.
  • a gate line (not shown) connected to the gate electrode 102 may be formed together.
  • a gate insulating layer 103 covering the gate electrode 102 is formed.
  • the gate insulating layer 103 may be formed of a conventional organic insulating material such as polyvinylphenol.
  • a source electrode 104 and a drain electrode 105 are formed on the gate insulating layer 103 with the gate electrode 102 disposed at both sides thereof.
  • a data line (not shown) connected to the source electrode 104 may also be formed. Formation of such source / drain electrodes 104 and 105 includes a patterning process by metal film deposition, photolithography, or the like as is known.
  • the surfaces of the source electrode 104 and the drain electrode 105 are treated with an organic semiconductor material to form contact layers 104 ′ and 105 ′.
  • An electrochemical method, a dipping method, a printing method, or the like may be applied to the surface treatment, that is, the formation of the contact layer, and among these, the electrochemical method may be used to form a high-quality crystalline or mixed organic semiconductor contact layer having directivity. Suitable for
  • the electrolyte solution may be, for example, a mixed solution of tetrabutyl ammonium tetrafluoroborate (TBAB) and methylene chloride.
  • TBAB tetrabutyl ammonium tetrafluoroborate
  • the voltage is applied while controlling the intensity of the voltage between the source electrode 104 and the drain electrode 105 and the counter electrode while applying a constant voltage to the reference electrode using the following Epsilon CV (cyclic voltametry) equipment.
  • the surface treatment is performed on the source electrode and the drain electrode for a predetermined time.
  • the substrate 101 is removed from the electrolyte solution and dried to complete the surface treatment of the source electrode 104 and the drain electrode 105.
  • the electrochemical method is a method of forcibly coating the organic semiconductor material on the surface of the electrode, the contact layer may be formed regardless of the surface energy of the electrode. Since the contact layer is formed by an electrochemical method, the contact layer may have a crystal direction perpendicular to the surface of the electrode, and may have a somewhat blurred crystal direction at an edge portion of the electrode.
  • an organic semiconductor channel is formed between a source electrode 104 and a drain electrode 105 by a known general method, for example, an inkjet printing method, a screen printing method, a deposition method involving a photolithography method, or the like.
  • Form 106 The organic semiconductor channel 106 has a crystallization direction determined by the directivity of the contact layers 104 'and 105' on the surfaces of the source / drain electrodes 104 and 105, and thus, the contact layers 104 'and 105 have even orientations. ') May have a function as a seed layer that determines the crystal direction of the organic semiconductor channel.
  • the manufacture of such an organic thin film transistor is generally included in the manufacturing process of a device, for example, a display device, to which an organic thin film transistor is applied.
  • the organic thin film transistor having high quality electrical characteristics can be manufactured by the method of the embodiment.
  • the fabricated organic thin film transistor can have good charge mobility with a low energy barrier between the effective work function of the electrode surface and the organic semiconductor.
  • the organic thin film transistor according to the above-described embodiment may be applied to not only a display device but also other fields requiring an organic switching device.

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Abstract

유기 반도체 물질에 의해 표면 처리된 소스 드레인 전극과 드레인 전극을 구비하는 유기 박막 트랜지스터 및 그 제조방법이 개시된다. 표면처리에 의해 전극과 채널 사이의 컨택층이 형성되며, 컨택층은 채널과 동종 또는 이종의 유기 반도체 물질로 형성될 수 있다. 표면처리된 전극은 채널과의 에너지 벽의 감소로 전하 이동도를 향상시킨다.

Description

유기 박막 트랜지스터 및 그 제조 방법
유기 박막 트랜지스터 및 그 제조 방법에 관련된다.
차세대 표시 장치의 구동 소자로서 유기 박막 트랜지스터(organic thin film transistor, O-TFT)에 대한 연구가 활발히 이루어지고 있다. 유기 박막 트랜지스터는 반도체 채널이 기존의 실리콘(Si)과 같은 무기 물질 대신 유기 물질로 형성되는 것으로, 저온에서 단일 공정으로 제작 가능하기 때문에 공정상 이점이 크고 섬유(fiber) 또는 필름(film)과 같은 형태로 제작 가능하기 때문에 가요성 표시 장치(flexible display)의 핵심 소자로 주목받고 있다.
이러한 유기 박막 트랜지스터가 매트릭스(matrix) 형태로 배열되어 있는 유기 박막 트랜지스터 표시소자는 기존의 박막 트랜지스터 표시소자와 비교하여 구조 및 제조 방법에 있어서 많은 차이가 있다. 특히 유기 반도체는 금속 등의 무기 도전체로 만들어진 소스, 드레인 등의 전극과 에너지 준위 차이가 크다. 이에 따라 유기 반도체와 전극 사이의 에너지 장벽(energy barrier)이 커져 전하 이동이 방해되어 박막 트랜지스터 특성이 저하될 수 있다. 유기박막 트랜지스터의 연구과제에는 에너지 장벽의 감소 등을 통한 전극과 유기반도체 채널간의 전기적 특성 개선이 포함된다.
예시적 실시예들(example embodiments)에 따르면, 유기 반도체와 전극 사이에 전기적 특성이 개선된 유기 박막 트랜지스터가 제공된다.
한 실시예에 따른 유기 박막 트랜지스터는:
제 1 유기 반도체 물질을 포함하는 채널;
상기 채널과 전기적으로 연결되는 소스 전극과 드레인 전극;
상기 채널에 대응하는 게이트 전극; 그리고
상기 채널과 게이트 전극 사이에 개재되는 절연층을 구비하며,
상기 소스 전극과 드레인 전극 중 적어도 하나의 일면에는 제 2 유기 반도체 물질을 포함하는 컨택층이 형성되며, 컨택층은 상기 채널에 물리적으로 접촉되는 구조를 가진다.
다른 실시예에 따르면, 상기 컨택층은 상기 소스 전극과 드레인 전극 모두에 형성된다.
또 다른 실시예에 따르면, 상기 컨택층에 포함되는 유기 반도체 물질은 비정질, 결정질, 또는 비정질과 결정질을 포함하는 혼정질 중의 어느 하나이다.
또 다른 실시예에 따르면, 상기 채널과, 상기 제2층을 포함하는 소스 및/또는 드레인 전극 사이의 에너지 준위 차이는 0.4eV 이하일 수 있다.
예시적 실시예에 따른 유기 박막 트랜지스터의 제조방법은:
기판 상에, 상호 이격된 소스 전극 및 드레인 전극을 형성하는 단계; 그리고
상기 소스 전극 및 드레인 전극의 사이에 상기 소스 전극과 드레인 전극에 전기적으로 연결되는 유기 반도체 물질에 의한 채널을 형성하는 단계;를 포함하며,
상기 소스 전극 및 드레인 전극을 형성하는 단계는:
상기 소스 전극 및 드레인 전극의 형성하는 단계;
상기 소스 전극 및/또는 드레인 전극 상에 유기 반도체 물질을 포함하는 컨택층을 형성하는 단계;를 포함한다.
다른 실시예에 따르면, 상기 소스 전극 및 드레인 전극을 형성하는 단계에 앞서서, 상기 채널에 대응하는 게이트 전극 및 게이트 전극을 덮는 절연층을 형성하는 단계가 실시될 수 있다.
또 다른 실시예에 따르면, 상기 채널을 형성하는 단계 이후에, 상기 채널에 대응하는 게이트 전극과 채널과 게이트 전극 사이에 개재되는 절연층을 형성하는 단계가 실시될 수 있다.
또 다른 실시예에 따르면, 상기 컨택층을 형성하는 단계는 소스 전극 및/또는 드레인 전극 상에 전기 화학적 방법, 구체적으로 전기도금법(electroplating)에 의해 형성할 수 있다.
또 다른 실시예에 따르면, 상기 채널과 상기 컨택층은 동종 또는 이종의 유기 반도체 물질을 포함할 수 있으며, 컨택층이 형성된 가지는 소스 전극 및/또는 드레인 전극의 에너지 준위는 상기 채널의 에너지 준위에 대해 0.4eV 이하의 차이를 가질 수 있다.
또 다른 실시예에 따르면, 상기 컨택층과 채널은 서로 다른 유기반도체 물질을 포함할 수 있으며, 상기 채널과 상기 컨택층의 에너지 준위 차이는 채널과 상기 전극과의 에너지 준위 차이에 비해 적은 값을 가질 수 있다.
상기 제 1 유기 반도체 물질 및 제 2 유기 반도체 물질 각각은, 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13-bis(triisopropylsilylethynyl)pentacene, TIPS 펜타센), 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린(bathophenanthroline, Bphen) 및 이들의 유도체에서 선택된 적어도 하나를 포함할 수 있다. 상기 제 2 유기 반도체 물질은 에너지 준위 조절 치환기를 가질 수 있다. 상기 에너지 준위 조절 치환기는 친전자성 작용기를 포함할 수 있다. 상기 제 1 유기 반도체 물질과 상기 제 2 유기 반도체 물질은 동일한 물질일 수 있다.
상기 소스 전극 및 상기 드레인 전극은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu) 및 이들의 합금 등의 금속 및 이들 금속의 산화물, 그리고 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함한 전도성투명산화물 또는 전도성 산화물 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 절연층은 유기 절연 물질을 포함할 수 있다.
도 1은 예시적 실시 예에 따른 바텀 게이트 방식의 유기 박막 트랜지스터의 단면도이다.
도 2는 예시적 다른 실시 예에 따른 탑 게이트 방식의 유기 박막 트랜지스터의 단면도이다.
도 3은 예시적 실시 예에 따른 p형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 4는 예시적 실시 예에 따른 n형의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 5의 (a)는 소스 전극 및 드레인 전극이 컨택층에 의해 모두 표면 처리되지 않은 기존의 바텀 게이트 방식의 유기 박막 트랜지스터의 단면도이다.
도 5의(b)는 도 5의 (a)에 도시된 유기 박막 트랜지스터에서 유기 반도체 채널과 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 6의 (a)는 소스 전극만 유기 반도체 컨택층에 의해 표면 처리(코팅)된 유기 박막 트랜지스터의 단면도이다.
도 6의 (b)는 도 6의 (a)에 도시된 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 7의 (a)는 드레인 전극만 유기 반도체 컨택층에 의해 표면처리된 유기 박막 트랜지스터의 단면도이다.
도 7의 (b)는 도 7의 (a)에 도시된 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 8은 도 5의 (a), 6의 (a), 도 7의 (a)에 도시된 유기 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 9 내지 도 13은 한 실시예에 따른 유기 박막 트랜지스터의 제조공정도이다.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 그러면 도 1, 2를 참고하여 예시적 실시 예들에 따른 유기 박막 트랜지스터에 대하여 설명한다.
도 1은 게이트 전극(102)이 채널(106)의 하부에 마련된 바텀 게이트 방식의 유기 박막 트랜지스터를 나타내고, 도 2는 게이트 전극(102')이 채널(106)의 상부에 마련된 탑 게이트 방식의 유기 박막 트랜지스터를 나타낸다. 본 발명에 따른 유기박막 트랜지스터의 기술적 범위는 게이트 전극의 위치에 의해 제한되지 않으며 어떠한 형식이든 포함한다. 도 2에 도시된 구조의 유기박막 트랜지스터는 게이트 전극과 게이트 절연층의 위치만 도 1에 도시된 유기 박막 트랜지스터와 달리하며,나머지 구조는 사실상 동일하다. 그러므로 도 1의 설명을 통해서 도 2에 도시된 유기박막 트랜지스터를 용이하게 이해할 수 있을 것이다.
도 1을 참고하면, 유리, 플라스틱, 금속판, 섬유, 종이 또는 실리콘 등으로 제조된 기판(101) 위에 게이트 전극(102)이 형성되어 있다. 게이트 전극(102)은 기판(101)의 어느 한 방향을 따라 뻗어 있는 게이트선(미도시)과 연결되어 있으며 게이트 신호를 인가받는다.
게이트 전극(102) 위에는 게이트 절연층(103)이 형성되어 있다. 게이트 절연층(103)은 무기 절연 물질 또는 유기 절연 물질로 만들어질 수 있으며, 이 중에서 폴리비닐페놀(poly vinyl phenol, PVP), 폴리이미드(polyimide) 및 이들의 유도체 따위의 유기 절연 물질이 바람직하다.
게이트 절연층(103) 위에는 소스 전극(104) 및 드레인 전극(105)이 형성되어 있다. 소스 전극(104) 및 드레인 전극(105)은 게이트 전극(102)을 중심으로 소정 간격을 두고 이격되어 있다.
소스 전극(104)은 게이트선과 교차하는 방향으로 형성되어 있는 데이터선(미도시)과 연결되어 있으며 데이터 신호를 인가받는다. 드레인 전극(105)은 데이터선과 분리되어 있으며 섬형이다.
소스 전극(104)과 드레인 전극(105)은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 이들의 합금 따위의 금속 및 이들의 금속 산화물 또는 ITO 및 IZO 따위의 도전성 산화물 중에서 선택된 적어도 하나를 포함한다.
소스 전극(104)과 드레인 전극(105)은 유기 반도체 물질을 포함하는 컨택층(104')(105')에 의해 표면(코팅) 처리되어 있다. 즉, 소스 전극(104)과 드레인 전극(105)은 코팅되어 있어서 채널(106)과는 컨택층(104')(105')에 의해 전기적으로 연결된다.
유기 반도체 물질에 의한 소스/드레인 전극(104)(105)의 표면 처리는 후술하는 유기 반도체 물질에 의한 채널(106)과의 에너지 준위 차이를 줄이기 위한 것으로, 소스 전극(104)과 유기 반도체 채널(106) 사이 및 드레인 전극(105)과 유기 반도체 채널(106) 사이에서 저항성 접촉(ohmic contact)을 유도(induce)한다. 이에 대해서는 후술한다. 여기에서 사용되는 용어 중 "표면 처리"는 전극과 채널과의 에너지 장벽을 감소시키기 위한 처리를 나타내는 것으로서, 전극의 표면에 대한 컨택층의 형성을 의미하며, 결과적으로 컨택층은 전극의 표면 처리의 결과물로서 이해될 수 도 있다.
상기 유기 반도체 물질로서 공지의 p형 반도체 물질 또는 n형 반도체 물질을 적용할 수 있다.
예컨데, 본 실시예에 적용가능한 p 형 유기 반도체 물질은, 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센(6,13- bis(triisopropylsilylethynyl)pentacene, TIPS 펜타센), 이들의 중합체 및 이들의 유도체 등이 있으며, 이들 중에서 선택된 하나 이상을 포함할 수 있다. 그리고, n형 반도체 물질은, 예컨대 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4, 7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린(bathophenanthroline, Bphen), 이들의 중합체 및 이들의 유도체등이 있으며 이들 중에서 선택된 하나 이상을 포함할 수 있다.
또한 상술한 화합물에 티오펜계 화합물 따위의 용해성 치환기를 결합한 유기 반도체 물질을 사용함으로써 용해성(solubility)을 높일 수 있으며, 상술한 화합물에 친전자성 치환기 또는 친핵성 치환기를 결합한 유기 반도체 물질을 사용함으로써 유기 반도체에 도핑 효과를 부여할 수 있다.
예컨대 하기 화학식 1 및 화학식 2와 같이 안트라센 또는 펜타센에 티오펜 치환기를 결합하고 치환기의 측쇄 방향(R1)에 불소(F-), 염소(Cl-), 브롬(Br-) 등의 친전자성 치환기를 결합한 유기 반도체 물질을 사용할 수 있다.
[규칙 제26조에 의한 보정 13.05.2009]　
Figure WO-DOC-CHEMICAL-1
[규칙 제26조에 의한 보정 13.05.2009]　
Figure WO-DOC-CHEMICAL-2
여기서 n은 1 내지 10이고 R1은 알킬기 또는 알콕시기이다. 소스 전극(104) 및 드레인 전극(105) 위에는 유기 반도체 채널(106)이 형성되어 있다.
유기 반도체 채널(106)은 p형 반도체 물질 또는 n형 반도체 물질일 수 있으며, p형 유기 반도체 물질로는 예컨대 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센 및 이들의 유도체 따위를 들 수 있으며, n형 반도체 물질로는 예컨대 트리스(8-옥소퀴놀라토) 알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린, 바소페난트롤린 및 이들의 유도체 따위를 들 수 있으며, 이들 중에서 선택된 하나 이상을 포함할 수 있다.
유기 반도체 채널(106)은 소스 전극(104) 및 드레인 전극(105)에 표면 처리 코팅층, 즉 컨택층(104', 105')에 포함되는 유기 반도체 물질과 동일한 물질일 수도 있고 다른 물질일 수도 있다. 그러면 상술한 유기 박막 트랜지스터에서 유기 반도체 채널(106)과 소스 전극(104)/드레인 전극(105) 사이의 전하 이동에 대하여 도 1 및 도 2를 참고하여 설명한다.
도 3은 예시적 실시예에 따른 p형의 유기 박막2트랜지스터에서 유기 반도체 채널과 (소스/드레인) 전극 사이의 에너지 준위를 보여주는 다이어그램이고, 도 4는 다른 예시적 실시예에 따른 n형의 유기 박막 트랜지스터에서 유기 반도체 채널과 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
상술한 바와 같이, 예시적 실시예에 따른 유기 박막 트랜지스터는 유기 반도체 물질로 각각 표면 처리되어 그 표면에 유기 반도체 컨택층(104', 105')이 형성된 소스 전극(104) 및 드레인 전극(105)을 포함한다. 이와 같은 구조에 따르면, 소스 전극(104)과 드레인 전극(105)의 컨택층(104', 105')에서 유효 일함수 (effective work function)를 유기 반도체 채널(106)의 에너지 준위와 일치시키거나 그 에너지 차이를 0.4eV 이하로 줄일 수 있다.
일반적으로 p형 반도체인 경우 전극의 유효 일함수와 유기 반도체의 HOMO (highest occupied molecular orbital) 준위의 차이가 작을수록 에너지 장벽이 낮아 정공(hole)의 이동이 용이하며, n형 반도체인 경우 전극의 유효 일함수와 유기 반도체의 LUMO(lowest unoccupied molecular orbital) 준위의 차이가 작을수록 에너지 장벽이 낮아 전자(electron)의 이동이 용이하다.
도 3에서는, p형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)은 일 함수(Φ(S), Φ(D))가 약 4.2eV인 몰리브덴(Mo)을 포함하며 유기 반도체 채널(106)은 약 2.9eV의 LUMO 준위와 약 5.0eV의 HOMO 준위를 가지는 펜타센을 예로 들어 설명한다. 또한 소스 전극(104) 및 드레인 전극(105)은 유기 반도체 채널(106)과 동일한 물질인 펜타센으로 코팅 처리되어 있다.
도 1 및 도 3을 참고하면, 소스 전극(104) 및 드레인 전극(105)이 유기 반도체 채널(106)과 동일한 펜타센으로 표면 처리된 경우, 유기 반도체 채널(106)과 접하는 소스 전극(104) 및 드레인 전극(105)의 표면(104', 105')은 유기 반도체 채널(106)의 HOMO 준위와 실질적으로 동일한 약 5.0eV의 유효 일함수((Φ'(S), Φ'(D))를 나타냄으로써 소스 전극(104)의 표면(104')과 유기 반도체 채널(106) 사이 및 유기 반도체 채널(106)과 드레인 전극(105)의 컨택층(105') 사이에는 에너지 장벽이 실질적으로 존재하지 않음을 알 수 있다. 따라서 소스 전극(104)에서 유기 반도체 채널(106)로, 유기 반도체 채널(106)에서 드레인 전극(105)으로 정공이 용이하게 이동할 수 있음을 알 수 있다. 마찬가지로, 도 4에서는, n형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)는 일 함수(Φ(S), Φ(D))가 약 4.2eV인 몰리브덴(Mo)을 포함하며 유기 반도체 채널(106)은 소정의 HOMO 준위 및 LUMO 준위를 가지는 n형 유기 반도체 물질을 가진다. 또한 소스 전극(104) 및 드레인 전극(105)의 컨택층(104', 105')은 유기 반도체 채널(106)을 이루는 물질과 동일한 물질로 형성되어 있다.
도 1 및 도 4를 참고하면, n형의 유기 박막 트랜지스터에서 소스 전극(104) 및 드레인 전극(105)의 표면에 유기 반도체 채널(106)과 동일한 유기 반도체 물질로된 컨택층(104', 105')을 형성한 경우, 유기 반도체 채널(106)과 접하는 소스 전극(104) 및 드레인 전극(105)의 컨택층(104', 105')은 유기 반도체 채널(106)의 LUMO 준위와 실질적으로 동일한 유효 일함수((Φ'(S), Φ'(D))를 나타낼 수 있고 이에 따라 소스 전극(104)의 표면(104')과 유기 반도체 채널(106) 사이 및 유기 반도체 채널(106)과 드레인 전극(105)의 컨택층(105') 사이에는 에너지 장벽이 실질적으로 존재하지 않게 된다. 따라서 소스 전극(104)에서 유기 반도체 채널(106)로, 유기 반도체 채널(106)에서 드레인 전극(105)으로 전자가 용이하게 이동할 수 있음을 알 수 있다. 여기서는 소스 전극(104) 및 드레인 전극(105)의 컨택층(104', 105')이 유기 반도체 채널(106)과 동일한 물질로 형성된 경우를 예로 들어 설명하였기 때문에 에너지 장벽이 실질적으로 존재하지 않았지만, 컨택층(104' 105')과 유기 반도체 채널(106)이 서로 다른 물질인 경우라도 그 에너지 준위 차이가 약 0.4eV 이하인 경우 에너지 장벽을 충분히 낮출 수 있으므로 가능하다.
유기 반도체 컨택층(104', 105')과 유기 반도체 채널(106)이 다른 물질인 경우에는 컨택층(104', 105')의 유기 반도체 물질에 친전자성 치환기 또는 친핵성 치환기를 결합함으로써 컨택층의 유기 반도체에 도핑 효과를 부여할 수 있다. 이 경우 컨택층에 포함되는 유기 반도체의 도핑 효과에 의해 유효 일함수(Φ'(S),Φ'(D))가 조절될 수 있기 때문에 유기 반도체 채널(106)과의 에너지 준위를 최대한 가깝게 조절할 수 있다. 상기 컨택층과 채널은 서로 다른 유기반도체 물질을 포함하는 실시예의 경우, 상기 채널과 상기 컨택층의 에너지 준위 차이는 채널과 상기 컨택층과의 에너지 준위 차이에 비해 적은 값을 가질 수 있다.
한편 상술한 바와 같이 소스 전극(104) 및 드레인 전극(105)의 표면을 유기 반도체 물질로 코팅 처리한 후 그 위에 유기 반도체 채널(106)이 형성되는 구조에서, 상기 컨택층(104', 105')을 형성하는 유기 반도체 물질이 전극(104),(105)의 표면에 스태킹(stacking) 구조로 성막되어 있는 경우, 그 위에 형성되는 유기 반도체 채널(106) 또한 유기 반도체 물질 위에서 동일한 구조로 유도되어 동일한 결정 구조로 형성될 수 있다. 이는 스태킹 구조에 의해 평면 모양의 벤젠 고리들이 페이스 투 페이스(face-to-face)의 형태로 파이-파이(π-π) 스태킹 구조를 이루기 때문에 그 위에 형성되는 유기 반도체 채널(106) 또한 파이-파이 스태킹 구조로 유도할 수 있고 이에 따라 소스 전극(104)에서 유기 반도체 채널(106)을 통해 드레인 전극(105)으로 전하 이동도를 높일 수 있다. 특히, 상기 컨택층(104', 105')이 결정성을 가지는 경우 채널(106)의 결정성을 더욱 향상되어 이동도를 더욱 향상시킬 수 있다. 따라서, 상기 소스/드레인 전극(104, 105)의 표면처리에 있어서, 컨택층의 유기 반도체가 결정질 또는 혼정질 상태로서 전체적 또는 국부적으로 결정방향성을 가지는 것이 양질의 채널(106) 제조에 유리하며, 이를 위한 적절한 방법으로는 후술하는 전기화학적 성막 방법이다.
상술한 본 발명의 실시예를 도 5 내지 도 7의 비교예와 비교하여 살펴볼 수 있다.
도 5의 (a)는 소스 전극 및 드레인 전극이 모두 표면 처리되지 않은 기존의 유기 박막 트랜지스터의 단면도이고, 도 5의 (b)는 도 5의 (a)의 유기 박막 트랜지스터에서 유기 반도체 채널과 표면처리된 전극 사이의 에너지 준위를 보여주는 다이어그램이다. 도 6의 (a)는 소스 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고, 도 6의 (b)는 도 6의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다. 또한, 도 7의 (a)는 드레인 전극만 표면 처리된 유기 박막 트랜지스터의 단면도이고, 도 7의 (b)는 도 7의 (a)의 유기 박막 트랜지스터에서 유기 반도체와 전극 사이의 에너지 준위를 보여주는 다이어그램이다.
도 5 내지 도 7에서는 도 3와 마찬가지로 p형 유기 박막 트랜지스터를 예로 들었다.
도 5를 참고하면, 소스 전극(104) 및 드레인 전극(105)의 일 함수(Φ(S), Φ(D))는 약 4.2eV이고 소스 전극(104) 및 드레인 전극(105)이 표면 처리되지 않았으므로 소스 전극(104) 및 드레인 전극(105)의 표면에서 유효 일함수(Φ'(S),Φ'(D)) 또한 약 4.2eV이다. 한편 유기 반도체 채널(106)의 HOMO 준위는 약 5.0eV 이므로, 소스 전극(104)과 유기 반도체 채널(106) 사이 및 유기 반도체 채널(106)과 드레인 전극(105) 사이에는 각각 약 0.8eV의 에너지 장벽(L)이 존재한다.
한편, 도 6을 참고하면, 컨택층(104')에 의해 소스 전극(104)만 유기 반도체 물질로 표면 처리된 경우, 소스 전극(104)과 유기 반도체 채널(106) 사이에는 에너지 장벽이 거의 존재하지 않으므로 소스 전극(104)에서 유기 반도체 채널(106)로 정공들이 용이하게 이동할 수 있다. 반면 드레인 전극(105)는 유기 반도체 물질로 표면 처리되지 않았으므로 상술한 비교예와 마찬가지로 유기 반도체 채널(106)과 드레인 전극(105) 사이에는 약 0.8eV의 에너지 장벽(L)이 존재한다. 이와 같이 한쪽의 전극 예를 들어 소스 전극(104)에만 컨택층(104')을 형성하는 경우에 있어서 소스전극과 드레인 전극을 모두 표면 처리하지 않은 상술한 비교예에 비해서는 전하 이동도가 개선되었다.
한편, 도 7을 참고하면, 드레인 전극(105)의 표면(105')에만 유기 반도체 물질로 표면 처리한 경우, 정공을 방출하는 소스 전극(104)과 유기 반도체 채널(106) 사이에 이미 약 0.8eV의 에너지 장벽이 존재하기 때문에 소스 전극(104)에서 유기 반도체 채널(106)로 방출되는 정공의 갯수가 적다. 따라서 소스 전극(104), 유기 반도체 채널(106) 및 드레인 전극(105)을 통하여 이동하는 정공의 갯수가 줄어든다. 이러한 결과는 도 8을 참고하여 확인할 수 있다.
도 8은 도 5 내지 도 7의 유기 박막 트랜지스터의 전류 특성을 보여주는 그래프이다.
도 8에서, 'A'는 소스 전극(104)과 드레인 전극(105) 모두에 표면 처리를 하지 않은 경우의 전류 특성을 나타내고, 'B'는 소스 전극(104)에만 표면 처리를 하고 드레인 전극(105)에는 표면 처리를 하지 않은 경우의 전류 특성을 나타내고, 'C'는 드레인 전극(105)에만 표면 처리를 하고 소스 전극(104)에는 표면 처리를 하지 않은 경우에 전류 특성을 나타낸다.
도 8을 참고하여 전하 이동도를 계산해보면, 소스 전극(104) 및 드레인 전극(105) 모두에 표면 처리를 하지 않은 경우(A), 소스 전극(104)만 표면 처리된 경우(B) 및 드레인 전극(105)만 표면 처리된 경우(C)의 전하 이동도는 각각 약 0.005 ㎠/Vs, 약 0.002㎠/Vs 및 약 0.00005㎠/Vs로 측정되었다. 여기서 보는 바와 같이, 전류 특성은 소스 전극(104)에만 표면 처리한 경우(B)에 가장 우수하고, 드레인 전극(105)에만 표면 처리한 경우(C)에는 소스 전극(104) 및 드레인 전극(105) 모두에 표면 처리하지 않은 경우(A)보다 오히려 전류특성이 떨어짐을 알 수 있다.
이는 양방향 전류를 인가하는 경우 반대의 결과를 가져오므로, 실제로는 상술한 본 발명의 실시예와 같이 소스 전극(104)과 드레인 전극(105) 모두에 유기 반도체 물질로 표면 처리하는 것이 가장 바람직하다.
그러면 도 1에 도시한 유기 박막 트랜지스터의 제조 방법에 대하여 설명한다. 이러한 설명에 의해 도 2에 도시된 유기 박막 트랜지스터의 제조방법도 용이하게 이해할 수 있을 것이다.
도 9에 도시된 바와 같이, 기판(101) 위에 소정 폭을 가지는 게이트 전극(102)을 형성한다. 게이트 전극(102)의 형성 과정에는 도전물질의 증착 및 포토리소그래피에 의한 패터닝 과정이 포함될 수 있다. 이러한 게이트 전극(102)의 형성 과정에서 상기 게이트 전극(102)에 연결되는 게이트 라인((미도시)이 같이 형성될 수 있다.
도 10에 도시된 바와 같이, 상기 게이트 전극(102)을 덮는 게이트 절연층(103)을 형성한다. 예를 들어 게이트 절연층(103)은 폴리비닐페놀 등의 기존의 유기 절연 물질로 형성할 수 있다.
도 11에 도시된 바와 같이, 상기 게이트 절연층(103) 위에 게이트 전극(102)을 중앙으로 그 양쪽으로 배치되는 소스 전극(104)과 드레인 전극(105)을 형성한다. 이 과정에는 소스 전극(104)에 연결되는 데이터 라인(미도시)도 같이 형성될 수 있다. 이러한 소스/드레인 전극(104, 105)의 형성에는 공지된 바와 같은 금속막 증착 및 포토리소그래피 등에 의한 패터닝 과정이 포함된다.
도 12에 도시된 바와 같이, 상기 소스 전극(104)과 드레인 전극(105)의 표면을 유기 반도체 물질로 처리하여 컨택층(104')(105')을 형성한다. 이러한 표면처리, 즉 컨택층의 형성에는 전기 화학적 방법, 딥핑(dipping) 방법, 인쇄 방법 등이 적용될 수 있으며, 이 중 전기 화학적 방법은 방향성을 가지는 양질의 결정 또는 혼정계 유기 반도체 컨택층을 형성하기에 적합하다.
상기 전기 화학적 방법, 즉 전기도금법(electroplating)에 의한 소스/드레인 전극의 표면처리는 기준 전극(미도시)과 대향 전극(미도시)이 설치된 전해용액 내에서 진행된다. 구체적으로, 소스 전극(104) 및 드레인 전극(105)이 형성되어 있는 기판(101)을 전해조 내의 전해질 용액에 담근다. 전해질 용액은 예컨대 테트라부틸암모늄 테트라플루오로보레이트(tetrabutyl ammonium tetrafluoroborate, TBAB) 및 염화메틸렌(methylene chloride)의 혼합 용액일 수 있다. 이러한 상태에서, 다음 Epsilon CV(cyclic voltametry) 장비를 이용하여 기준 전극에 일정 전압을 인가한 상태에서 소스 전극(104) 및 드레인 전극(105)과 대향 전극 사이에 전압의 세기를 조절하면서 전압을 인가하여 소정시간 소스 전극과 드레인 전극에 대한 표면처리를 진행한다. 적정두께의 컨택층이 소스/드레인 전극 표면에 형성된 후,이를 기판(101)을 전해질 용액에서 꺼낸 후 건조함으로써 소스 전극(104) 및 드레인 전극(105)의 표면 처리를 완료한다. 상기와 같은 전기 화학적 방법은 전극의 표면에 강제적으로 유기반도체물질을 코팅하는 방법이므로 전극의 표면 에너지에 무관하게 컨택층을 형성할 수 있다. 여기에서 컨택층은 전기화학적 방법으로 형성되므로 전극의 표면에 대해 수직인 결정방향을 가질 수 있으며, 전극의 모서리 부분에서는 다소 흐트리진 결정방향을 가질 수 있다.
도 13에 도시된 바와 같이, 소스 전극(104) 및 드레인 전극(105)의 사이에 공지된 일반적 방법, 예를 들어 잉크젯 프린팅 법, 스크린 프린팅법, 포토리소그래피법을 수반하는 증착법등에 의해 유기 반도체 채널(106)을 형성한다. 유기 반도체 채널(106)은 소스/드레인 전극(104, 105) 표면의 컨택층(104', 105')의 방향성에 그 결정방향이 정해지게 되며, 따라서 고른 방향성을 가지는 컨택층(104', 105')은 유기 반도체 채널의 결정방향을 결정하는 종자층(seed layer)으로서의 기능을 가질 수 있다. 이러한 유기박막트랜지스터의 제조는, 일반적으로 유기 박막 트랜지스터가 응용되는 장치, 예를 들어 디스플레이 장치의 제조과정에 포함된다.
이와 같이 실시 예의 방법에 의해 양질의 전기적 특성을 가지는 유기 박막트랜지스터의 제조가 가능하게 된다. 제조된 유기 박막 트랜지스터는 전극 표면의 유효 일함수와 유기 반도체 사이의 낮은 에너지 장벽으로 양호한 전하 이동도를 가질 수 있다.
전술한 실시예에 따른 유기박막트랜지스터는 디스플레이 장치 뿐 아니라 유기 스위칭 소자를 요구하는 다른 분야에도 응용될 수 있다.
이상에서 다양한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (16)

  1. 제 1 유기 반도체 물질을 포함하는 채널;
    상기 채널과 전기적으로 연결되는 소스 전극과 드레인 전극;
    상기 채널에 대응하는 게이트 전극; 그리고
    상기 채널과 게이트 전극 사이에 개재되는 절연층을 구비하며,
    상기 소스 전극과 드레인 전극 중 적어도 하나의 일면에는 제 2 유기 반도체 물질을 포함하는 컨택층이 형성되어 있는 유기 박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 1 유기 반도체 물질과 제 2 유기 반도체 물질은 서로 다른 유기 반도체 물질이며,
    상기 채널과 상기 컨택층의 에너지 준위 차이는 채널과 상기 전극과의 에너지 준위 차이에 비해 적은 값을 가지는 유기 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 컨택층이 형성된 소스 전극과 채널 사이의 에너지 준위 차이 및 상기 컨택층이 형성된 드레인 전극과 채널 사이의 에너지 준위 차이는 각각 0.4eV 이하인 유기 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제 1 유기 반도체 물질과 제 2 유기 반도체 물질은 각각 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센,6,13-비스(트리이소프로필실릴에티닐)펜타센 (6,13-bis(triisopropylsilylethynyl)pentacene, TIPS펜타센), 트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4,7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린 (bathophenanthroline, Bphen) 및 이들의 유도체에서 선택된 적어도 하나를 포함하는 유기 박막 트랜지스터.
  5. 제 4 항에서,
    상기 제 2 유기 반도체 물질은 에너지 준위 조절 치환기를 가지는 유기 박막트랜지스터.
  6. 제 4 항에서,
    상기 에너지 준위 조절 치환기는 친전자성 작용기를 포함하는 유기 박막 트
    랜지스터.
  7. 제 4 항에서,
    상기 제1 유기 반도체 물질과 상기 제2 유기 반도체 물질은 동일한 물질인
    유기 박막 트랜지스터.
  8. 제 1 항에서,
    상기 소스 전극 및 상기 드레인 전극은 금(Au), 은(Ag), 니켈(Ni), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 및 이들의 합금 등의 금속 과 이들 금속의 산화물, 그리고 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함하는 전도성투명산화물 또는 전도성산화물 중에서 선택된 적어도 하나를 포함하는 유기 박막 트랜지스터.
  9. 제 1 항에서,
    상기 게이트 절연층은 유기 절연 물질을 포함하는 유기 박막 트랜지스터.
  10. 기판 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 소스 전극과 드레인 전극 중 적어도 어느 하나를 유기 반도체 물질로 표면 처리하여 상기 소스 전극과 드레인 전극 중 적어도 어느 하나의 표면에 컨택층을 형성하는 단계; 그리고
    상기 소스 전극 및 드레인 전극 위에 상기 컨택층에 접촉되는 유기 반도체 채널을 형성하는 단계를 포함하는 유기 박막 트랜지스터의 제조 방법.
  11. 제 10 항에서,
    상기 소스 전극과 드레인 전극에 형성되는 상기 컨택층을 전기화학적인 방법으로 형성하는 유기 박막 트랜지스터의 제조 방법.
  12. 제 10 항에서,
    상기 유기 반도체와 상기 표면 처리된 소스 전극 사이의 에너지 준위 차이 및 상기 유기 반도체와 상기 표면 처리된 드레인 전극 사이의 에너지 준위 차이는 0.4eV 이하인 유기 박막 트랜지스터의 제조 방법.
  13. 제 10 항에서,
    상기 컨택층과 채널은 동일 유기 반도체 물질을 포함하는 유기 박막 트랜지스터의 제조 방법.
  14. 제 10 항에서,
    상기 제 1 유기 반도체 물질과 제 2 유기 반도체 물질은 각각 테트라센, 나프탈렌, 안트라센, 펜탄센, 티오펜, 티올안트라센, 티올펜탄센, 6,13-비스(트리이소프로필실릴에티닐)펜타센 (6,13-bis(triisopropylsilylethynyl)pentacene, TIPS펜타센),트리스(8-옥소퀴놀라토)알루미늄(Alq3), 2,9-디메틸-4,7-디페닐-1,10-페난트롤린(2,9-dimethyl-4, 7-diphenyl-1,10-phenanthroline, BCP), 바소페난트롤린 (bathophenanthroline, Bphen) 및 이들의 유도체에서 선택된 적어도 하나를 포함하는 유기 박막 트랜지스터의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 2 유기 반도체 물질은 에너지 준위 조절 치환기를 가지는 유기 박막트랜지스터의 제조방법.
  16. 제 15 항에서,
    상기 에너지 준위 조절 치환기는 친전자성 작용기를 포함하는 유기 박막 트랜지스터의 제조방법.
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