KR20100066457A - 유기 박막 트랜지스터 및 유기 박막 발광 트랜지스터 - Google Patents
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Abstract
본 발명은 대기 중의 안정성이 우수하며, 동작 속도가 큰 유기 박막 트랜지스터의 제공을 목적으로 한다. 본 발명에 따른 유기 박막 트랜지스터는 기판 상에 게이트 전극, 소스 전극 및 드레인 전극의 3종의 단자와, 소스 전극 및 드레인 전극과 게이트 전극 사이를 절연하는 절연체층과, 유기 반도체층이 설치되어 있고, 게이트 전극에 인가된 전압에 의해 소스-드레인간 전류를 제어하는 유기 박막 트랜지스터에 있어서, 유기 반도체층의 결정성을 제어하는 결정성 화합물로 성막되는 결정성 제어층을 구비하고, 상기 결정성 제어층 상에 복소환기를 갖는 화합물 또는 퀴논 구조를 갖는 화합물을 포함하여 이루어지는 유기 반도체층이 성막되어 있는 것을 특징으로 한다. 또한, 본 발명에 따른 유기 박막 발광 트랜지스터는 유기 박막 트랜지스터의 소스 전극과 드레인 전극 중 어느 하나가 정공 주입성 전극으로 구성되고, 나머지 전극이 전자 주입성 전극으로 구성된 것을 특징으로 한다.
Description
본 발명은 종래의 것보다 대기 중의 안정성이 우수하며, 동작 속도가 큰 유기 박막 트랜지스터 및 이것을 이용한 유기 박막 발광 트랜지스터에 관한 것이다.
박막 트랜지스터(이하, TFT라 약칭함)는 액정 표시 장치 등의 표시용 스위칭 소자로서 널리 이용되고 있다. 대표적인 TFT의 단면 구조가 도 11에 나타내어진다. 상기 도에 나타내어진 TFT는 기판 상에 게이트 전극 및 절연체층, 유기 반도체층을 이 순서대로 가지고, 유기 반도체층 상에 소정의 간격을 두고 형성된 소스 전극 및 드레인 전극을 가지고 있다. 이러한 구성의 TFT에서는, 유기 반도체층이 채널 영역을 이루고 있고, 게이트 전극에 인가되는 전압으로 소스 전극과 드레인 전극 사이에 흐르는 전류가 제어됨으로써 TFT가 온/오프로 동작하도록 되어 있다.
종래 이러한 TFT는 비정질이나 다결정 규소를 이용하여 제조되었다. 그러나, 이러한 규소를 이용한 TFT의 제조에 이용되는 CVD 장치는 매우 고가이기 때문에, TFT를 이용한 표시 장치 등을 대형화하는 데 있어서 제조 비용의 대폭적인 증가를 수반한다고 하는 문제점이 있었다. 또한, 비정질이나 다결정 규소를 성막하는 공정은 매우 높은 온도하에서 행해지기 때문에, 기판으로서 사용 가능한 재료의 종류가 한정되어, 경량임에도 불구하고 수지 기판 등을 사용할 수 없다고 하는 문제가 있었다.
이러한 문제를 해결하기 위해서, 비정질이나 다결정 규소 대신에 유기물을 이용한 TFT가 제안되어 있다. 유기물로 TFT를 형성할 때에 이용되는 성막 방법으로서 진공 증착법이나 도포법 등이 알려져 있지만, 이들 성막 방법에 따르면, 제조 비용의 상승을 억제하면서 소자의 대형화가 실현 가능해지고, 성막시에 필요한 공정 온도를 비교적 저온으로 할 수 있다. 이 때문에, 유기물을 이용한 TFT에서는, 기판에 이용되는 재료의 선택시에 제한이 적다고 하는 이점이 있기 때문에 그의 실용화가 기대되고 있다. 이러한 유기물을 이용한 TFT는, 예를 들면 하기 리스트의 비특허 문헌 1 내지 4 등에 예시되어 있다. 또한, TFT의 유기 화합물층에 이용되는 유기물로서는, p형으로는 공액계 중합체나 티오펜 등의 다량체(하기 리스트의 특허 문헌 1), 펜타센 등의 축합 방향족 탄화수소(하기 리스트의 특허 문헌 2) 등이 이용되고 있다. 또한, n형 전계 효과 트랜지스터(n형 FET)의 재료로는, 예를 들면 하기 리스트의 특허 문헌 3에는 1,4,5,8-나프탈렌테트라카르복실디안히드라이드(NTCDA), 11,11,12,12-테트라시아노나프토-2,6-퀴노디메탄(TCNNQD), 1,4,5,8-나프탈렌테트라카르복실디이미드(NTCDI) 등이 개시되어 있다.
한편, 동일하게 전기 전도를 이용하는 디바이스로서 유기 전계 발광(EL) 소자가 알려져 있지만, 유기 EL 소자가 일반적으로 100 nm 이하의 초박막의 막 두께 방향으로 105 V/cm 이상의 강전계를 걸어 강제적으로 전하를 흐르게 하는 것에 반해, 유기 TFT의 경우에는 수 μm 이상의 거리를 105 V/cm 이하의 전계에서 고속으로 전하를 흐르게 할 필요가 있기 때문에, 유기 화합물 자체에 한층 더 전도성이 필요해진다. 그러나, 종래의 유기 TFT에 이용되는 유기 화합물은 전계 효과 이동도가 작고, 동작 속도가 느리고, 트랜지스터로서의 고속 응답성에 문제가 있었다. 또한, 트랜지스터의 온/오프비도 작았다. 여기서 말하는 온/오프비란, 게이트 전압을 걸었을 때(온)의 소스-드레인 사이에 흐르는 전류를, 게이트 전압을 걸지 않았을 때(오프)의 소스-드레인 사이에 흐르는 전류로 나눈 값이다. 온 전류란 통상 게이트 전압을 증가시켜 소스-드레인 사이에 흐르는 전류가 포화되었을 때의 전류값(포화 전류)을 말한다.
C.D. Dimitrakopoulos 등, IBM J. RES. & DEV. 45권 1호, 11 페이지, 2001년
Horowitz 등, Advanced Materials, 8권, 3호, 242 페이지, 1996년
H. Fuchigami 등, Applied Physics Letter, 63권, 1372 페이지, 1993년
Lay-Lay Chua 등, Nature, 434권, 2005년 3월 10일 호, 194 페이지
다른 한편으로, 유기 TFT 소자에 이용된 지금까지의 화합물은 대기 중에서의 안정성이 부족하다는 결점이 있다. 예로서, 대표적인 유기 반도체 박막으로서는, 펜타센 박막을 사용한 것이 가장 높은 캐리어 이동도를 나타내는 것으로 알려져 있지만, 대기 중에 보존해두면 캐리어 이동도가 작아지고, 또한 온/오프비도 현저히 작아진다고 하는 결점이 있어, 이들의 개선이 요망되고 있었다.
다른 한편으로, 펜타센 상에 루브렌을 성막한 예가 2건 알려져 있다. 1건은 비특허 문헌(J. H. Seo 등, Applied Physics Letters, 89권, 163505 페이지, 2006년)이고, 펜타센(10 nm)/루브렌(40 nm)을 적층한 유기 박막 트랜지스터가 개시되어 있다. 이 경우, 펜타센이 10 nm 성막되면 연속막이 형성되어 펜타센에 채널이 형성된다. 상기 유기 TFT에서는 펜타센의 이동도가 관측되고 있다. 다른 1건은 비특허 문헌(M. Haemori 등, Japanese Journal of Applied Physics, 44권, 3740 페이지, 2005년)이고, 펜타센/루브렌(23 nm)을 적층한 유기 박막 트랜지스터가 개시되어 있지만, 이 유기 박막 트랜지스터는 펜타센이나 루브렌만을 사용한 TFT보다 이동도가 작다.
본 발명은 상기 과제를 해결하기 위해서 이루어진 것이고, 종래의 것보다 대기 중의 안정성이 우수하며, 동작 속도가 큰 유기 TFT를 제공하는 것을 목적으로 한다.
본 발명자들은 상기 목적을 달성하기 위해서 예의 연구를 거듭한 결과, 유기 반도체층의 결정성을 제어하는 결정성 제어층 상에 유기 반도체층을 성막함으로써, 동작 속도를 고속화할 수 있고, 대기 중 보존에서 안정해지는 것을 발견하고, 본 발명을 완성한 것이다.
즉, 본 발명은 기판 상에 게이트 전극, 소스 전극 및 드레인 전극의 3종의 단자와, 소스 전극 및 드레인 전극과 게이트 전극 사이를 절연하는 절연체층과, 유기 반도체층이 설치되어 있고, 게이트 전극에 인가된 전압에 의해 소스-드레인간 전류를 제어하는 유기 박막 트랜지스터에 있어서, 유기 반도체층의 결정성을 제어하는 결정성 화합물로 성막되는 결정성 제어층을 구비하고, 상기 결정성 제어층 상에, 복소환기를 갖는 화합물 또는 퀴논 구조를 갖는 화합물을 포함하여 이루어지는 유기 반도체층이 성막되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명은 상기 유기 박막 트랜지스터의 구성을 구비하고, 상기 유기 박막 트랜지스터의 소스 전극과 드레인 전극 중 어느 하나를 정공 주입성 전극으로 구성하고, 나머지 전극을 전자 주입성 전극으로 구성한 것을 특징으로 하는 유기 박막 발광 트랜지스터를 제공하는 것이다.
본 발명의 유기 박막 트랜지스터에 따르면, 결정성 제어층이 자신 위에 성막되는 유기 반도체층의 결정성을 제어하여 유기 반도체층의 결정 질서도를 향상화시키기 때문에 캐리어 이동도를 높일 수 있다. 아울러 분자의 패킹이 치밀해짐으로써 대기 성분의 침입을 막아 대기 중에서의 안정성을 향상화시킬 수 있다. 그 결과, 동작 속도가 고속화되어 대기 중에서의 안정성이 우수한 성능이 높은 트랜지스터가 제공된다. 또한, 본 발명의 유기 박막 트랜지스터는 동작 속도가 고속이기 때문에, 유기 박막 발광 트랜지스터에도 바람직하게 적용되어 제공된다.
도 1은 본 발명의 일 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 2는 본 발명의 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 3은 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 4는 본 발명의 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 5 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 7은 본 발명의 실시예 1에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 8은 본 발명의 실시예 1에 따른 유기 TFT의 결정성 제어층의 결정 상태를 나타내는 도면이다.
도 9는 본 발명의 실시예 4에 따른 유기 박막 발광 트랜지스터의 제조 절차를 나타내는 도면이다.
도 10은 본 발명의 실시예 4에 따른 유기 반도체층으로부터의 광의 발광 스펙트럼을 나타내는 도면이다.
도 11은 일반적인 유기 TFT의 소자 구성의 일례를 나타내는 도면이다.
<부호의 설명>
12 기판
13 기판
14 절연체층
15 결정성 제어층
16 유기 반도체층
17 메탈 마스크
18 정공 주입성 전극
19 전자 주입성 전극
20 유기 박막 발광 트랜지스터
G 그레인
도 2는 본 발명의 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 3은 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 4는 본 발명의 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 5 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 6은 본 발명의 또 다른 실시 형태에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 7은 본 발명의 실시예 1에 따른 유기 TFT의 소자 구성을 나타내는 도면이다.
도 8은 본 발명의 실시예 1에 따른 유기 TFT의 결정성 제어층의 결정 상태를 나타내는 도면이다.
도 9는 본 발명의 실시예 4에 따른 유기 박막 발광 트랜지스터의 제조 절차를 나타내는 도면이다.
도 10은 본 발명의 실시예 4에 따른 유기 반도체층으로부터의 광의 발광 스펙트럼을 나타내는 도면이다.
도 11은 일반적인 유기 TFT의 소자 구성의 일례를 나타내는 도면이다.
<부호의 설명>
12 기판
13 기판
14 절연체층
15 결정성 제어층
16 유기 반도체층
17 메탈 마스크
18 정공 주입성 전극
19 전자 주입성 전극
20 유기 박막 발광 트랜지스터
G 그레인
이하, 본 발명에 따른 유기 박막 트랜지스터(이하, 유기 TFT라 약칭함)의 실시 형태에 대해서 상세히 설명한다.
[1. 기본 소자 구성]:
본 발명의 유기 TFT의 소자 구성으로서는, 기판 상에 게이트 전극, 소스 전극 및 드레인 전극의 3종의 단자, 절연체층, 결정성 제어층 및 유기 반도체층이 설치되고, 결정성 제어층 상에 유기 반도체층이 적층되어 있으며, 소스-드레인간 전류를 게이트 전극에 전압을 인가함으로써 제어하는 TFT이면 특별히 한정되지 않는다. 공지된 소자 구성을 기본으로 하는 것일 수도 있다. 본 발명은 이들 유기 반도체층을 설치하기 전에 유기 반도체층의 하지로서 결정성 제어층이 설치되고, 그 위에 유기 반도체층이 이 순서대로 적층되는 것을 특징으로 한다. 대표적인 유기 TFT의 기본 소자 구성을 기초로 하는 본 발명의 구성 소자 (A) 내지 (D)가 도 1 내지 4에 나타내어진다. 이와 같이 전극의 위치, 층의 적층순 등에 의해 몇 가지 공지된 기본 구성이 알려져 있고, 본 발명의 유기 TFT는 전계 효과 트랜지스터(FET: Field Effect Transistor) 구조를 가지고 있다. 유기 TFT는 유기 반도체층(유기 화합물층)과, 서로 소정의 간격을 두고 대향하도록 형성된 소스 전극 및 드레인 전극과, 소스 전극 및 드레인 전극 사이에 적어도 절연체층을 통해 형성된 게이트 전극을 가지고, 게이트 전극에 전압을 인가함으로써 소스-드레인 전극 사이에 흐르는 전류를 제어하도록 되어 있다. 여기서 소스 전극과 드레인 전극과의 간격은 본 발명의 유기 TFT의 용도에 의해서 결정되고, 통상은 0.1 μm 내지 1 mm, 바람직하게는 1 μm 내지 100 μm, 더욱 바람직하게는 5 μm 내지 100 μm이다.
소자 (A) 내지 (D) 중, 도 3의 소자 (C)를 예로서 더욱 상세하게 설명하면, 소자 (C)의 유기 TFT는 기판 상에 게이트 전극, 절연체층, 결정성 제어층, 유기 반도체층을 이 순서대로 가지고, 유기 반도체층 상에 소정의 간격을 두고 형성된 한쌍의 소스 전극 및 드레인 전극을 가지고 있다. 유기 반도체층이 채널 영역을 이루고 있고, 게이트 전극에 인가되는 전압으로 소스 전극과 드레인 전극 사이에 흐르는 전류가 제어됨으로써 소자가 온/오프 동작한다.
본 발명의 유기 TFT는 상기 소자 (A) 내지 (D) 이외의 소자 구성으로도 유기 TFT로서 다양한 구성이 제안되어 있고, 게이트 전극에 인가되는 전압으로 소스 전극과 드레인 전극의 사이에 흐르는 전류가 제어됨으로써 온/오프 동작이나 증폭 등의 효과가 발현되는 구조이면, 상기 소자 (A) 내지 (D)의 소자 구성으로 한정되는 것은 아니다. 예를 들면, 산업 기술 종합 연구소의 요시다 등에 의해 문헌[제49회 응용 물리학 관계 연합 강연회 강연 예비 요약 원고집 27a-M-3(2002년 3월)]에서 제안된 톱 앤 보텀 컨택트(top and bottom contact)형 유기 TFT(도 5 참조)나, 지바 다이가꾸의 구도 등에 의해 문헌[전기학회 논문지 118-A(1998) 1440 페이지]에서 제안된 종형의 유기 TFT(도 6 참조)와 같은 소자 구성을 갖는 것이 기본 구성이 되고, 유기 반도체층의 하지로서 결정성 제어층이 먼저 설치되고, 그 위에 유기 반도체층이 적층된 것일 수도 있다.
[2. 결정성 제어층]:
「1. 결정성 제어층의 기능」;
결정성 제어층의 기능은, 그 위에 성막되는 유기 반도체층의 결정성을 제어하여 결정성(질서도)을 향상시킴으로써 캐리어 이동도를 향상시키는 것 및 분자의 패킹이 치밀해짐으로써 대기 성분의 침입을 막아 대기 중에서의 안정성을 향상시키는 것이다.
「2. 결정성 제어층에 이용되는 재료」;
결정성 제어층에 이용되는 재료로서는 성막 과정에서 결정립(그레인)을 형성할 수 있으면 특별히 제한은 없지만, 그레인이 기판 표면과 직각인 방향뿐만 아니라 평행인 방향으로도 성장하는 것이 바람직하다. 그레인이 기판 표면과 직각인 방향으로만 높게 성장하면, 그 위에 성장하는 유기 반도체막의 채널 부분의 요철이 심해져서 전류를 흐르게 하는 것이 방해가 될 뿐 아니라, 유기 반도체층 자체의 그레인도 그의 영향을 받아서, 높게 성장하여 막의 연속성이 열악해진다. 이 때문에, 결정성 제어층에 이용되는 재료계로서는, 치환기를 가질 수도 있는 축합환 화합물, 헤테로축합환 화합물, 방향족 다환 화합물을 포함하는 것이 바람직하다. 이들 축합환 화합물, 헤테로축합환 화합물, 방향족 다환 화합물로서는 탄소수가 6 내지 60인 것이 바람직하다. 더욱 바람직하게는 탄소수가 6 내지 30이고, 6 내지 20이면 특별히 좋다. 이것은 환수가 많아지면 분자의 꼬임이 커지고, 결정 제어층 자체의 결정성이 저하되기 때문이다. 구체적으로는 이하에 예시하지만, 본 발명이 이들로 한정되는 것은 아니다.
상기 축합환 화합물로서는, 예를 들면 아센류: 나프탈렌, 안트라센, 테트라센, 펜타센, 헥사센, 헵타센 등, 이하의 화학식 2로 나타내어지는 화합물을 들 수 있다.
화학식 2에 있어서, n=2 내지 20이다.
상기 화학식 2의 화합물은 구체적으로는 페난트렌, 크리센, 트리페닐렌, 테트라펜, 피렌, 피센, 펜타펜, 페릴렌, 헬리센, 코로넨이다.
또한, 상기 방향족 다환 화합물로서는, 예를 들면 비페닐, 터페닐, 쿼터페닐, 섹시페닐 등, 트리페닐메탄, 페놀프탈레인 등을 들 수 있다.
또한, 상기 헤테로축합환 화합물로서는, 예를 들면 퀴놀린, 퀴녹살린, 나프틸리딘, 페나진, 카르바졸, 디아자안트라센, 피리도퀴놀린, 피리미드퀴나졸린, 피라지노퀴녹살린, 페난트롤린, 디벤조티오펜, 티에노티오펜, 디티에노티오펜, 벤조디티오펜, 디벤조푸란, 벤조디푸란, 디티아인다센, 디티아인다센, 디티아인데노인덴, 디벤조셀레노펜, 디셀레나인다센, 디셀레나인데노인덴, 디벤조실롤 등을 들 수 있다.
「3. 결정 형태」;
결정성 제어층의 바람직한 형태는 적어도 결정립(그레인)을 가지고 있는 형태이다. 결정성 제어층의 결정성이 강함으로써, 그 위에 성막되는 유기 반도체층의 결정성도 향상된다. 즉, 그레인의 크기가 10 내지 0.02 μm, 바람직하게는 2 내지 0.05 μm 정도로 제어됨으로써, 유기 반도체층의 결정성을 향상시킬 수 있다. 또한, 결정성 제어층을 형성하는 그레인 내의 결정성을 향상시키기 때문에, 결정성 제어층을 성막하기 전에 미리 기판 또는 게이트 절연막 등의 하지층 위에, 옥타데실트리클로로실란(OTS), 헥사메틸디실라잔(HMDS), 불소 치환 옥타데실트리클로로실란(PFOTS), β-페네틸트리클로로실란(β-Phe), γ-프로필트리에톡시실란(APTES) 등의 자기 조직화 단분자층을 형성해두고, 결정성 제어층의 그레인의 결정성을 향상시키도록 할 수도 있다.
「4. 막 두께」;
결정성 제어층이 유기 반도체층의 결정성을 제어하기 위한 막 두께의 제한은 없다. 그러나, 결정성 제어층의 막 두께가 두꺼우면, 재료에 따라서는 유기 TFT의 채널이 결정성 제어층에도 형성되고, 이동도 향상의 효과가 발현되지 않는다. 따라서, 결정성 제어층의 막 두께는 얇은 것이 바람직하고, 바람직한 평균 막 두께는 0.01 내지 10 nm이고, 더욱 바람직하게는 평균 막 두께 0.05 내지 5 nm이다. 여기서 평균 막 두께란, 수정 진동식 성막 모니터나 원자간력 현미경(AFM)으로 구한 평균 막 두께이다. 예를 들면 펜타센이 SiO2 상에 성막되면, 분자는 거의 1 분자층당 1.4 내지 1.5 nm로 적층되어 있다고 보고되어 있다(문헌[C. D. Dimitrakopoulos, A. R. Brown, and A. Pomp, "Molecular Beam Deposited Thin Films of Pentacene for Organic Field Effect Transistor Applications," J. Appl. Phys. 80, 2501(1996)]). 따라서, 결정성 제어층으로서 펜타센을 이용하여 평균 막 두께가 1분자층 이하의 숫자를 얻은 경우, 기판 상에 펜타센이 수 분자층 퇴적되어 있는 부분과 전혀 퇴적되지 않은 부분이 존재하는 섬 형상 구조가 나타난다(문헌[G. Yoshikawa et. al, Surf. Sci. 600(2006) 2518]). 본 발명에 있어서 본 발명자들은 예의 검토한 결과, 결정성 제어층이 상기 섬 형상 구조를 취하면, 그 위에 성막되는 유기 반도체층의 전체에 걸쳐 결정성을 향상시킬 수 있는 것을 발견하였다. 또한, 지금까지 기판이나 게이트 절연막 상에 직접 유기 반도체막이 성막되면, 하지층(기판이나 게이트 절연막)의 표면 에너지가 장소에 따라서 불균일하기 때문에, 그 위에 유기 반도체막이 성막되었다고 해도 트랜지스터 성능이 열악하다고 하는 결점이 있었다. 섬 형상 구조는 표면 에너지가 잘 제어된 부위를 하지에 성장시킴으로써, 결정성 제어층 자체에 채널이 형성되어 전류가 흐르는 것에 의한 이동도 저하를 초래하는 것을 방지할 수 있다고 하는 점에서 바람직한 형태이다. 한편, 상술한 바와 같이 유기 TFT의 채널 내에서 결정성 제어층의 막 두께가 두꺼운 곳과 얇은 곳의 막 두께차가 너무 크면, 전류의 원활한 흐름이 방해되어 이동도가 향상되지 않는다. 따라서, 채널 내에서의 결정성 제어층의 최대 막 두께가 0.3 내지 30 nm의 범위가 되면, 유기 반도체층의 결정성 향상에 효과가 있다. 이 경우, 섬 형상 구조를 취할 수도 있기 때문에, 막 두께의 최소값은 0으로 하고 있다.
[3. 유기 반도체층]:
본 발명에서 이용되는 유기 반도체층은 복소환기를 갖는 화합물 또는 퀴논 구조를 갖는 화합물을 포함하는 것 이외에는 특별히 제한을 받는 것은 아니다. 상기 화합물군은 실질적으로 헤테로 원자까지 공액계가 미치고 있다. 본 발명자들은 예의 연구한 결과, 유기 반도체가 복소환기를 갖는 화합물 또는 퀴논 구조를 갖는 화합물을 포함하고 있는 경우, 결정성 제어층이 그 기능을 발현하여 이동도와 보존 안정성의 향상이 얻어지는 것을 발견하였다. 일반적으로 개시되어 있는 유기 TFT에 이용되는 복소환기 또는 퀴논 구조를 갖는 유기 반도체를 사용할 수 있다. 이러한 유기 화합물로서 이하에 구체적인 예가 나타내어진다.
티오펜환을 포함하는 화합물로서는, 예를 들면 α-4T, α-5T, α-6T, α-7T, α-8T의 유도체 등의 치환기를 가질 수도 있는 티오펜 올리고머나, 폴리헥실티오펜, 폴리(9,9-디옥틸플루오레닐-2,7-디일-코-비티오펜) 등의 티오펜계 고분자나, 비스벤조티오펜 유도체, α,α'-비스(디티에노[3,2-b:2',3'-d]티오펜), 디티에노티오펜-티오펜의 코폴리머, 펜타티에노아센 등의 축합 올리고티오펜, 특히 티에노벤젠 골격 또는 디티에노벤젠 골격을 갖는 화합물, 디벤조티에노벤조티오펜 유도체가 바람직하다. 더욱 바람직한 것은 유기 반도체가 하기 화학식 1로 나타내어지는 화합물로 구성되어 있는 것이다.
식 중, R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 시아노기, 탄소수 1 내지 30의 알킬기, 탄소수 1 내지 30의 할로알킬기, 탄소수 1 내지 30의 알콕실기, 탄소수 1 내지 30의 할로알콕실기, 탄소수 1 내지 30의 알킬아미노기, 탄소수 2 내지 60의 디알킬아미노기(알킬기는 서로 결합하여 질소 원자를 포함하는 환 구조를 형성할 수도 있음), 탄소수 1 내지 30의 알킬술포닐기, 탄소수 1 내지 30의 할로알킬술포닐기, 탄소수 1 내지 30의 알킬티오기, 탄소수 1 내지 30의 할로알킬티오기, 탄소수 3 내지 30의 알킬실릴기, 탄소수 6 내지 60의 방향족 탄화수소기 또는 탄소수 1 내지 60의 방향족 복소환기이고, 이들 각 기는 치환기를 가질 수도 있다.
상기한 화합물(1)의 구체적인 예는 이하의 화학식(3) 내지 (32)로 예시되지만, 본 발명은 이들 예로 한정되는 것은 아니다.
또는, 셀레노펜 올리고머, 무금속 프탈로시아닌, 구리 프탈로시아닌, 불소화 구리 프탈로시아닌, 납 프탈로시아닌, 티타닐프탈로시아닌, 백금 포르피린, 포르피린, 벤조포르피린 등의 포르피린류, N,N'-디페닐-3,4,9,10-페릴렌테트라카르복실산디이미드, N,N'-디옥틸-3,4,9,10-페릴렌테트라카르복실산디이미드(C8-PTCDI), 1,4,5,8-나프탈렌테트라카르복실산이무수물(NTCDA), 1,4,5,8-나프탈렌테트라카르복실디이미드(NTCDI) 등의 테트라카르복실산류, 테트라티아풀발렌(TTF) 및 그의 유도체를 들 수 있다. 또는 벤조푸란, 디벤조푸란 등을 포함하는 화합물이다.
또한, 상기 퀴논류로서는, 예를 들면 테트라시아노퀴노디메탄(TCNQ), 11,11,12,12-테트라시아노나프토-2,6-퀴노디메탄(TCNNQ) 등의 퀴노이드 올리고머, 안트라퀴논 등을 들 수 있다.
[4. 유기 반도체의 막 두께 및 성막 방법]:
본 발명의 유기 TFT에 있어서의 유기 반도체층의 막 두께는 특별히 제한되는 것은 아니지만, 통상 0.5 nm 내지 1 μm이고, 2 nm 내지 250 nm이면 바람직하다. 또한, 유기 반도체층의 형성 방법은 특별히 한정되는 것은 아니며 공지된 방법을 적용할 수 있다. 예를 들면, 분자선 증착법(MBE법), 진공 증착법, 화학 증착, 재료를 용매에 용해시킨 용액의 디핑법, 스핀 코팅법, 캐스팅법, 바 코팅법, 롤 코팅법 등의 인쇄, 도포법 및 베이킹, 전기 중합, 분자빔 증착, 용액으로부터의 자기 조립화, 및 이들의 조합 수단에 의해 상기한 바와 같은 유기 반도체층의 재료로 유기 반도체층이 형성된다. 유기 반도체층의 결정성을 향상시키면 전계 효과 이동도가 향상되기 때문에, 기상으로부터의 성막(증착, 스퍼터 등)을 이용하는 경우에는 성막 중의 기판 온도를 고온으로 유지하는 것이 바람직하다. 그 온도는 50 내지 250 ℃인 것이 바람직하고, 70 내지 150 ℃이면 더욱 바람직하다. 또한, 성막 방법에 상관없이 성막 후에 어닐링을 실시하면, 고성능 디바이스가 얻어지기 때문에 바람직하다. 어닐링의 온도는 50 내지 200 ℃인 것이 바람직하고, 70 내지 200 ℃이면 더욱 바람직하고, 어닐링의 시간은 10 분 내지 12 시간인 것이 바람직하고, 1 내지 10 시간이면 더욱 바람직하다.
[5. 결정성 제어층 및 유기 반도체층에 이용되는 유기 화합물의 순도]:
또한, 트랜지스터와 같은 전자 디바이스에 있어서는 재료의 순도가 높은 것을 이용함으로써 전계 효과 이동도나 온/오프비가 높은 디바이스를 얻을 수 있다. 따라서, 필요에 따라서 칼럼 크로마토그래피, 재결정, 증류, 승화 등의 수법에 의해 원재료에 정제를 더 행하는 것이 바람직하다. 바람직하게는 이들 정제 방법을 반복하여 이용하거나, 복수개의 방법을 조합하거나 함으로써 순도를 향상시키는 것이 가능하다. 또한, 정제의 최종 공정으로서 승화 정제를 적어도 2회 이상 반복하는 것이 바람직하다. 이들 수법을 이용함으로써 고속 액체 크로마토그래프(HPLC)로 측정한 순도 90 ％ 이상의 재료를 이용하는 것이 바람직하고, 더욱 바람직하게는 95 ％ 이상, 특히 바람직하게는 99 ％ 이상의 재료를 이용함으로써, 유기 TFT의 전계 효과 이동도나 온/오프비를 높이고, 본래 재료가 가지고 있는 성능을 이끌어낼 수 있다.
[6. 결정성 제어층과 유기 반도체층의 바람직한 조합]:
결정성 제어층은 평균 막 두께 0.01 내지 10 nm이고, 소스 전극-드레인 전극 사이의 채널 영역 내에서의 막 두께의 최대값이 0.3 내지 30 nm의 범위이면, 특히 재료의 조합에 제한은 없고, 이동도나 안정 성능의 향상이 얻어지지만, 특히 바람직한 조합은 이하와 같다. 결정성 제어층과 유기 반도체층은 표면 에너지값이 가까운 재료를 이용하는 것이 바람직하다. 표면 에너지값이 가까운 경우에는, 결정성 제어층과 유기 반도체층이 동일한 결정화 경향을 갖기 때문에, 유기 반도체층의 결정성 및 그레인 크기를 향상시킬 수 있다. 표면 에너지의 차는 0 내지 30 mN/m인 것이 바람직하고, 0 내지 20 mN/m 이내인 것이 더욱 바람직하다. 표면 에너지차가 크면, 유기 반도체층의 그레인 성장 방향이 수직 방향으로 치우치고, 막의 연속성이나 채널의 평활성이 열악해지기 때문에, 이동도가 향상되지 않게 되거나, 유기 반도체의 결정성이 나빠져서 분자가 고르지 않고 트랜지스터 성능을 발현하지 못하게 되기도 한다.
이하에 바람직한 조합의 구체적인 예를 나타내지만, 본 발명은 그것으로 한정되는 것은 아니다.
제1의 바람직한 조합은 결정성 제어층이 축합환 화합물로 구성되고, 유기 반도체층이 티오펜환을 포함하는 화합물인 결정성 제어층이 안트라센, 테트라센, 펜타센, 헥사센 중 어느 하나로부터 선택된 것으로 구성되고, 유기 반도체층이 α-4T, α-5T, α-6T, α-7T, α-8T의 유도체 또는 티에노벤젠 골격 또는 디티에노벤젠 골격을 갖는 화합물, 디벤조티에노벤조티오펜 유도체로부터 선택된 것으로 구성되는 경우가 특히 바람직하다. 가장 바람직한 것은 결정성 제어층이 안트라센, 테트라센, 펜타센, 헥사센 중 어느 하나로부터 선택된 것으로 구성되고, 유기 반도체층이 하기 화학식 1의 화합물로 구성된 조합이다.
<화학식 1>
(식 중, R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 시아노기, 탄소수 1 내지 30의 알킬기, 탄소수 1 내지 30의 할로알킬기, 탄소수 1 내지 30의 알콕실기, 탄소수 1 내지 30의 할로알콕실기, 탄소수 1 내지 30의 알킬아미노기, 탄소수 2 내지 60의 디알킬아미노기(알킬기는 서로 결합하여 질소 원자를 포함하는 환 구조를 형성할 수도 있음), 탄소수 1 내지 30의 알킬술포닐기, 탄소수 1 내지 30의 할로알킬술포닐기, 탄소수 1 내지 30의 알킬티오기, 탄소수 1 내지 30의 할로알킬티오기, 탄소수 3 내지 30의 알킬실릴기, 탄소수 6 내지 60의 방향족 탄화수소기 또는 탄소수 1 내지 60의 방향족 복소환기이고, 이들 각 기는 치환기를 가질 수도 있다.)
다른 바람직한 조합은 결정성 제어층이 헤테로축합환 화합물로 구성되고, 유기 반도체층이 테트라시아노퀴노디메탄(TCNQ), 11,11,12,12-테트라시아노나프토-2,6-퀴노디메탄(TCNNQ) 등의 퀴노이드 올리고머, 프탈로시아닌류, 포르피린류, 테트라카르복실산류, 테트라티아풀발렌(TTF) 및 그의 유도체 중 어느 하나로부터 선택된 것으로 구성되는 경우이다. 이들의 조합은 결정성 제어층, 유기 반도체층이 모두 극성기를 갖기 때문에, 표면 에너지가 큰 값을 얻는 경향이 있다. 그 때문에 결국, 그의 표면 에너지차를 작게 얻을 수 있다.
[7. 기판]:
본 발명의 유기 TFT에 있어서의 기판은 유기 TFT의 구조를 지지하는 역할을 담당하는 것이고, 재료로서는 유리 외에, 금속 산화물이나 질화물 등의 무기 화합물, 플라스틱 필름(PET, PES, PC)이나, 금속 기판 또는 이들의 복합체나 적층체 등을 이용하는 것이 가능하다. 또한, 기판 이외의 구성 요소에 의해 유기 TFT의 구조를 충분히 지지할 수 있는 경우에는, 기판을 사용하지 않는 것도 가능하다. 또한, 기판의 재료로서는 규소(Si) 웨이퍼가 이용되는 경우가 대부분이다. 이 경우, Si 자체를 게이트 전극 겸 기판으로서 사용할 수 있다. 또한, Si의 표면을 산화시키고, SiO2를 형성하여 절연층으로서 활용하는 것도 가능하다. 이 경우, 도 7에 나타낸 바와 같이, 기판 겸 게이트 전극의 Si 기판에 리드선 접속용 전극으로서, Au 등의 금속층이 성막되는 경우도 있다.
[8. 전극]:
본 발명의 유기 TFT에 있어서의 게이트 전극, 소스 전극 및 드레인 전극의 재료로서는, 도전성 재료이면 특별히 한정되지 않고, 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬납, 탄탈, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브덴, 텅스텐, 산화주석ㆍ안티몬, 산화인듐ㆍ주석(ITO), 불소 도핑 산화아연, 아연, 탄소, 흑연, 유리상 탄소(glassy carbon), 은 페이스트 및 카본 페이스트, 리튬, 베릴륨, 나트륨, 마그네슘, 칼륨, 칼슘, 스칸듐, 티탄, 망간, 지르코늄, 갈륨, 니오븀, 나트륨-칼륨 합금, 마그네슘/구리 혼합물, 마그네슘/은 혼합물, 마그네슘/알루미늄 혼합물, 마그네슘/인듐 혼합물, 알루미늄/산화알루미늄 혼합물, 리튬/알루미늄 혼합물 등이 이용된다.
상기 전극의 형성 방법으로서는, 예를 들면 증착, 전자빔 증착, 스퍼터링, 대기압 플라즈마법, 이온 플레이팅, 화학 기상 증착, 전착, 무전해 도금, 스핀 코팅, 인쇄 또는 잉크젯 등의 수단을 들 수 있다. 또한, 필요에 따라서 패터닝하는 방법으로서는, 상기 방법에 의해 형성된 도전성 박막을, 공지된 포트리소그래프법이나 리프트 오프법을 이용하여 전극 형성하는 방법, 알루미늄이나 구리 등의 금속박 상에 열 전사, 잉크젯 등에 의해 레지스트를 형성하여 에칭하는 방법을 들 수 있다. 이와 같이 하여 형성된 전극의 막 두께는 전류가 도통되기만 하면 특별히 제한은 없지만, 바람직하게는 0.2 nm 내지 10 μm, 더욱 바람직하게는 4 nm 내지 300 nm의 범위이다. 이 바람직한 범위 내이면, 막 두께가 얇은 것에 의해 저항이 높아져서 전압 강하를 일으키지 않는다. 또한, 그다지 두껍지 않기 때문에 막 형성에 시간이 걸리지 않고, 보호층이나 유기 반도체층 등 다른 층을 적층하는 경우에, 단차가 생기지 않고 적층막이 원활하게 형성될 수 있다.
본 발명의 유기 TFT에 있어서, 상기와는 다른 소스 전극, 드레인 전극, 게이트 전극 및 그의 형성 방법으로서는, 상기 도전성 재료를 포함하는 용액, 페이스트, 잉크, 분산액 등의 유동성 전극 재료를 이용하여 형성한 것, 특히 도전성 중합체, 또는 백금, 금, 은, 구리를 함유하는 금속 미립자를 포함하는 유동성 전극 재료가 바람직하다. 이 경우에 이용되는 용매나 분산 매체는 유기 반도체층에의 손상을 억제하기 위해서 물을 60 질량％ 이상, 바람직하게는 90 질량％ 이상 함유하는 용매 또는 분산 매체인 것이 바람직하다. 금속 미립자를 함유하는 분산물로서는, 예를 들면 공지된 도전성 페이스트 등을 사용할 수도 있지만, 통상 입경이 0.5 nm 내지 50 nm, 1 nm 내지 10 nm인 금속 미립자를 함유하는 분산물인 것이 바람직하다. 이 금속 미립자의 재료로서는, 예를 들면 백금, 금, 은, 니켈, 크롬, 구리, 철, 주석, 안티몬납, 탄탈, 인듐, 팔라듐, 텔루륨, 레늄, 이리듐, 알루미늄, 루테늄, 게르마늄, 몰리브덴, 텅스텐, 아연 등을 사용할 수 있다. 이들 금속 미립자를, 주로 유기 재료로 이루어지는 분산 안정제를 이용하여 물이나 임의의 유기 용제인 분산매 중에 분산시킨 분산물을 이용하여 전극을 형성하는 것이 바람직하다. 이러한 금속 미립자의 분산물의 제조 방법으로서는, 가스 중 증발법(in gas evaporation method), 스퍼터링법, 금속 증기 합성법 등의 물리적 생성법이나, 콜로이드법, 공침법 등의, 액상에서 금속 이온을 환원하여 금속 미립자를 생성하는 화학적 생성법을 들 수 있고, 바람직하게는 일본 특허 공개 (평)11-76800호 공보, 일본 특허 공개 (평)11-80647호 공보, 일본 특허 공개 (평)11-319538호 공보, 일본 특허 공개 제2000-239853호 공보 등에 개시된 콜로이드법, 일본 특허 공개 제2001-254185호 공보, 일본 특허 공개 제2001-53028호 공보, 일본 특허 공개 제2001-35255호 공보, 일본 특허 공개 제2000-124157호 공보, 일본 특허 공개 제2000-123634호 공보 등에 기재된 가스 중 증발법이다.
이들 금속 미립자 분산물을 이용하여 직접 잉크젯법에 의해 패터닝하여 전극이 형성될 수도 있고, 도공막으로 리소그래프나 레이저 박리 등에 의해 형성될 수도 있다. 또한, 볼록판, 오목판, 평판, 스크린 인쇄 등의 인쇄법으로 패터닝하는 방법도 사용할 수 있다. 상기 전극을 성형하고, 용매를 건조시킨 후, 필요에 따라서 100 ℃ 내지 300 ℃, 바람직하게는 150 ℃ 내지 200 ℃의 범위에서 형상 모양으로 가열함으로써, 금속 미립자를 열 융착시켜 목적하는 형상을 갖는 전극 패턴을 형성할 수 있다.
또한, 다른 게이트 전극, 소스 전극 및 드레인 전극의 재료로서는, 도핑 등으로 도전율을 향상시킨 공지된 도전성 중합체를 이용하는 것도 바람직하고, 예를 들면 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜(폴리에틸렌디옥시티오펜(PEDOT)과 폴리스티렌술폰산(PSS)의 착체 등), 폴리에틸렌디옥시티오펜(PEDOT)과 폴리스티렌술폰산의 착체 등을 바람직하게 사용할 수 있다. 이들 재료에 의해서, 소스 전극 및 드레인 전극과 유기 반도체층과의 접촉 저항을 감소시킬 수 있다. 이들 전극의 형성 방법도 잉크젯법에 의해 패터닝할 수 있고, 도공막으로 리소그래프나 레이저 박리 등에 의해 형성할 수도 있다. 또한, 볼록판, 오목판, 평판, 스크린 인쇄 등의 인쇄법으로 패터닝하는 방법도 사용할 수 있다.
특히 소스 전극 및 드레인 전극을 형성하는 재료는, 상술한 예 중에서도 유기 반도체층과의 접촉면에서 전기 저항이 적은 것이 바람직하다. 이 때의 전기 저항은, 즉 전류 제어 디바이스를 제조하였을 때의 전계 효과 이동도와 대응하고, 큰 이동도를 얻기 위해서는 가능한 한 저항이 작은 것이 필요하다. 이것은, 일반적으로 전극 재료의 일함수와 유기 반도체층의 에너지 준위와의 대소 관계로 결정된다.
여기서, 전극 재료의 일함수(W)를 a, 유기 반도체층의 이온화 포텐셜(Ip)을 b, 유기 반도체층의 전자 친화력(Af)을 c라 하면, 이하의 관계식을 충족시키는 것이 바람직하다. 여기서, a, b 및 c는 모두 진공 준위를 기준으로 하는 양의 값이다.
p형 유기 TFT의 경우에는, 다음 수학식 I이 충족되는 것이 바람직하고, 더욱 바람직하게는 b-a<1.0 eV이다.
<수학식 I>
b-a<1.5 eV
유기 반도체층과의 관계에 있어서 상기 관계가 유지될 수 있으면 고성능의 디바이스를 얻을 수 있지만, 특히 전극 재료의 일함수는 가능한 한 큰 것을 선택하는 것이 바람직하고, 일함수 4.0 eV 이상인 것이 바람직하고, 더욱 바람직하게는 일함수 4.2 eV 이상이다.
금속의 일함수값은, 예를 들면 화학 편람 기초편 II-493 페이지(문헌[개정 3판 일본 화학회편 마루젠 가부시끼가이샤 발행 1983년])의 리스트에 기재되어 있는 4.0 eV, 또는 그 이상의 일함수를 갖는 유효 금속의 상기 리스트로부터 선별될 수 있다. 높은 일함수 금속은 주로 Ag(4.26, 4.52, 4.64, 4.74 eV), Al(4.06, 4.24, 4.41 eV), Au(5.1, 5.37, 5.47 eV), Be(4.98 eV), Bi(4.34 eV), Cd(4.08 eV), Co(5.0 eV), Cu(4.65 eV), Fe(4.5, 4.67, 4.81 eV), Ga(4.3 eV), Hg(4.4 eV), Ir(5.42, 5.76 eV), Mn(4.1 eV), Mo(4.53, 4.55, 4.95 eV), Nb(4.02, 4.36, 4.87 eV), Ni(5.04, 5.22, 5.35 eV), Os(5.93 eV), Pb(4.25 eV), Pt(5.64 eV), Pd(5.55 eV), Re(4.72 eV), Ru(4.71 eV), Sb(4.55, 4.7 eV), Sn(4.42 eV), Ta(4.0, 4.15, 4.8 eV), Ti(4.33 eV), V(4.3 eV), W(4.47, 4.63, 5.25 eV), Zr(4.05 eV)이다. 이들 중에서도 귀금속(Ag, Au, Cu, Pt), Ni, Co, Os, Fe, Ga, Ir, Mn, Mo, Pd, Re, Ru, V, W가 바람직하다. 금속 이외로는, ITO, 폴리아닐린이나 PEDOT:PSS와 같은 도전성 중합체 및 탄소가 바람직하다. 전극 재료는 이들 높은 일함수의 물질을 1종 또는 복수개 포함하여도, 일함수가 상기 수학식 I을 충족시키면 특별히 제한을 받는 것은 아니다.
n형 유기 TFT의 경우에는, 다음 수학식 II가 충족되는 것이 바람직하고, 더욱 바람직하게는 a-c<1.0 eV이다.
<수학식 II>
a-c<1.5 eV
예를 들면, 금속으로서 일함수가 큰 Au(5.1, 5.37, 5.47 eV)가 사용되는 경우에도, 유기 반도체층의 전자 친화력이 4.2 eV인 재료를 이용하면 화학식 II의 관계가 성립한다.
유기 반도체층과의 관계에 있어서 상기 관계가 유지되면 고성능인 디바이스를 얻을 수 있지만, 특히 전극 재료의 일함수는 가능한 한 작은 것을 선택하는 것이 바람직하고, 일함수 4.3 eV 이하인 것이 바람직하고, 더욱 바람직하게는 일함수 3.7 eV 이하이다.
낮은 일함수 금속의 구체적인 예는, 예를 들면 문헌[화학 편람 기초편 II-493 페이지(개정 3판 일본 화학회편 마루젠 가부시끼가이샤 발행 1983년)]의 리스트에 기재되어 있는 4.3 eV, 또는 그 이하의 일함수를 갖는 유효 금속의 상기 리스트로부터 선별될 수 있고, Ag(4.26 eV), Al(4.06, 4.28 eV), Ba(2.52 eV), Ca(2.9 eV), Ce(2.9 eV), Cs(1.95 eV), Er(2.97 eV), Eu(2.5 eV), Gd(3.1 eV), Hf(3.9 eV), In(4.09 eV), K(2.28), La(3.5 eV), Li(2.93 eV), Mg(3.66 eV), Na(2.36 eV), Nd(3.2 eV), Rb(4.25 eV), Sc(3.5 eV), Sm(2.7 eV), Ta(4.0, 4.15 eV), Y(3.1 eV), Yb(2.6 eV), Zn(3.63 eV) 등을 들 수 있다. 상기한 바와 같이 예시된 것 중에서도 Ba, Ca, Cs, Er, Eu, Gd, Hf, K, La, Li, Mg, Na, Nd, Rb, Y, Yb, Zn이 바람직하다. 전극 재료는 이들 낮은 일함수의 물질을 1종 또는 복수개 포함하더라도, 일함수가 상기 수학식 II를 충족시키면 특별히 제한을 받는 것은 아니다. 단, 낮은 일함수 금속은 대기 중의 수분이나 산소에 접촉하면 쉽게 열화되어 버리기 때문에, 필요에 따라서 Ag나 Au와 같은 공기 중에서 안정한 금속으로 피복하는 것이 바람직하다. 피복에 필요한 막 두께는 10 nm 이상 필요하고, 막 두께가 두꺼울수록 산소나 물로부터 보호할 수 있지만, 실용상 생산성을 높이는 등의 이유 때문에 1 μm 이하로 하는 것이 바람직하다.
또한, 본 실시 형태의 유기 박막 트랜지스터에서는, 예를 들면 주입 효율을 향상시킬 목적으로, 유기 반도체층과 소스 전극 및 드레인 전극 사이에 완충층이 설치될 수도 있다. 이 완충층은, n형 유기 박막 트랜지스터에 대해서는 유기 EL의 음극에 이용되는 LiF, Li2O, CsF, NaCO3, KCl, MgF2, CaCO3 등의 알칼리 금속, 알칼리 토류 금속 이온 결합을 갖는 화합물로 구성하는 것이 바람직하다. 또한, Alq 등 유기 EL에서 전자 주입층, 전자 수송층으로서 이용되는 화합물이 완충층으로서 삽입될 수도 있다.
p형 유기 박막 트랜지스터에 따른 완충층으로서는, FeCl3, TCNQ, F4-TCNQ, HAT 등의 시아노 화합물이나, CFx나 GeO2, SiO2, MoO3, V2O5, VO2, V2O3, MnO, Mn3O4, ZrO2, WO3, TiO2, In2O3, ZnO, NiO, HfO2, Ta2O5, ReO3, PbO2 등의 알칼리 금속, 알칼리 토류 금속 이외의 금속 산화물, ZnS, ZnSe 등의 무기 화합물이 바람직하다. 많은 경우, 이들 산화물은 산소 결손을 일으키기 때문에 정공 주입에 바람직해진다. 또한 TPD나 NPD 등의 아민계 화합물이나, CuPc 등 유기 EL 소자에 있어서 정공 주입층, 정공 수송층으로서 이용되는 화합물로 이 완충층을 구성할 수도 있다. 또한, 상기 화합물 2종류 이상으로 이루어지는 것이 바람직하다.
일반적으로 완충층은 캐리어의 주입 장벽을 낮춤으로써 임계값 전압을 낮추고, 트랜지스터를 저전압 구동시키는 효과가 있는 것으로 알려져 있지만, 본 발명자들은 본 발명의 화합물에 대해서 완충층이 저전압 효과뿐 아니라 이동도를 향상시키는 효과가 있는 것을 발견하였다. 이것은, 유기 반도체층과 절연체층과의 계면에는 캐리어 트랩이 존재하고, 게이트 전압의 인가에 의해 캐리어 주입이 발생하면 최초에 주입한 캐리어는 트랩을 매립하는 데 사용되지만, 완충층을 삽입함으로써 저전압으로 트랩이 매립되어 이동도가 향상되기 때문이다. 완충층은 전극과 유기 반도체층 사이에 얇게 존재할 수 있고, 그 두께는 0.1 nm 내지 30 nm, 바람직하게는 0.3 nm 내지 20 nm이다.
[9. 절연체층]:
본 발명의 유기 TFT에 있어서의 절연체층 재료로서는, 전기 절연성을 가지고 박막으로서 형성할 수 있는 것이면 특별히 한정되지 않고, 금속 산화물(규소의 산화물을 포함함), 금속 질화물(규소의 질화물을 포함함), 고분자, 유기 저분자 등 실온에서의 전기 저항율이 10 Ωcm 이상인 재료를 사용할 수 있고, 특히 비유전율이 높은 무기 산화물 피막이 바람직하다. 이러한 피막에 이용되는 무기 산화물로서는, 예를 들면 산화규소, 산화알루미늄, 산화탄탈, 산화티탄, 산화주석, 산화바나듐, 티탄산바륨스트론튬, 지르코늄산 티탄산바륨, 지르코늄산티탄산납, 티탄산납란탄, 티탄산스트론튬, 티탄산바륨, 불화바륨마그네슘, 란탄 산화물, 불소 산화물, 마그네슘 산화물, 비스무스 산화물, 티탄산비스무스, 니오븀 산화물, 티탄산스트론튬비스무스, 탄탈산스트론튬비스무스, 오산화탄탈, 탄탈산니오븀산비스무스, 트리옥사이드이트륨 및 이들을 조합한 것을 들 수 있고, 그 중에서도 산화규소, 산화알루미늄, 산화탄탈, 산화티탄이 바람직하다. 또한 질화규소(Si3N4, SixNy(x, y>0)), 질화알루미늄 등의 무기 질화물도 바람직하게 사용할 수 있다.
또한, 절연체층은 알콕시드 금속을 포함하는 전구 물질로 형성될 수도 있다. 이 경우, 전구 물질의 용액을, 예를 들면 기판에 피복하고, 이것에 열 처리를 포함하는 화학 용액 처리를 함으로써 절연체층이 형성된다. 상기 알콕시드 금속을 구성하는 금속으로서는, 예를 들면 전이 금속, 란타노이드 또는 주족 원소로부터 선택되고, 구체적으로는 바륨(Ba), 스트론튬(Sr), 티탄(Ti), 비스무스(Bi), 탄탈(Ta), 지르콘(Zr), 철(Fe), 니켈(Ni), 망간(Mn), 납(Pb), 란탄(La), 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 프란슘(Fr), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 니오븀(Nb), 탈륨(Tl), 수은(Hg), 구리(Cu), 코발트(Co), 로듐(Rh), 스칸듐(Sc) 및 이트륨(Y) 등을 들 수 있다. 또한, 상기 알콕시드 금속을 구성하는 알콕시드로서는, 예를 들면 메탄올, 에탄올, 프로판올, 이소프로판올, 부탄올, 이소부탄올 등을 포함하는 알코올류, 메톡시에탄올, 에톡시에탄올, 프로폭시에탄올, 부톡시에탄올, 펜톡시에탄올, 헵톡시에탄올, 메톡시프로판올, 에톡시프로판올, 프로폭시프로판올, 부톡시프로판올, 펜톡시프로판올, 헵톡시프로판올을 포함하는 알콕시알코올류 등으로부터 유도되는 것을 들 수 있다.
본 발명에 있어서 상기한 바와 같은 재료로 절연체층이 구성되면, 절연체층중에 분극이 발생하기 쉬워지고, 트랜지스터 동작의 임계 전압을 감소시킬 수 있다. 또한, 상기 재료 중에서도 특히 Si3N4, SixNy, SiONx(x, y>0) 등의 질화규소로 절연체층이 형성되면, 분극이 한층 더 발생하기 쉬워지고, 트랜지스터 동작의 임계 전압을 더욱 감소시킬 수 있다.
유기 화합물을 이용한 절연체층으로서는, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 광 라디칼 중합계, 광 양이온 중합계의 광경화성 수지, 아크릴로니트릴 성분을 함유하는 공중합체, 폴리비닐페놀, 폴리비닐알코올, 노볼락 수지 및 시아노에틸풀룰란 등을 이용할 수도 있다. 그 밖에 왁스, 폴리에틸렌, 폴리클로로피렌, 폴리에틸렌테레프탈레이트, 폴리옥시메틸렌, 폴리비닐클로라이드, 폴리불화비닐리덴, 폴리메틸메타크릴레이트, 폴리술폰, 폴리카르보네이트, 폴리이미드시아노에틸풀룰란, 폴리(비닐페놀)(PVP), 폴리(메틸메타크릴레이트)(PMMA), 폴리카르보네이트(PC), 폴리스티렌(PS), 폴리올레핀, 폴리아크릴아미드, 폴리(아크릴산), 노볼락 수지, 레졸 수지, 폴리이미드, 폴리크실릴렌, 에폭시 수지에 부가적으로, 풀룰란 등의 높은 유전율을 갖는 고분자 재료를 사용하는 것도 가능하다.
절연체층 재료로서, 특히 바람직한 것은 발수성을 갖는 유기 화합물이다. 이러한 발수성을 갖는 유기 화합물을 이용함으로써 절연체층과 유기 반도체층과의 상호 작용이 억제되고, 유기 반도체가 본래 보유하고 있는 응집성을 이용하여 유기 반도체층의 결정성을 높여 디바이스 성능을 향상시킬 수 있다. 이러한 예로서는, 문헌[Yasuda 등, Jpn. J. Appl. Phys. Vol. 42(2003) pp.6614-6618]에 기재된 폴리파라크실릴렌 유도체나 문헌[Janos Veres 등, Chem. Mater., Vol. 16(2004) pp.4543-4555]에 기재된 것을 들 수 있다.
또한, 도 1 및 도 4에 나타내어지는 것과 같은 톱 게이트 구조를 이용할 때에, 상기와 같은 유기 화합물을 절연체층 재료로서 이용하는 것은, 유기 반도체층에 부여하는 손상을 작게 하여 성막할 수 있기 때문에 효과적인 방법이 된다.
상기 절연체층은 상술한 바와 같은 무기 또는 유기 화합물 재료가 복수개 이용된 혼합층일 수도 있고, 이들의 적층 구조체일 수도 있다. 이 경우, 필요에 따라서 유전율이 높은 재료와 발수성을 갖는 재료를 혼합하거나 적층하거나 함으로써 디바이스의 성능을 제어할 수도 있다.
또한, 상기 절연체층은 양극 산화막에 의해 구성되거나 또는 상기 양극 산화막을 구성의 일부에 포함할 수도 있다. 양극 산화막은 봉공(封孔) 처리되는 것이 바람직하다. 양극 산화막은 양극 산화가 가능한 금속을 공지된 방법에 의해 양극 산화함으로써 형성된다. 양극 산화 처리 가능한 금속으로서는, 알루미늄 또는 탄탈을 들 수 있고, 양극 산화 처리의 방법은 특별히 제한이 없고, 공지된 방법을 사용할 수 있다. 양극 산화 처리를 행함으로써 산화 피막이 형성된다. 양극 산화 처리에 이용되는 전해액으로서는, 다공질 산화 피막을 형성할 수 있는 것이면 어떠한 것도 사용할 수 있고, 일반적으로는 황산, 인산, 옥살산, 크롬산, 붕산, 술파민산, 벤젠술폰산 등 또는 이들을 2종 이상 조합한 혼합산 또는 이들의 염이 이용된다. 양극 산화의 처리 조건은 사용되는 전해액에 의해 다양하게 변화되기 때문에 일률적으로 특정할 수는 없지만, 일반적으로는 전해질의 농도 1 내지 80 질량％, 전해액의 온도 5 내지 70 ℃, 전류 밀도 0.5 내지 60 A/cm2, 전압 1 내지 100 볼트, 전해 시간 10 초 내지 5 분의 범위가 적당하다. 바람직한 양극 산화 처리는 전해액으로서 황산, 인산 또는 붕산의 수용액을 이용하여 직류 전류로 처리하는 방법이지만, 교류 전류를 이용할 수도 있다. 이들 산의 농도는 5 내지 45 질량％인 것이 바람직하고, 전해액의 온도 20 내지 50 ℃, 전류 밀도 0.5 내지 20 A/cm2로 20 내지 250 초간 전해 처리하는 것이 바람직하다.
절연체층의 두께가 얇으면 유기 반도체층에 인가되는 실효 전압이 커지기 때문에, 디바이스 자체의 구동 전압, 임계 전압을 낮출 수 있지만, 반대로 소스-게이트간의 누설 전류가 커지기 때문에 적절한 막 두께를 선택할 필요가 있다. 즉, 절연체층의 두께는 통상 10 nm 내지 5 μm, 바람직하게는 50 nm 내지 2 μm, 더욱 바람직하게는 100 nm 내지 1 μm이다.
또한, 상기 절연체층과 유기 반도체층 사이에 임의의 배향 처리를 실시할 수도 있다. 그의 바람직한 예로서는, 절연체층 표면에 발수화 처리 등을 실시하여 절연체층과 유기 반도체층과의 상호 작용을 감소시켜 유기 반도체층의 결정성을 향상시키는 방법이고, 구체적으로는 실란 커플링제, 예를 들면 헥사메틸디실라잔, 옥타데실트리클로로실란, 트리클로로메틸실라잔이나, 알칸인산, 알칸술폰산, 알칸카르복실산 등의 자기 조직화 배향막 재료를, 액상 또는 기상 상태에서 절연막 표면에 접촉시켜 자기 조직화막을 형성한 후, 적절하게 건조 처리를 실시하는 방법을 들 수 있다. 또한, 액정 배향에 이용되도록, 절연막 표면에 폴리이미드 등으로 구성된 막을 형성하고, 그 막의 표면을 러빙 처리하는 방법도 바람직하다.
상기 절연체층의 형성 방법으로서는, 진공 증착법, 분자선 에피택셜 성장법(molecular beam epitaxial growth method), 이온 클러스터 빔법, 저에너지 이온 빔법, 이온 플레이팅법, CVD법, 스퍼터링법, 일본 특허 공개 (평)11-61406호 공보, 일본 특허 공개 (평)11-133205호 공보, 일본 특허 공개 제2000-121804호 공보, 일본 특허 공개 제2000-147209호 공보, 일본 특허 공개 제2000-185362호 공보에 기재된 대기압 플라즈마법 등의 건식 공정이나, 스프레이 코팅법, 스핀 코팅법, 블레이드 코팅법, 딥 코팅법, 캐스팅법, 롤 코팅법, 바 코팅법, 다이 코팅법 등의 도포에 의한 방법, 인쇄나 잉크젯 등의 패터닝에 의한 방법 등의 습식 공정을 들 수 있고, 각각의 형성 방법은 재료에 따라서 사용될 수 있다. 습식 공정은 무기 산화물의 미립자를 임의의 유기 용제 또는 물에 필요에 따라서 계면활성제 등의 분산 보조제를 이용하여 분산시킨 액을 도포, 건조시키는 방법이나, 산화물 전구체, 예를 들면 알콕시드체의 용액을 도포, 건조시키는, 이른바 졸겔법이 이용된다.
[10. 유기 TFT의 형성 공정 전반]:
본 발명의 유기 TFT의 형성 방법은 특별히 한정되지 않으며 공지된 방법에 따를 수 있지만, 원하는 소자 구성에 따라서 기판 투입, 게이트 전극 형성, 절연체층 형성, 결정성 제어층 형성, 유기 반도체층 형성, 소스 전극 형성, 드레인 전극 형성까지의 일련의 소자 제조 공정이 전혀 대기에 접촉되지 않고 실행되면, 대기와의 접촉에 의한 대기 중의 수분이나 산소 등에 의한 소자 성능의 저해를 방지할 수 있기 때문에 바람직하다. 어쩔 수 없이 한번 대기에 접촉해야만 할 때에도, 유기 반도체층 성막 이후의 공정을 대기에 전혀 접촉시키지 않는 공정으로 하고, 유기 반도체층 성막 직전에는, 유기 반도체층을 적층하는 면(예를 들면 소자 B(도 2 참조)의 경우에는 절연층에 일부 소스 전극, 드레인 전극이 적층된 표면)을 자외선 조사, 자외선/오존 조사, 산소 플라즈마, 아르곤 플라즈마 등으로 청정화ㆍ활성화한 후, 유기 반도체층을 적층하는 것이 바람직하다. 또한, p형 유기 반도체 중에는 일단 대기에 접촉시켜 산소 등을 흡착시킴으로써 성능이 향상되는 것도 있기 때문에, 재료에 따라서는 적절하게 대기에 접촉시켜도 상관없다.
또한, 예를 들면 대기 중에 포함되는 산소, 물 등의 유기 반도체층에 대한 영향을 고려하여, 유기 트랜지스터 소자의 외주면의 전체면 또는 일부에 가스 배리어층이 형성될 수도 있다. 가스 배리어층을 형성하는 재료로서는, 이 분야에서 상용되는 것이 사용 가능하고, 예를 들면 폴리비닐알코올, 에틸렌-비닐알코올 공중합체, 폴리염화비닐, 폴리염화비닐리덴, 폴리클로로트리플루오로에틸렌 등을 들 수 있다. 또한, 상기 절연체층에서 예시된 절연성을 갖는 무기물도 사용할 수 있다.
[11. 발광 트랜지스터]:
본 발명에 있어서의 유기 TFT는 소스 전극 또는 드레인 전극으로부터 주입된 전하가 이용됨으로써 발광 소자로서 사용될 수 있다. 즉, 본 발명의 유기 TFT는 발광 소자(유기 EL)의 기능을 겸한 유기 박막 발광 트랜지스터로서 사용될 수 있다. 즉, 소스-드레인 전극 사이에 흐르는 전류가 게이트 전극으로 제어됨으로써 발광 강도가 제어될 수 있다. 이에 따라, 발광을 제어하기 위한 트랜지스터와 발광 소자를 통합할 수 있기 때문에, 디스플레이의 개구율 향상이나 제조 공정의 간이화에 의한 비용 절감이 가능해져 실용상의 큰 장점이 된다. 유기 박막 트랜지스터로서 이용할 때는, 결정성 제어층을 갖는 상기 상세한 설명에서 서술한 내용으로 충분하지만, 본 발명의 유기 TFT를 유기 발광 트랜지스터로서 동작시키기 위해서는, 소스 전극 또는 드레인 전극 중 어느 하나로부터 정공을 주입하고, 나머지 하나로부터 전자를 주입할 필요가 있고, 발광 성능을 향상시키기 때문에 이하의 조건을 충족시키는 것이 바람직하다.
「발광 트랜지스터로서의 소스 전극, 드레인 전극」;
본 발명의 유기 박막 발광 트랜지스터는 정공 주입성을 향상시키기 때문에, 적어도 하나의 전극은 정공 주입성 전극으로 하는 것이 바람직하다. 정공 주입 전극이란 상기 일함수 4.2 eV 이상의 물질을 포함하는 전극이다. 또한, 전자의 주입성을 향상시키기 때문에, 적어도 나머지 전극을 전자 주입성 전극으로 하는 것이 바람직하다. 전자 주입성 전극이란 상기 일함수 4.3 eV 이하의 물질을 포함하는 전극이다. 더욱 바람직하게는 하나가 정공 주입성 전극이며, 다른 하나가 전자 주입성 전극을 구비하는 유기 박막 발광 트랜지스터이다.
「발광 트랜지스터로서의 소자 구성」;
본 발명의 유기 박막 발광 트랜지스터는 정공 주입성을 향상시키기 때문에, 적어도 하나의 전극과 유기 반도체층 사이에 정공 주입층을 삽입하는 것이 바람직하다. 정공 주입층에는, 유기 EL 소자에 있어서 정공 주입 재료나 정공 수송 재료로서 이용되는 아민계 재료 등을 들 수 있다. 또한, 전자의 주입성을 향상시키기 때문에, 적어도 하나의 전극과 유기 반도체층 사이에 전자 주입성층을 삽입하는 것이 바람직하다. 정공과 같이 전자 주입층은 유기 EL 소자에 이용되는 전자 주입 재료 등으로 구성될 수 있다. 더욱 바람직하게는 하나의 전극 아래에 정공 주입층을 구비하고, 다른 하나가 전자 주입성 전극을 구비하며, 정공 주입 전극의 일함수가 전자 주입 전극의 일함수보다 큰 전극을 구비하는 유기 박막 발광 트랜지스터이다.
「발광 트랜지스터로서 특히 바람직한 유기 반도체」;
본 발명에 있어서의 유기 박막 발광 트랜지스터에 이용되는 가장 바람직한 유기 반도체는 이하에 나타내어지는 화합물로 구성된다.
이미 서술한 바와 같이, 하기 화학식 1로 나타내어지는 화합물로서는 이동도가 특히 향상되는 경향이 있다. 또한, 화학식 1의 화합물 자체가 광을 발할 수 있기 때문에, 본 발명에서 고이동도가 얻어짐으로써 고효율로 발광한다.
<화학식 1>
(식 중, R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 시아노기, 탄소수 1 내지 30의 알킬기, 탄소수 1 내지 30의 할로알킬기, 탄소수 1 내지 30의 알콕실기, 탄소수 1 내지 30의 할로알콕실기, 탄소수 1 내지 30의 알킬아미노기, 탄소수 2 내지 60의 디알킬아미노기(알킬기는 서로 결합하여 질소 원자를 포함하는 환 구조를 형성할 수도 있음), 탄소수 1 내지 30의 알킬술포닐기, 탄소수 1 내지 30의 할로알킬술포닐기, 탄소수 1 내지 30의 알킬티오기, 탄소수 1 내지 30의 할로알킬티오기, 탄소수 3 내지 30의 알킬실릴기, 탄소수 6 내지 60의 방향족 탄화수소기 또는 탄소수 1 내지 60의 방향족 복소환기이고, 이들 각 기는 치환기를 가질 수도 있다.)
[실시예]
다음에, 실시예를 이용하여 본 발명을 더욱 자세히 설명한다.
「화합물(1)의 합성」;
화합물(1)의 합성 경로를 이하에 나타낸다.
300 밀리리터의 3구 플라스크에 벤조[1,2-b:4,3-b']디티오페닐-2-카르보알데히드 3.00 g(13.7 mmol), {벤조[1,2-b:4,3-b']디티오페닐-2-일-메틸}트리페닐포스포늄브로마이드 7.50 g(13.7 mmol)을 수용한 후, 플라스크 내를 아르곤 가스로 치환하였다. 이 플라스크에 테트라히드로푸란 50 ml, 에탄올 200 ml의 혼합 용액을 첨가한 후, 실온에서 칼륨터셔리부톡시드 2.30 g(20.6 mmol)의 에탄올 용액 40 ml를 첨가하고 16 시간 교반하였다. 반응물에 물, 10 ％ 염산(10 ml)을 첨가하고, 여과에 의해 얻어진 고체를 에탄올, 헥산으로 세정함으로써 조생성물이 얻어졌다. 또한, 승화 정제를 행함으로써 정제물 5.38 g(13.3 mmol, 수율 97 ％)이 얻어졌다. 이 정제물은 1H-NMR(90 MHz) 및 FD-MS의 측정 결과로부터 목적물의 화합물(1)인 것이 확인되었다.
실시예 1
「유기 TFT의 제조」;
유기 TFT는 이하의 절차로 제조되었다. 우선, Si 기판(n형 비저항 0.02 Ωcm 게이트 전극 겸용)의 표면을 열산화법으로 산화시킴으로써, 기판 상에 형성된 300 nm의 열산화막을 절연체층으로 만든 것을 준비하였다. 이 기판은 아세톤으로 약 5 분간 초음파 세정하고, HMDS 증기에 24 시간 노출하여 소수화 처리하였다. 다음에, 상기 기판을 진공 증착 장치(에이코 엔지니어링사 제조, EO-5)에 설치하여 1.2×10-4 Pa까지 진공 배기하고, 절연체층 상에 펜타센을 1.6 nm의 결정성 제어층으로서 성막하였다. 계속해서, 30 nm의 막 두께의 화합물(1)로 이루어지는 박막을 유기 반도체층으로서 증착하였다. 이 때의 기판 온도는 실온이고, 펜타센의 증착 속도는 0.0087 nm/s이고, 화합물(1)의 증착 속도는 0.018 nm/s였다. 유기 박막용 진공 증착 장치로부터 시료를 취출하고, 대기 중을 경유하여 금속 박막용 진공 증착 장치에 시료를 수용하고, 진공도 2.2×10-3 Pa까지 배기한 후, 채널 길이가 20 μm이며 채널폭이 2 mm인 전극 패턴이 형성된 메탈 마스크를 통해 두께 50 nm의 금 박막을 증착율 0.24 nm/s로 증착하였다. 이와 같이 증착된 금 박막이 소스 전극과 드레인 전극이다. 도 7에 본 실시예에서 제조된 유기 TFT의 구조 단면도가 나타내어진다.
얻어진 유기 TFT의 게이트 전극에 0 내지 -100 V의 게이트 전압이 인가되고, 소스-드레인 사이에 전압이 0 내지 -100 V 인가되어 전류가 흘렀다. 이 경우, 정공이 유기 반도체층의 채널 영역(소스-드레인 사이)에 유발되고, 이 유기 TFT는 p형 트랜지스터로서 동작한다. 정공의 전계 효과 이동도 μ는 하기 수학식 III으로부터 산출되고 1.2 cm2/Vs였다.
<수학식 III>
ID=(W/2L)ㆍCμㆍ(VG-VT)2
식 III 중, ID는 소스-드레인간 전류, W는 채널폭, L은 채널 길이, C는 게이트 절연체층의 단위 면적당 전기 용량, VT는 게이트 임계값 전압, VG는 게이트 전압이다.
또한, 이 유기 TFT가 대기 중에 9 일간 보존된 결과, 이동도는 0.34 cm2/Vs로 여전히 높은 값으로 유지되고 있었다. 이 때, 펜타센의 표면 에너지는 45 mN/m이고, 화합물(1)의 표면 에너지는 37 mN/m였다. 또한, 결정성 제어층을 성막하였을 때 기판을 취출하여, 원자간력 현미경(AFM)으로 관찰한 결과, 도 8에 나타낸 바와 같이 그레인 (G), (G), (G), ㆍㆍㆍ가 섬 형상으로 성장하였다. 상기한 바와 같이 제조된 유기 TFT 소자의 트랜지스터 특성은 표 1에 나타내어진다.
실시예 2
「유기 TFT의 제조」;
실시예 1에 있어서의 결정성 제어층으로서 펜타센 대신에 안트라센을 이용하고, 유기 반도체층으로서 화합물(1) 대신에 α-6T를 이용한 것 이외에는, 실시예 1과 동일하게 실험 조작하여 소자가 제조되었다. 제조된 유기 TFT 소자의 트랜지스터 특성은 표 1에 나타내어진다. 이 때, 안트라센의 표면 에너지는 40 mN/m이고, α-6T의 표면 에너지는 32 mN/m였다.
실시예 3
「유기 TFT의 제조」;
실시예 1에 있어서의 결정성 제어층으로서 펜타센 대신에 구리 프탈로시아닌을 이용하고, 유기 반도체층으로서 화합물(1) 대신에 PTCDI-C13을 사용한 것 이외에는, 실시예 1과 동일하게 하여 소자가 제조되었다. 이 유기 TFT 소자의 유기 반도체는 n형으로서 이용된다. 얻어진 유기 TFT의 게이트 전극에 0 내지 100 V의 게이트 전압이 인가되고, 소스-드레인 사이에 전압이 0 내지 100 V 인가되어 전류가 흘렀다. 제조된 유기 TFT 소자의 트랜지스터 특성은 표 1에 나타내어진다. 이 때, 구리 프탈로시아닌의 표면 에너지는 34 mN/m이고, PTCDI-C13의 표면 에너지는 47 mN/m였다.
비교예 1
「유기 TFT의 제조」;
결정성 제어층을 이용하지 않은 것 이외에는, 실시예 1과 동일하게 하여 유기 TFT를 제조하였지만, 표 1에 나타낸 바와 같이 트랜지스터 특성은 나타내지 않았다.
비교예 2
「유기 TFT의 제조」;
결정성 제어층을 이용하지 않고, 유기 반도체층이 화합물(1) 대신에 펜타센으로 구성된 것 이외에는, 실시예 1과 동일하게 하여 유기 TFT가 제조되었다. 이 비교예 2의 결과는 표 1에 나타내어진다.
비교예 3
「유기 TFT의 제조」;
결정성 제어층인 펜타센의 막 두께가 30 nm인 것 이외에는, 실시예 1과 동일하게 하여 유기 TFT가 제조되었다. 이 비교예 3의 결과는 표 1에 나타내어진다.
표 1로부터, 결정성 제어층이 설치된 것은 이동도와 대기 중에서의 보존 안정성이 향상되는 것이 명확해졌다. 또한, 비교예 2와 비교하여 분명한 바와 같이, 실시예 1의 소자에서는 전류가 펜타센을 흐르지 않고 화합물(1)의 층을 채널로서 흐르고 있는 것이 명확해졌다.
실시예 4
「유기 박막 발광 트랜지스터의 제조」;
유기 TFT가 이하의 절차로 제조되었다. 이 제조 절차는 도 9(a) 내지 (d)에 나타내어진다. 우선, Si 기판 (13)(n형 비저항 0.02 Ωcm 게이트 전극 겸용)의 표면을 열산화법으로 산화시킴으로써, 기판 상에 형성된 300 nm의 열산화막을 절연체층 (14)로 만든 것을 준비한다. 이 기판 (13)은 아세톤으로 약 5 분간 초음파 세정하고, HMDS 증기에 24 시간 노출하여 소수화 처리하였다. 다음에, 상기 기판 (13G)를 진공 증착 장치(에이코 엔지니어링사 제조, EO-5)에 설치하여 1.2×10-4 Pa까지 진공 배기하고, 절연체층 (14) 상에 펜타센을 결정성 제어층 (15)(막 두께 1.6 nm)로서 성막하였다. 계속해서, 화합물(1)의 박막(막 두께 30 nm)을 유기 반도체층 (16)으로서 증착하였다. 이 때의 기판 온도는 실온이고, 펜타센의 증착 속도는 0.0087 nm/s이고, 화합물(1)의 증착 속도는 0.018 nm/s였다. 유기 박막용 진공 증착 장치로부터 시료를 취출하고, 대기 중을 경유하여 금속 박막용 진공 증착 장치에 시료를 수용하고, 진공도 2.2×10-3 Pa까지 배기한 후, 채널 길이가 20 μm이며 채널폭이 2 mm인 전극 패턴이 형성된 메탈 마스크 (17)을 통해 기판 (12)를 증발원에 대하여 45도 기울인 상태로 메탈 마스크 (17)을 통해 금이 증착되고(상기 도(a)), 50 nm 막 두께의 금층이 성막되었다. 다음에, 기판 (12)가 상기 경사 방향과는 반대 방향으로 45도 기울여진 상태로 마그네슘이 증착되고(상기 도(b)), 100 nm 막 두께의 마그네슘층이 성막되었다(상기 도(c)). 이에 의해, 서로 접하지 않은 소스 전극 및 드레인 전극으로서 실질적으로 정공 주입성 전극 (18)(Au)과 전자 주입성 전극 (19)(Mg)를 구비한 유기 박막 발광 트랜지스터 (20)이 제조되었다(상기 도(d)). 이와 같이 제조된 유기 박막 발광 트랜지스터 (20)의 소스-드레인 사이에 -100 V의 전압이 인가되어 게이트 전극에 -100 V의 전압이 인가되면, 유기 반도체층 (16)으로부터 30 cd/m2의 청록색광이 발생하였다. 도 10에 유기 반도체층 (16)으로부터 발생한 광의 발광 스펙트럼이 나타내어진다.
<산업상의 이용 가능성>
이상 상세히 설명한 바와 같이, 본 발명의 유기 TFT는 높은 이동도와 높은 보존 안정성을 갖기 때문에, 트랜지스터로서의 성능이 높은 것이고, 발광 가능한 유기 박막 발광 트랜지스터로서도 바람직하게 이용될 수 있다.
Claims (11)
- 기판 상에 게이트 전극, 소스 전극 및 드레인 전극의 3종의 단자와, 소스 전극 및 드레인 전극과 게이트 전극 사이를 절연하는 절연체층과, 유기 반도체층이 설치되어 있고, 게이트 전극에 인가된 전압에 의해 소스-드레인간 전류를 제어하는 유기 박막 트랜지스터에 있어서, 유기 반도체층의 결정성을 제어하는 결정성 화합물로 성막되는 결정성 제어층을 구비하고, 상기 결정성 제어층 상에, 복소환기를 갖는 화합물 또는 퀴논 구조를 갖는 화합물을 포함하여 이루어지는 유기 반도체층이 성막되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항에 있어서, 결정성 제어층의 평균 막 두께가 0.01 nm 이상 10 nm 이하이며, 소스-드레인간의 채널에 있어서의 결정성 제어층의 최대 막 두께가 0.3 nm 이상 30 nm 이하인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 또는 제2항에 있어서, 결정성 제어층이 섬 형상으로 나타나는 그레인을 가지고 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 내지 제3항 중 어느 한 항에 있어서, 결정성 제어층의 표면 에너지와 유기 반도체층의 표면 에너지와의 차가 30 mN/m 이하인 유기 박막 트랜지스터.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 결정성 제어층이 치환기를 가질 수도 있는 축합환 화합물, 헤테로축합환 화합물 또는 방향족 다환 화합물 중 어느 하나로 이루어지는 결정성 화합물을 포함하여 이루어지는 유기 박막 트랜지스터.
- 제1항 내지 제5항 중 어느 한 항에 있어서, 결정성 제어층이 탄소수 6 내지 60의 축합환 화합물로 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 내지 제6항 중 어느 한 항에 있어서, 결정성 제어층이 탄소수 2 내지 60의 헤테로축합환 화합물로 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 내지 제7항 중 어느 한 항에 있어서, 유기 반도체층이 티오펜환을 갖는 화합물을 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 내지 제8항 중 어느 한 항에 있어서, 유기 반도체층이 티에노벤젠 골격 또는 디티에노벤젠 골격을 갖는 화합물을 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제1항 내지 제9항 중 어느 한 항에 있어서, 유기 반도체층이 하기 화학식 1로 나타내어지는 화합물을 포함하여 이루어지는 것을 특징으로 하는 유기 박막 트랜지스터.
<화학식 1>
(식 중, R1 내지 R10은 각각 독립적으로 수소 원자, 할로겐 원자, 시아노기, 탄소수 1 내지 30의 알킬기, 탄소수 1 내지 30의 할로알킬기, 탄소수 1 내지 30의 알콕실기, 탄소수 1 내지 30의 할로알콕실기, 탄소수 1 내지 30의 알킬아미노기, 탄소수 2 내지 60의 디알킬아미노기(알킬기는 서로 결합하여 질소 원자를 포함하는 환 구조를 형성할 수도 있음), 탄소수 1 내지 30의 알킬술포닐기, 탄소수 1 내지 30의 할로알킬술포닐기, 탄소수 1 내지 30의 알킬티오기, 탄소수 1 내지 30의 할로알킬티오기, 탄소수 3 내지 30의 알킬실릴기, 탄소수 6 내지 60의 방향족 탄화수소기 또는 탄소수 1 내지 60의 방향족 복소환기이고, 이들 각 기는 치환기를 가질 수도 있다.) - 제1항 내지 제10항 중 어느 한 항에 기재된 유기 박막 트랜지스터의 구성을 구비하고, 상기 유기 박막 트랜지스터의 소스 전극과 드레인 전극 중 어느 하나를 정공 주입성 전극으로 구성하고, 나머지 전극을 전자 주입성 전극으로 구성한 것을 특징으로 하는 유기 박막 발광 트랜지스터.
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