KR101192615B1 - 전계 효과 트랜지스터 - Google Patents

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Abstract

유기 반도체부를 가지며, 또한 그 유기 반도체부의 구동 안정성을 높게 함으로써, 구동에 의한 특성 변화가 작은 전계 효과 트랜지스터를 제공한다.
게이트 절연부, 유기 반도체부, 그리고 소스 전극 및 드레인 전극을 함유하는 전계 효과 트랜지스터로서, 70℃ 에서 게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 게이트에 5.0±0.1 시간 인가했을 때의, 임계 전압의 변화가 5V 이내인 것을 특징으로 하는 전계 효과 트랜지스터.
게이트 절연부, 유기 반도체부, 전계 효과 트랜지스터

Description

전계 효과 트랜지스터{FIELD EFFECT TRANSISTOR}
기술분야
본 발명은, 전계 효과 트랜지스터에 관한 것으로, 더욱 상세하게는, 유기 반도체를 사용하여 형성된 유기 반도체부를 갖는 전계 효과 트랜지스터에 관한 것이다.
배경기술
지지 기판 상에, 게이트 절연부에 의해 격리된 게이트 전극 및 반도체부와, 그 반도체부에 접하여 형성된 소스 전극 및 드레인 전극을 갖는 전계 효과 트랜지스터에 있어서, 그 반도체부에 유기 재료가 사용되고 있다. 유기 재료는, 용액의 도포에 의해 반도체부를 형성할 수 있고, 종전의 실리콘 등의 무기 재료를 사용한 진공 프로세스 등에 의한 형성 방법에 비해, 비용면에서의 우위성에 추가하여, 폴리머 등의 사용에 따른 경량화, 내충격성의 부여 등이 가능하기 때문에 주목받고 있다.
그러나, 유기 반도체를 사용한 소자는, 무기 반도체의 소자와 비교하여, 일반적으로 구동 안정성이 나쁜 것으로 알려져 있다. 구동 안정성의 일 항목으로는, 임계 전압의 시프트를 들 수 있다. 이것은, 임계 전압이, 게이트 전압의 인가에 따른 스트레스에 의해 변화되는 것이다. 무기 반도체 재료의 경우, 임계 전압의 시프트가 3V 이내이면, 전계 효과 트랜지스터의 대표적인 용도인 표시 재료의 수명 내에서 실용성의 면에서 허용 범위로 되어 있다. 그러나, 반도체에 펜타센이나 폴리플루오렌계 폴리머 등의 유기 재료를 사용한 전계 효과 트랜지스터에서는, 임계 전압의 시프트가 커 실용상 문제가 있었다 (비특허 문헌 1～3).
또한, 비특허 문헌 4 에는, 펜타센 전구체 용액을 도포한 후, 펜타센으로 변환하여 유기 반도체층을 형성하는 방법이 제안되어 있다. 그러나, 본 발명자들의 검토에 의하면, 제안 방법에 의해 제조되는 전계 효과 트랜지스터는, 반도체층의 이동도가 0.89㎠/(V?s) 정도였다.
비특허 문헌 1 : Journal of Applied Physics 2003 년, 93 권, p.347-354
비특허 문헌 2 : Physical Review B, 2003 년, 68 권, No.085316
비특허 문헌 3 : Applied Physics Letters, 79 권, No.8, p.1124～1125
비특허 문헌 4 : Journal of American Chemical Society, 2004 년, 124 권, p.8812～8813
발명의 상세한 설명
발명의 개시
발명이 해결하고자 하는 과제
종래의 유기 반도체에서는, 전압 스트레스에 의한 임계 전압의 변화가 커서, 액정 디스플레이 등, 동영상을 표시하기 위한 구동 회로용 소자로서 사용하기에는 적합하지 않았다. 특히, 유기 EL 로 대표되는 전류 구동 소자의 경우에는, 유기 EL 소자에 전류를 흘리는 트랜지스터 (구동 트랜지스터) 는, 표시 중에는 항상 게이트에 전압이 인가된 온 상태이기 때문에, 게이트 전압에 대한 스트레스 조건이 엄격하다. 또, 전계 효과 트랜지스터를 조합하여 인버터나 AND 회로 등의 회로를 제조하고, 디스플레이의 시프트 레지스터 등의 주변 회로에 이용할 때에는, 임계 전압의 시프트에 유래하는 특성 변화 때문에, 구동 전류의 저하를 일으키고, 응답 속도의 저하 등이 문제가 된다.
이러한 점에서, 장기간의 게이트 전압의 인가 (스트레스) 에 의한 임계 전압의 시프트가 작은 유기 전계 효과 트랜지스터가 요구되고 있었다. 따라서, 본 발명은, 유기 반도체부를 가지며, 또한 그 유기 반도체부의 구동 안정성을 높게 함으로써, 구동에 따른 특성 변화가 작은 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다.
또, 본 발명자들의 검토에 의하면, 종래의 반도체에서는, 출력 전류 특성이 불충분하여, 액정 디스플레이 등, 동영상을 표시하기 위한 구동 회로용 소자로서 사용하기에는 적합하지 않은 것임이 판명되었다. 따라서, 본 발명은, 유기 반도체 용액을 사용하여 형성된 유기 반도체부를 가지며, 또한 그 유기 반도체부의 이동도를 높게 함으로써, 대전류 특성을 갖는 전계 효과 트랜지스터를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명자들은, 상기 과제를 해결하기 위해 예의 검토한 결과, 유기 전계 효과 트랜지스터에 있어서, 임계 전압의 시프트가 특정값 이하인 경우, 전계 효과 트랜지스터의 구동 안정성이 얻어지고 실용상 유용한 것을 찾아내어, 본 발명을 완성하기에 이르렀다.
즉, 본 발명의 요지는, 게이트 절연부, 유기 반도체부, 그리고 소스 전극 및 드레인 전극을 함유하는 전계 효과 트랜지스터로서, 70℃ 에서 게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 게이트에 5.0±0.1 시간 인가했을 때의, 임계 전압의 변화가 5V 이내인 것을 특징으로 하는 전계 효과 트랜지스터에 있다.
또, 본 발명은, 게이트 절연부, 유기 반도체부, 그리고 소스 전극 및 드레인 전극을 함유하는 전계 효과 트랜지스터로서, 유기 반도체부가 유기 반도체 용액을 사용하여 형성되고, 또한, 그 유기 반도체부의 이동도가 1.0㎠/(V?s) 이상인 전계 효과 트랜지스터를 요지로 한다.
발명의 효과
본 발명에 의하면, 유기 반도체 용액을 사용하여 형성된 유기 반도체부를 가지며, 또한 그 유기 반도체부의 구동 안정성을 높게 함으로써, 장수명의 전계 효과 트랜지스터, 나아가서는 그것을 사용한 표시 디바이스나 전자 회로를 제공할 수 있다.
또, 본 발명에 의하면, 유기 반도체 용액을 사용하여 형성된 유기 반도체부를 가지며, 또한 그 유기 반도체부의 이동도를 높게 함으로써, 대전류 특성을 갖는 전계 효과 트랜지스터를 제공할 수 있다.
도면의 간단한 설명
도 1 은 본 발명의 전계 효과 트랜지스터에 있어서의 횡형 전계 효과 트랜지스터 (FET) 의 실시예를 나타내는 종단면도이다.
도 2 는 본 발명의 전계 효과 트랜지스터에 있어서의 정전 유도 트랜지스터 (SIT) 의 실시예를 나타내는 종단면도이다.
도 3 은 이동도 (μ) 가 상이한 유기 반도체부를 갖는 전계 효과 트랜지스터를, 액정 (LCD), PD (Paper Display), DP (Digital Paper) 의 3 종의 표시 디바이스에 사용했을 때의, 표시 픽셀의 구동 전압 (Von) 에 대한 표시 픽셀에 인가되는 전압 (V) 의 비 (V/Von) 의 값을 나타내는 그래프이다.
도 4 는 실시예 1 에서 사용한 비시클로포르피린 구리 착물의, 120～180℃ 의 온도에서의 흡수 스펙트럼이다.
* 도면의 주요부분에 대한 부호의 설명*
1 : 지지 기판
2 : 게이트 전극
3 : 게이트 절연부
4 : 유기 반도체부
5 : 소스 전극
6 : 드레인 전극
발명을 실시하기 위한 최선의 형태
이하, 본 발명을 상세히 설명하지만, 본 발명은 이하의 실시 형태에 한정되는 것은 아니고, 그 요지의 범위 내이면 다양하게 변경하여 실시할 수 있다.
본 발명의 전계 효과 트랜지스터는, 적어도 게이트 절연부, 유기 반도체부, 그리고 소스 전극 및 드레인 전극을 함유한다. 바람직하게는, 추가로 지지 기판, 및 게이트 전극을 갖는다. 더욱 바람직하게는, 지지 기판 상에, 게이트 절연부에 의해 격리된 게이트 전극 및 유기 반도체부와, 그 유기 반도체부에 접하여 형성된 소스 전극 및 드레인 전극을 갖는 것이다. 전계 효과 트랜지스터는, 게이트 전극에 전압이 인가되면, 소스 전극과 드레인 전극 사이의 유기 반도체부와 게이트 절연부의 계면에는 전류의 유로 (채널) 가 형성되고, 이 구성에 의해, 게이트 전극으로부터 인가되는 입력 전압에 의해 소스 전극과 드레인 전극 사이를 흐르는 전류를 제어하는 기구로 되어 있는 것이다.
(전계 효과 트랜지스터의 임계 전압의 변화)
본 발명의 전계 효과 트랜지스터는, 70℃ 에서 게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 게이트에 5.0±0.1 시간 인가했을 때의, 임계 전압의 변화가 5V 이내인 것을 특징으로 한다.
게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 게이트에 인가한다는 것은, 소스 전극과 드레인 전극 사이에 인가하는 전압을 게이트 절연막의 막두께로 나누어 구해지는 전계 강도 (단위 V/m) 가 (100±5)×106 이 되는 것을 의미한다. 인가 시간은 5.0±0.1 시간이지만, 인가 중의 임계 전압의 변화를 모니터하기 위하여, 50 초 이상 인가한 후에 1 초 이내에서 FET 특성을 조사하는 것은 허용된다.
임계 전압은, 전계 효과 트랜지스터의 전류 전압 특성으로부터 구할 수 있다. 예를 들어, 전계 효과 트랜지스터의 포화 영역의 드레인 전류는, 다음 식 (1) 로 부여된다.
[수학식 1]
Id=[WCi/(2L)]μ(Vg-Vt)2 (1)
(식 중, Id 는 드레인 전류, W 는 전극의 폭, L 은 전극의 길이, Ci 는 정전 용량, μ 은 이동도, Vg 는 게이트 전압, Vt 는 임계 전압이다.)
상기 식으로부터, 포화 영역에서의 드레인 전류의 제곱근과 게이트 전압에 대하여 플롯하여, 직선 부분의 경사로부터 이동도가, 직선 부분을 외삽한 드레인 전류=0 인 절편의 전압을 임계 전압으로서 구할 수 있다. 또한, 일정한 게이트 절연막에서의 드레인 전류는, 전극의 형상 (W, L) 이나 절연막의 정전 용량 (Ci) 이 변화되지 않으면, 이동도 (μ) 와 임계 전압 (Vt) 으로 결정된다. 이동도 (μ) 가 변화되지 않는 것이 확인되면, 드레인 전류의 변화는 임계 전압의 변화로 환원할 수 있다.
전압 인가에 의한 드레인 전류의 변화가 작은 것이 바람직한데, 이것은 임계 전압의 변화가 5V 이내, 바람직하게는 4V 이하, 더욱 바람직하게는 3V 이하가 바람직하다.
임계 전압의 시프트의 원인은 충분히 밝혀져 있지는 않지만, 반도체 중의 트랩 준위의 형성 등을 생각할 수 있고, 일반적으로 온도를 높이면 커지는 경향이 있다. 예를 들어, 아모르퍼스 실리콘을 반도체부에 사용한 트랜지스터에서는, 임계 전압의 시프트는 다음의 수학식으로 표시된다 (TFT/LCD Liquid-Crystal Displays Addressed by Thin-Film Transistors, 1996 년, p67, T.Tsukada 저, Gordon and Breach Science Publishers).
[수학식 2]
Figure 112007021887221-pct00001
여기에서, β 는 1～2, γ 는 0.3～0.4, Ea 는 0.2～0.3eV 이다. 유기 반도체도 이것에 가까운 온도 의존성과 게이트 전압 의존성을 가정하여, β=1.5, Ea=0.25eV 를 사용할 수 있다.
일반적으로, 실온에서의 임계 전압의 시프트가 3V 이내이면, 표시 소자의 수명으로부터 생각하여, 실용상 허용 범위로 되어 있다. 임계 전압의 시프트는, 트랜지스터 특성이 변화되어 외부의 구동 회로의 허용 범위를 초과하면, 원하는 디스플레이의 동작이 불가능해진다. 따라서, 임계 전압 시프트는 작은 것이 바람직한데, 특히 3V 이내이면, 게이트 전압 설정을 작게 할 수 있고, 그에 따라 소비 전력이 작아지고, 그에 따라 구동 회로용 IC 의 프로세스/설계를 저내압인 것을 사용할 수 있어 저비용이 되는 효과가 현저하며, 실용상 매우 유리하게 된다.
통상 디스플레이를 구동할 때에는, 50MV/m 정도의 전장 (電場) 이 되는 전압이 인가된다. 즉, 식 (2) 에서, 70℃ 에서 게이트 절연부 중의 전계 강도가 100MV/m 가 된 것에서는, 실온 구동의 경우의 임계 전압 시프트의 10 배 정도의 가속이 될 것으로 추측된다.
또한, 디스플레이의 세로 방향의 라인수 분의 1 (XGA 에서는 768 선이기 때문에 1/768) 밖에 인가되지 않기 때문에, 디스플레이의 수명을 20,000 시간으로 하면, 실제로 게이트 전압이 인가되어 있는 시간은 26 시간 정도가 된다.
이상으로부터, 70℃ 에서 게이트 절연막 중의 전계 강도가 100MV/m 가 되는 전압을 게이트에 5 시간 인가했을 때, 임계 전압의 변화가 (3/26)×10×5=5.7V 이내에 포함된다는 조건을 만족하면, 일반적으로 알려져 있는 실온에서의 동작 수명의 요구 특성을 충분히 만족시킬 수 있다.
액정 디스플레이에서는 교류 구동하고 있기 때문에, 게이트 전압은 역극성의 전압도 인가되고, 그 경우에는 역방향의 임계 전압 시프트가 일어나기 때문에, 전체 임계 전압의 변화는 상쇄되어, 하나의 극성의 전압의 인가에 의한 시프트보다 작아지는 것이 기대된다. 그러나, 유기 EL 이나 전기 영동형의 디스플레이 등, 역극성이 인가되지 않는 구동 방법도 있기 때문에, 본 발명에 기재되어 있는 바와 같은, 하나의 극성의 전압의 인가에 의한 임계 전압 시프트가 작은 것이 바람직한 유기 트랜지스터이다.
유기 EL 과 같은 전류 구동형 디스플레이의 픽셀 회로에는, 통상 스위칭 트랜지스터로 불리는 픽셀을 선택할 때 온이 되는 트랜지스터와, 화소 (유기 EL) 로 의 전류를 제어하는 구동 트랜지스터가 사용된다. 이 구동 트랜지스터는, 항상 게이트 전압이 인가되어 유기 EL 소자 부분에 전류를 공급하고 있는 것으로, 임계 전압의 변화가 스위칭 트랜지스터보다 문제가 된다. 그 때문에 임계 전압에 의존하지 않는 회로가 연구되고 있지만, 그와 같은 회로에서도 지나치게 임계 전압이 변화되면 대응할 수 없게 된다. 임계 전압 변화가 3V 이내이면, 문제 없이 유기 EL 의 구동 트랜지스터로서 이용할 수 있게 된다.
임계 전압의 변화를 크게 하는 요인으로는, 반도체부에 존재하는 깊은 트랩을 생각할 수 있다. 깊은 트랩에 포획된 전하는 움직일 수 없는 전하가 되고, 이것이 임계 전압의 변화를 크게 한다. 0.01㎠/Vs 이상의 비교적 높은 이동도를 갖는 통상의 유기 반도체막은, 단결정인 경우 이외에는, 다결정체나 질서 구조를 갖는 폴리머 구조체인 것이 많다. 유기물의 단결정은 제조가 상당히 어렵고 취급이 어렵기 때문에 실용적이지 않아 제외하고 생각한다. 깊은 트랩의 원인이 되는 것은, 불순물에 의한 것, 입자 사이의 접속점 부근에 존재하는 것, 입자내의 구조 결함에 의한 것 등을 들 수 있다. 따라서, 도포에 의해 형성되는 유기 반도체의 전압 스트레스에 의해 기인되는 임계 전압의 변화를 작게 하기 위해서는, 다음의 방법을 들 수 있다.
(1) 순도가 높은 유기 반도체 재료를 사용한다.
불순물 유래의 깊은 트랩을 적게 하기 위해 순도가 높은 유기 재료를 사용한다. 95wt% 이상의 순도가 바람직하고, 더욱 바람직하게는 97wt% 이상이다.
(2) 결정 입자의 크기를 크게 하여 입자의 접속점을 적게 한다.
예를 들어, 결정 입자가 커지는 유기 반도체 재료를 선택하거나, 또는 결정 입자가 커지는 제막 조건을 선택함으로써, 입자의 접속점 그 자체를 적게 한다.
(3) 결정 입자 사이에 존재하는 트랩을 제어한다.
예를 들어, 적절한 오버코트 처리를 실시함으로써, 입자 사이의 트랩을 얕게 하거나, 없애는 것을 생각할 수 있다. 오버코트 처리를 하면, 오버코트제가 입자 사이의 틈을 통과하여, 유기 트랜지스터의 전기적 특성에 관계하는 반도체막의 절연막 근방인 채널 형성 영역까지 도달하고, 입자 사이에 존재하는 트랩 부분에 직접 작용하여, 그 트랩을 얕게 하거나, 없앨 수 있다. 반도체 재료에 따라 조합해야 할 적절한 재료를 선택할 필요가 있다.
(4) 보텀게이트 구조의 소자에 있어서, 절연막에 유기 폴리머를 사용하여, 그 위에 유기 반도체를 형성한다.
이것은, 유기 폴리머 절연막 상에 유기 반도체를 제막할 때, 폴리머와 유기 반도체 사이의 습윤성이나 접착성이, 무기 산화물 등의 무기 절연막 재료와 유기 반도체 사이의 그것보다 양호하므로, 트랩이 적은 유기 반도체막이 형성되기 때문인 것으로 생각된다. 단, 폴리머 재료의 극성이 낮은 것, 흡수율이 낮은 것이 바람직하다.
(5) 트랜지스터를 에이징 처리한다.
깊은 트랩이, 구조 결함에 의한 것인 경우, 에이징 처리에 의해 재료 구조를 충분히 완화시킴으로써, 그 트랩을 감소시킬 수 있다. 이 에이징 처리에는, 장시간 방치하거나, 가열하는 것에 추가하여, 실제로 전류를 흘려 전하가 존재하는 상태로 장시간 두는 것도 유효하다.
이들 수법은, 재료에 따라 유효성이 다르고, 이들을 조합함으로써 원하는 특성을 얻을 수 있는 경우가 많다. 가능한 한 많은 항목을 조합하는 것이 바람직한데, 그를 위한 수고 (비용) 나 소자를 제조하기 위한 다른 프로세스와의 균형으로부터, 적절한 것을 선택하는 것도 가능하다.
이하, 본 발명의 전계 효과 트랜지스터에 있어서의 각 구성 요소에 대해서 설명한다.
<지지 기판>
본 발명의 전계 효과 트랜지스터에 있어서, 지지 기판으로는, 종래의 전계 효과 트랜지스터에 이용되고 있는 것을 사용할 수 있다.
본 발명에 있어서의 지지 기판의 재료로는, 전계 효과 트랜지스터 및 그 위에 제조되는 표시 소자, 표시 패널 등을 지지할 수 있는 것이면 되고, 공지된 유리, 산화 규소, 및 규소 등의 금속 등의 무기 재료, 그리고 각종 유기 폴리머 등의 유기 재료를 들 수 있다. 이들은, 예를 들어 무기 재료의 기판의 표면에 유기 폴리머 등을 코팅하여 표면에 절연층을 형성한 기판 등의 무기 재료와 유기 재료의 병용도 포함시켜 2 종 이상을 조합하여 사용할 수도 있다. 또한, 유기 폴리머로는, 예를 들어 폴리에스테르, 폴리카보네이트, 폴리이미드, 폴리아미드, 폴리에테르술폰, 에폭시 수지, 폴리벤조옥사졸, 폴리벤조티아졸, 폴리파라반산, 폴리실세스퀴옥산, 및 폴리올레핀 등을 들 수 있다. 그 중에서도, 폴리에틸렌테레프탈레이트 등의 폴리에스테르, 폴리카보네이트, 폴리이미드, 폴리아미드, 폴리벤조옥사졸, 폴리벤조티아졸, 폴리파라반산 등의 축합계 폴리머나, 폴리비닐페놀 등의 가교체가 내열성이나 내용제성 면에서 바람직하다. 폴리에스테르, 폴리카보네이트, 폴리이미드, 폴리벤조옥사졸이 더욱 바람직하고, 폴리에틸렌테레프탈레이트 등 의 폴리에스테르, 또는 폴리이미드가 특히 바람직하다. 또한, 이들 유기 폴리머는, 필요에 따라 충전재, 첨가제 등을 함유하고 있어도 된다.
또, 상기 기판 재료에 의한 기판의 두께는 0.01～10㎜ 의 범위인 것이 바람직하고, 0.05～2㎜ 의 범위인 것이 특히 바람직하다. 이들 범위 중에서, 예를 들어 유기 폴리머의 기판의 경우에는, 0.05～0.1㎜ 정도로 하고, 유리, 규소 등의 기판의 경우에는, 0.1～10㎜ 정도로 하는 것이 바람직하다. 또, 기판은, 복수의 층으로 이루어지는 적층체이어도 된다.
또, 본 발명에 있어서는, 후술하는 유기 반도체부는 유기 반도체 용액을 사용하여 그 도포 등에 의해 형성되고, 비교적 저온 하에서의 전계 효과 트랜지스터 제조 프로세스가 채용되므로, 지지 기판으로서 무기 재료에 비하여 내열성 등이 떨어지는 유기 폴리머의 필름 등을 사용하기 쉽다. 그 경우, 무기 재료에 비하여 경량이며 유연성이 우수하고, 내충격성 등도 우수한 전계 효과 트랜지스터로 할 수 있다.
또, 이들 기판의 표면에는, 예를 들어 친수성과 소수성의 밸런스를 조정하는 것 등에 의해 그 위에 형성되는 층의 특성을 변화시키기 위한 표면 처리가 실시되어 있어도 된다. 예를 들어, 반도체부는, 분자의 배향 상태 등에 따라 특성이 크게 변하기 때문에, 기판의 표면 처리에 의해, 기판과 반도체부의 계면 부분에 있어서의 분자 배향이 제어되어 특성을 개선할 수 있다. 그와 같은 기판의 표면 처리 수단으로는, 예를 들어 헥사메틸디실라잔, 시클로헥센, 옥타데실트리클로로실란 등에 의한 소수화 처리, 염산, 황산, 아세트산 등에 의한 산처리, 수산화나트 륨, 수산화칼륨, 수산화칼슘, 암모니아 등에 의한 알칼리 처리, 오존 처리, 불소화 처리, 산소나 아르곤 등의 플라즈마 처리, 랭뮤어-블로젯 (Langmuir-Blodgett) 막의 형성 처리, 그 밖의 절연체나 반도체 등의 박막의 형성 처리, 코로나 방전 등의 전기적 처리, 기계적 처리 등을 들 수 있다.
<게이트 전극>
본 발명의 전계 효과 트랜지스터에 있어서, 게이트 전극의 재료로는, 종래의 전계 효과 트랜지스터에 사용되고 있는 도전성 재료를 사용할 수 있다. 예를 들어, 백금, 금, 알루미늄, 크롬, 니켈, 구리, 티탄, 마그네슘, 칼슘, 바륨, 나트륨 등의 금속 ; InO2, SnO2, ITO 등의 도전성 금속 산화물 ; 폴리아닐린, 폴리피롤, 폴리티오펜, 폴리아세틸렌 등의 도전성 고분자 ; 또는, 그들에 염산, 황산, 술폰산 등의 산, PF5, AsF5, FeCl3 등의 루이스산, 요오드 등의 할로겐 원자, 나트륨, 칼륨 등의 금속 원자 등의 도펀트를 첨가한 것 ; 또한, 카본 블랙, 그라파이트 분말, 금속 미립자 등이 바인더에 분산된 도전성 복합 재료 등을 들 수 있다.
이들 도전성 재료에 의한 게이트 전극은, 예를 들어 진공 증착법, 스퍼터법, 도포법, 인쇄법, 졸겔법 등에 의해 형성된 막을, 필요에 따라 원하는 형상으로 패터닝함으로써 형성된다. 그 패터닝법으로는, 예를 들어 포토레지스트의 패터닝과, 에칭액에 의한 웨트 에칭이나 반응성의 플라즈마에 의한 드라이 에칭 등의 에칭을 조합한 포토리소그래피법, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 볼록판 인쇄 등의 인쇄법, 마이크로 컨택트 프린팅법 등의 소프트리소그래피의 수법, 및 이들 수법을 복수 조합한 수법 등을 들 수 있다. 또, 레이저나 전자선 등의 에너지선을 조사하여 재료를 제거하거나, 재료의 도전성을 변화시킴으로써, 직접 패턴을 형성하는 것도 가능하다.
이들 게이트 전극의 두께는, 1㎚ 이상인 것이 바람직하고, 10㎚ 이상인 것이 특히 바람직하다. 또, 100㎚ 이하인 것이 바람직하고, 50㎚ 이하인 것이 특히 바람직하다.
<소스 전극, 드레인 전극>
소스 전극은, 배선을 통하여 외부로부터 전류가 유입되는 전극이고, 드레인 전극은, 배선을 통하여 외부에 전류를 송출하는 전극이고, 후술하는 유기 반도체부에 접하여 형성되어 있다. 본 발명의 전계 효과 트랜지스터에 있어서, 소스 전극 및 드레인 전극의 재료로는, 종래의 전계 효과 트랜지스터에 사용되고 있는 도전성 재료를 사용할 수 있고, 예를 들어 상기 게이트 전극의 재료로서 예시한 것과 동일한 재료를 들 수 있다.
또, 이들 도전성 재료에 의한 소스 전극, 및 드레인 전극의 형성 방법도, 상기 게이트 전극의 성막법 및 필요에 따른 패터닝법으로서 예시한 것과 동일한 성막법 및 패터닝법에 의해 형성된다. 또, 레이저나 전자선 등의 에너지선을 조사하여 전극 외의 부분을 제거하거나, 전극재의 도전성을 변화시킴으로써, 직접 패턴을 형성할 수도 있다. 그 중에서, 소스 전극 및 드레인 전극에 있어서의 패터닝법으로는, 포토리소그래피법에 의한 방법이 바람직하다. 그 포토리소그래피법으로는, 전극재를 성막하고, 성막의 전극 외의 부분을 에칭에 의해 제거하는 방 법, 및 전극 외의 부분에 레지스트 등을 도포 등에 의해 패터닝한 후, 그 위에 전극재를 성막하고, 그리고 나서, 레지스트 등을 용해하는 용제로 용출함으로써, 그 위에 성막된 전극재를 제거하는 방법 (리프트 오프법) 을 들 수 있다.
또, 이들 소스 전극 및 드레인 전극의 두께도, 1㎚ 이상인 것이 바람직하고, 10㎚ 이상인 것이 특히 바람직하다. 또, 100㎚ 이하인 것이 바람직하고, 50㎚ 이하인 것이 특히 바람직하다. 또, 소스 전극과 드레인 전극 사이의 간격 (채널 길이 L) 은 100㎛ 이하로 형성하는 것이 바람직하고, 50㎛ 이하로 형성하는 것이 특히 바람직하다. 채널폭 (W) 은 2,000㎛ 이하로 형성하는 것이 바람직하고, 500㎛ 이하로 형성하는 것이 특히 바람직하다. L/W 는 0.1 이하로 형성하는 것이 바람직하고, 0.05 이하로 형성하는 것이 특히 바람직하다.
<게이트 절연부>
본 발명의 전계 효과 트랜지스터에 있어서, 게이트 절연부는, 소스 전극 및 드레인 전극과 게이트 전극의 오버 래핑 영역, 그리고 게이트 전극 상의 채널 영역이 전기적 절연 영역으로서 유지하는 기능을 갖는 것이다. 또한, 여기에서, 전기적 절연이란, 전기 전도도가 10-9S/㎝ 이하인 것을 말한다.
그리고, 본 발명에 있어서, 그 게이트 절연부의 재료로는, 종래의 전계 효과 트랜지스터에 사용되고 있는 재료를 사용할 수 있다. 예를 들어, 폴리메틸메타크릴레이트, 폴리스티렌, 폴리비닐페놀, 폴리비닐알코올, 폴리아세트산 비닐, 폴리카보네이트, 폴리에스테르, 폴리술폰, 폴리벤족사졸, 폴리이미드, 폴리우레탄, 에 폭시 수지, 페놀 수지, 폴리실세스퀴옥산 등의 유기 폴리머 등의 유기 재료, 및 이산화 규소, 산화 알루미늄, 산화 티탄 등의 산화물, 질화 규소 등의 질화물, SrTiO3, BaTiO3 등의 강유전성 산화물 등의 무기 재료를 들 수 있고, 무기 재료로는 이산화 규소가 바람직하다.
게이트 절연부 재료 중에서도, 특히 바람직한 것이 유기 재료이고, 더욱 바람직하게는 고분자 재료이다. 고분자 재료란, 통상, 수평균 분자량 5,000 이상, 바람직하게는 1 만 이상인 것이다. 고분자 재료 중에서도, 내용제성이나 내열성이 우수한, 폴리이미드 재료나 스티렌이 바람직하고, 더욱 바람직하게는 흡수성이 작은 불소 원자를 함유하는 폴리이미드 재료가 더욱 바람직하다.
유기 재료로는, 용액으로서의 층 형성시에 있어서의 유동성의 면에서, 유리 전이점이 80℃ 이상인 것이 바람직하다.
게이트 절연부 재료는, 게이트 절연부로서의 취성 (脆性) 이나 막강도 등의 면에서, 유기 재료를 5 중량% 이상 포함하는 것이 바람직하고, 15 중량% 이상 포함하는 것이 더욱 바람직하고, 50 중량% 이상 포함하는 것이 특히 바람직하고, 90 중량% 이상 포함하는 것이 가장 바람직하다. 유기 재료와 무기 재료의 혼합물도 사용되며, 예를 들어 상기 산화물이나 질화물, 강유전성 산화물 등의 입자를 분산시킨 상기 유기 폴리머 등을 들 수 있다.
절연부의 흡수율은 낮은 것이 바람직하고, 바람직하게는 1㎎/㎤ 이하, 더욱 바람직하게는 0.65㎎/㎤ 이하이다. 흡수율이 너무 높으면 유기 반도체와 조합한 경우, 온 오프비가 낮거나, 높은 이동도가 얻어지지 않는 것과 같은 문제점이 있다.
또, 지지 기판을 용해하지 않는 용제에 가용되며, 또한 후술하는 유기 반도체부의 형성시의 용제에 침식되지 않는 내용제성을 갖는 것이 바람직하다.
또한, 게이트 절연부는, 스핀 코팅이나 블레이드 코팅 등의 도포법, 증착법, 스퍼터법, 스크린 인쇄나 잉크젯 등의 인쇄법, 알루미늄 상의 알루마이트와 같이 금속 상에 산화막을 형성하는 방법 등, 재료 특성에 맞춘 방법에 의해 형성할 수 있다.
또, 게이트 절연부의 두께는, 막두께가 너무 얇으면 리크 (leak) 전류가 발생할 우려가 생기므로, 0.1㎛ 이상인 것이 바람직하고, 0.2㎛ 이상인 것이 특히 바람직하고, 또, 너무 두꺼우면 게이트 절연부로서의 용량이 저하되고, 게이트 전압 인가시의 캐리어 유기량이 저하되는 점에서, 4㎛ 이하인 것이 바람직하고, 2㎛ 이하인 것이 특히 바람직하다.
또한, 일반적으로 게이트 절연부의 정전 용량이 커질수록, 게이트 전압을 저전압으로 구동할 수 있게 되기 때문에 유리해진다. 이것에는, 유전율이 큰 절연 재료를 사용하거나, 절연부의 두께를 얇게 함으로써 대응할 수 있다. 또, 게이트 절연부는, 게이트 전극으로의 누설 전류, 전계 효과 트랜지스터의 저 게이트 전압 구동에 관계하므로, 실온에서의 전기 전도도가 바람직하게는 10-12S/㎝ 이하, 더욱 바람직하게는 10-14S/㎝ 이하, 비유전율이 바람직하게는 2.0 이상, 더욱 바람직하게는 2.5 이상을 나타낸다.
지금까지는, 주로 반도체에 유래하는 임계 전압 변화에 착안하여, 절연막에 유래하는 반도체의 트랩의 제어에 대해서 설명해 왔다. 임계 전압 변화는, 반도체 재료에 관계되는 것에 추가하여, 절연막만이 원인으로 야기되는 것이 있다. 이것은, 절연막내의 유전 특성이나 전하 분포의 변화에 의한 것이다. 게이트 전극에 장시간 전압이 인가되면, 장시간 중에는 절연막내의 쌍극자 (예를 들어 폴리머 중에 포함되는 극성기 등) 의 방향이 변화되거나, 또는 절연막내에 포함되는 이동성 (易動性) 이온이 이동하여 내부의 전하 분포가 변화됨으로써, 임계 전압 변화가 야기된다. 조합되는 절연막의 특성은, 상기 예시한 특성에 추가하여, 불순물 이온의 농도가 충분히 낮은 것 (예를 들어 10ppm 이하), 절연막이 실온 부근에서 충분히 딱딱한 것 (연화점이나 유리 전이 온도가 실온보다 충분히 높은 것) 이 바람직하다.
<유기 반도체부>
본 발명의 전계 효과 트랜지스터에 있어서, 유기 반도체부는 특별히 한정은 없지만, 바람직하게는 이동도가 0.01㎠/(V?s) 이상, 보다 바람직하게는 0.1㎠/(V?s) 이상이다. 더욱 바람직하게는, 이동도가 1.0㎠/(V?s) 이상이다.
전계 효과 트랜지스터에 있어서의 반도체부의 이동도 (μ) 는, 드레인 전압 (Vd) 이 게이트 전압 (Vg) 보다 큰 핀치 오프 영역에서의 드레인 전류 (Id) 를 나타내는 하기 식 (1) 에 기초하여, 다른 Vg 에 대한 Id 의 변화를 측정하고, Id 1 /2 와 Vg 를 플롯한 그래프에 있어서의 경사로서 구해진다.
Id=[WCi/(2L)]μ(Vg-Vt)2 (1)
[식 (1) 중, Ci 는 게이트 절연부의 단위 면적당의 정전 용량, L 은 소스 전극과 드레인 전극 사이의 간격 (채널 길이), W 는 채널폭, Vg 는 게이트 전압, Vt 는 임계 전압이다.]
μ 가 상이한 유기 반도체부를 형성한 전계 효과 트랜지스터를 스위칭용 소자로서 구동한 경우에는, 액정 (LCD), PD (Paper Display), DP (Digital Paper) 의 3 종의 표시 디바이스에 있어서의, 표시 픽셀의 구동 전압 (Von) 에 대한 표시 픽셀에 인가되는 전압 (V) 의 비 (V/Von) 의 값이 충분히 높은 값, 구체적으로는 0.99 이상이 아니면 표시 디바이스를 구동할 수 없는 것이 알려져 있다.
여기에서, 스위칭용 소자의 드레인 전류 (표시 픽셀에 통전되는 전류와 동일해지는) (Id) 는, 공지된 하기 식으로부터,
Id=Cpx?∂V/∂t=μ(W/L)Ci(Von-V)(Vg-Vt)
[식 중, Cpx 는 표시 픽셀의 용량, V 는 표시 픽셀에 시각 (t) 에 인가되어 있는 전압, μ 는 이동도, W 는 채널폭, L 은 채널 길이, Ci 는 게이트 절연부의 정전 용량, Vg 는 게이트 절연부로의 인가 전압, Vt 는 유기 반도체부의 임계 전압이다.]
∂V/(Von-V)=μ(W/L)(Ci/Cpx)(Vg-Vt)∂t
가 유도되고, 이것을 적분하면,
∫[1/(Von-V)]dV=∫μ(W/L)(Ci/Cpx)(Vg-Vt)dt
가 되고, 여기에서, t=0 에서 V=0 이 되는 조건으로부터 적분 상수가 정해지고, 결과로서 식 (3) 이 된다.
V=Von[1-exp(-t/τ)] (3)
또한, 식 (3) 에 있어서,
τ=1/[μ(W/L)(Ci/Cpx)(Vg-Vt)] 이다.
이 결과로부터, 3 종의 표시 디바이스의 구동 회로에서, 상이한 μ 의 값을 갖는 유기 반도체부를 갖는 전계 효과 트랜지스터를 사용했을 때, V/Von 값이 어떻게 변하는지를 알 수 있다. 그것을, 실제의 표시 디바이스에 대하여 적용한 결과를 도 3 에 나타낸다. 또한, LCD, PD, DP 의 각각에 대해, [프레임 주파수 (Hz), 라인수 (개)] 는, [60, 1000], [60, 1000], [5, 2000] 이다. 도 3 에 의하면, μ ≥ 1.0㎠/(V?s) 이므로 LCD 의 구동도 가능해지는 것을 알 수 있다.
본 발명에 있어서, 유기 반도체부의 이동도를 1.0㎠/(V?s) 이상으로 하는 방법에 대해서 설명한다. 이동도를 저하시키는 요인으로는, 다결정 중에서 결정 입자 사이에 존재하는 얕은 트랩을 생각할 수 있다. 얕은 트랩은, 상기 설명한 깊은 트랩과 동일한 원인에 의해 발생하는데, 그 깊이가 얕기 때문에 열적으 로 빠져나가는 것이 가능하고, 전하의 수송에 영향을 미치기 때문에 이동도에 영향을 미친다. 즉, 얕은 트랩에 포획된 전하는, 그로부터 빠져나가는 데 시간이 걸려 이동도가 느려진다. 또한, 전극과 반도체의 계면의 장벽이 커 반도체로부터 충분한 전류를 흘릴 수 없으면, 겉보기의 이동도가 낮아지는 경우도 보이므로, 전극의 재료, 형상 등도 적절히 선택할 필요가 있다.
(1) 순도가 높은 유기 반도체 재료를 사용한다.
불순물 유래의 얕은 트랩을 적게 하기 위해 순도가 높은 유기 재료를 사용한다. 그 바람직한 것은 95wt% 이상, 더욱 바람직한 것은 97wt% 이상이다.
(2) 결정 입자의 크기를 크게 하여 입자의 접속점을 적게 한다.
예를 들어, 결정 입자가 커지는 유기 반도체 재료를 선택하거나, 결정 입자가 커지는 제막 조건을 선택함으로써, 입자의 접속점 그 자체를 적게 하는 것을 생각할 수 있다. 결정 입자 사이에 존재하는 트랩을 제어한다.
(3) 보텀게이트 구조의 소자에 있어서, 절연막에 유기 폴리머를 사용하고, 그 위에 유기 반도체를 형성한다.
이것은, 유기 폴리머 절연막 상에 유기 반도체를 제막할 때, 폴리머와 유기 반도체 사이의 습윤성이나 접착성이, 무기 산화물 등의 무기 절연막 재료와 유기 반도체 사이의 그것보다 양호하므로, 트랩이 적은 유기 반도체막이 형성되기 때문인 것으로 생각된다. 단, 폴리머 재료의 극성이 낮은 것, 흡수율이 낮은 것이 바람직하다. 절연막에 유기 폴리머를 사용한다.
(4) 적절한 전극의 조합
전극과 반도체 사이의 전하의 주입이 스무스 (smooth) 하게 되는 전극을 조합한다. 예를 들어, 정공의 주입에는 일함수가 큰 금이나 백금, ITO 등의 재료를 선택한다. 또한, 전극의 형상에 솟아오른 에지부 (바리케이드) 가 없도록, 포토리소그래피에서도 바리케이드를 발생시키기 쉬운 리프트 오프보다 금속의 에칭으로의 패터닝이 바람직하다.
본 발명의 전계 효과 트랜지스터의 유기 반도체부는, 특별히 한정되는 것은 아니지만, α-섹시티오펜, 디알킬섹시티오펜으로 대표되는, 티오펜환을 4 개 이상 포함하는 올리고티오펜류 ; 티오펜환, 벤젠환, 플루오렌환, 나프탈렌환, 안트라센환, 티아졸환, 티아디아졸환, 벤조티아졸환을 합계 4 개 이상 연결한 것 ; 나프탈렌, 펜타센, 피렌, 페릴렌, 플러렌 등의 축합 방향족 탄화수소 ; 안트라디티오펜, 디벤조티에노비스티오펜, α,α'-비스(디티에노[3,2-b':2',3'-d]티오펜) 등의 축합 티오펜 및 그 유도체 ; 나프탈렌테트라카르복실산 무수물, 나프탈렌테트라카르복실산 디이미드, 페릴렌테트라카르복실산 무수물, 페릴렌테트라카르복실산 디이미드 등의 방향족 카르복실산 무수물이나 그 이미드화물 ; 프탈로시아닌, 퍼플루오로프탈로시아닌, 테트라벤조포르피린 및 그 구리나 아연 등의 금속염 등의 대환상 화합물 ; 폴리티오펜, 폴리플루오렌, 폴리티에닐렌비닐렌, 폴리페닐렌비닐렌, 폴리페닐렌, 폴리아세틸렌, 폴리피롤, 폴리아닐린, 특히 레지오레귤러 폴리티오펜과 같은 자기 조직화를 나타내는 것이나, 폴리플루오렌이나 그 공중합체로 대표되는 액정성을 나타내는 고분자를 들 수 있다.
이들 중에서도 프탈로시아닌, 나프탈로시아닌, 포르피린, 벤조포르피린, 아 자포르피린, 티아포르피린, 옥사포르피린, 혼란성 포르피린 등으로 대표되는 환상 아자아눌렌 화합물이 바람직하다.
이들 중에서도, 프탈로시아닌, 퍼플루오로프탈로시아닌, 테트라벤조포르피린 및 그 구리나 아연 등의 금속염 등의 대환상 화합물이 바람직하고, 특히 바람직하게는 하기 일반식으로 표시되는 금속 배위 포르피린 화합물이 바람직하다.
[화학식 1]
Figure 112007021887221-pct00002
[상기 일반식 중, R1, R2, R3, R4, R5, R6, R7 및 R8 은 각각 독립적으로, 수소 원자, 수산기, 치환기를 갖고 있어도 되는 아미노기, 니트로기, 1 가의 유기기, 또는 할로겐 원자를 나타내고, R9, R10, R11 및 R12 는 각각 독립적으로, 수소 원자, 1 가의 유기기, 또는 할로겐 원자를 나타내고, M 은 금속 원자를 나타낸다.]
상기 일반식에 있어서, R1～R8 의 아미노기의 치환기로는, 예를 들어 탄소수 1～10 의 알킬기 등을 들 수 있다. 또, R1～R8 의 1 가의 유기기로는, 탄소수 1～10 인 것이 바람직하고, 구체적으로는, 예를 들어 알킬기, 알콕시기, 알킬티오 기, 아실기, 카르복실기와 탄소수 1～10 의 알코올의 에스테르기, 포르밀기, 카르바모일기 등을 들 수 있고, 이들 유기기는 치환기를 갖고 있어도 된다. 또, R1～R8 의 할로겐 원자로는, 예를 들어 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등을 들 수 있다.
또, 인접하는 R1 과 R2, R3 과 R4, R5 와 R6, 및 R7 과 R8 은, 결합하여 고리를 형성하고 있어도 되고, 그 경우에 형성되는 고리로는, 예를 들어 벤젠환, 나프탈렌환, 안트라센환 등의 방향족환 ; 피리딘환, 퀴놀린환, 푸란환, 티오펜환 등의 복소환 ; 시클로헥센환 등의 지환식환 등을 들 수 있다.
또한, R9～R12 의 1 가의 유기기로는, 알킬기, 알콕시기, 알킬티오기, 카르복실기와 탄소수 1～10 의 알코올의 에스테르기, 아릴기 등을 들 수 있고, 이들 유기기는 치환기를 갖고 있어도 된다. 또, R9～R12 의 할로겐 원자로는, 예를 들어 불소 원자, 염소 원자, 브롬 원자, 요오드 원자 등을 들 수 있다.
또, M 의 금속 원자로는, Cu, Ni, Fe, Zn 인 것이 바람직하고, Cu 인 것이 특히 바람직하다. 상기 일반식에 있어서, M 이 Cu 인 경우의 바람직한 화합물의 예를 이하에 나타낸다. 또한, 대칭성이 좋은 분자 구조인 것을 주로 예시하고 있지만, 비대칭 구조인 것이어도 된다.
[화학식 2]
Figure 112007021887221-pct00003
이상의 금속 배위 포르피린 화합물은, 1 종이 단독으로 사용되고 있어도 되고, 2 종 이상의 혼합물로서 사용되고 있어도 된다. 또, 유기 반도체부에는, 산화 방지제 등의 각종 첨가제가 첨가되어 있어도 된다.
본 발명의 전계 효과 트랜지스터에 있어서의 상기 유기 반도체부는, 상기 유기 반도체의 용액을 사용하여 도포법, 또는 인쇄법 등에 의해 용액층을 형성한 후, 건조시킴으로써 형성된다.
그 때의 용매로는, 상기 유기 반도체를 용해시킬 수 있는 것이면 제한은 없고, 유기 반도체의 종류 등에 따라 임의의 용매를 사용할 수 있다.
또, 용액의 층을 형성하는 방법으로도, 특별히 제한은 없고, 예를 들어 캐스팅, 스핀 코팅, 딥핑, 블레이드 코팅, 와이어바 코팅, 스프레이 코팅 등의 도포법, 잉크젯 인쇄, 스크린 인쇄, 오프셋 인쇄, 볼록판 인쇄 등의 인쇄법, 마이크로 컨택트 프린팅법 등의 소프트리소그래피법 등을 들 수 있다. 또한, 이들 수법은 적절히 2 종 이상 조합하여 사용해도 된다. 또, 도포와 유사한 수법으로서, 수면 상에 형성한 반도체 재료의 단분자막을 기판에 옮겨 적층하는 랭뮤어-블로젯법, 액정이나 융액 상태의 반도체 재료를 2 장의 기판으로 협지시키거나 모세관 현상에 의해 2 장의 기판 사이에 도입하거나 하는 방법 등도 들 수 있다.
또한, 상기 방법에 의해 금속 배위 포르피린 화합물의 유기 반도체부를 형성하는 경우, 금속 배위 포르피린 화합물 자체를 용매에 용해한 용액을 도포 등을 하는 방법 외에, 금속 배위 포르피린 화합물의 전구체를 용매에 용해한 전구체 용액을 조제하고, 이 전구체 용액을 도포 등을 한 후, 그 전구체의 화학 구조를 변화시켜 최종적인 금속 배위 포르피린 화합물로서 반도체부를 형성하는 방법을 채용할 수도 있다. 이 방법은, 특히 용매에 난용인 금속 배위 포르피린 화합물의 유기 반도체부를 형성하는 경우에 유효하다.
전구체를 사용하여 금속 배위 포르피린 화합물의 유기 반도체부를 형성하는 경우의 그 전구체로서는, 예를 들어 다음에 나타내는 비시클로 구조를 갖는 금속 배위 포르피린 화합물이, 가열에 의해 에틸렌 분자가 해리되어 벤젠환으로 변화된다. 또, 하기 비시클로 구조 및 그것이 변화된 벤젠환의 2 개의 결합수는 포르피린에 연결되는 결합수이다.
[화학식 3]
Figure 112007021887221-pct00004
비시클로 구조는 입체적으로 부피가 크므로, 결정성이 낮고, 그 때문에 비시클로 구조를 갖는 분자는 용해성이 양호하고, 그 용액을 도포했을 때, 결정성이 낮거나, 또는 무정형 도포막이 얻어지기 쉽다. 또, 비시클로 구조는, 가열 공정을 거침으로써 벤젠환으로 변화되면 평면성이 양호한 분자 구조가 되므로, 결정성이 양호하게 된다. 따라서, 비시클로 구조를 갖는 전구체로부터의 화학 변화를 이용함으로써, 용매에 대한 용해성이 낮은 포르피린 화합물을 사용하여 유기 반도체부를 용액으로부터 형성하는 경우라도, 결정성이 양호한 포르피린 화합물로 이루어지는 유기 반도체부를, 도포 등에 의해 얻을 수 있다. 또, 전구체를 최종적인 포르피린 화합물로 변환할 때의 가열은, 도포 용매를 증류 제거하는 등의 다른 목적을 겸하고 있어도 된다.
일반적으로, 용액을 사용한 유기 반도체부의 형성에서는, 성막성이 높아지지 않고, 결정성이 높은 유기 반도체부가 얻어지기 어렵다고 되어 있는데, 상기 전구체를 사용하는 방법에 의하면, 용액을 사용하여 결정성이 높은 우수한 특성을 갖는 유기 반도체부를 얻을 수 있다. 그리고, 이렇게 하여 형성된 유기 반도체부를 갖는 전계 효과 트랜지스터는, 캐리어 이동도가 높고, 또한, On/Off 비가 높다는 바람직한 특성을 갖는다. 또한, 상기 전구체를 사용하는 방법은, 포르피린 화 합물에 한정되지 않고, 다른 유기 반도체 재료 일반에 적용할 수 있는 방법이다.
이러한 전구체를 도포하기 위한 용매는, 특별히 제한은 없지만, 헥산, 헵탄, 옥탄, 이소옥탄, 노난, 데칸 등의 지방족 탄화수소류 ; 톨루엔, 벤젠, 자일렌, 클로로벤젠, 테트랄린, 아니솔 등의 방향족 탄화수소류 ; 메탄올, 에탄올, 프로판올, 부탄올 등의 저급 알코올류 ; 아세톤, 메틸에틸케톤, 시클로펜탄온, 시클로헥사논 등의 케톤류 ; 아세트산 에틸, 아세트산 부틸, 락트산 메틸, 벤조산 에틸 등의 에스테르류 ; 피리딘, 퀴놀린 등의 함질소 유기 용매류 ; 클로로포름, 염화 메틸렌, 디클로로에탄, 트리클로로에탄, 트리클로로에틸렌 등의 할로겐화 탄화수소류 ; 에틸에테르, 테트라히드로푸란, 디옥산, 디메톡시에탄 등의 에테르류 ; 디메틸포름아미드, 디메틸아세트아미드 등의 아미드류의 용매 등을 들 수 있다. 그 중에서도, 안전성이나 취급 용이성, 각종 도포법과의 조합의 용이성 면에서, 방향족 탄화수소류, 케톤류, 에스테르류가 바람직하다. 또한, 비점이나 점도 등의 물성을 조정하기 위하여, 2 종 이상의 용매를 혼합하여 사용하는 것도 가능하다.
상기 포르피린 화합물에 있어서의 전구체의 예를 들면, 피롤환에 벤젠환이 축합되어 있는 벤조포르피린 화합물은, 비시클로 구조를 갖는 전구체로부터 생성할 수 있기 때문에, 상기 방법을 이용하여 도포 등에 의해 유기 반도체부를 형성하는데 유리하다.
또, 전구체를 사용하여 유기 반도체부를 형성하는 경우에는, 전구체 용액의 도포나 인쇄 등의 형성 공정과 가열 등의 화학 구조 변화 공정을 반복하면, 전구체와 유기 반도체 재료의 용해성이 다른 것을 이용하여 유기 반도체부가 전구체 용액 에 용해되지 않도록 하면서 적층하여 두꺼운 막을 형성하는 것이 가능해진다.
또한, 유기 반도체부의 결정의 방향을 제어하는 수법으로서, 에피택셜 성장법, 도포후의 러빙 등의 수법을 사용할 수 있다. 이들 수법에 의해, 반도체층의 캐리어 이동도를 향상시켜 채널의 전기 저항률을 저하시키는 것 등이 가능해진다.
또, 유기 반도체부는, 반도체부의 특성을 변화시키는 것을 목적으로 하여 미량의 원소나 원자단, 분자, 고분자 등의 불순물을 함유시키는, 이른바, 도핑이 실시되어 있어도 된다. 그 때의 도핑 방법으로는, 형성하고자 하는 유기 반도체부의 특성 등에 따라 공지된 것을 임의로 사용할 수 있다. 도펀트로는, 구체예로는, 산소, 수소 등의 가스, 염산, 황산, 술폰산 등의 산, PF5, AsF5, FeCl3 등의 루이스산, 요오드 등의 할로겐 원자, 나트륨, 칼륨 등의 금속 원자 등을 들 수 있다.
또한, 도핑 방법으로는, 예를 들어 유기 반도체 재료나 전구체의 용액에 그들 도펀트를 혼합하거나, 전구체부의 형성 단계에서 그들 도펀트의 가스나 용액에 접촉 또는 침지시키거나 하는, 유기 반도체부 형성전에 처리하는 방법, 및 형성한 유기 반도체부를 그들 도펀트의 가스나 용액에 접촉 또는 침지시키거나, 또는 전기 화학적인 처리를 하거나 하는, 유기 반도체부 형성 후에 처리하는 방법 등이 채용된다.
이들 도핑 처리에 의해, 캐리어 밀도의 증가 또는 감소에 의한 전기 전도도의 변화, 캐리어의 극성 (p 형 또는 n 형) 의 변화, 페르미 준위의 변화 등의 효과 가 얻어진다.
또한, 이와 같이 하여 형성된 유기 반도체부는, 예를 들어 가열 처리에 의해, 성막시에 생긴 반도체부 중의 변형을 완화하거나, 산소나 수소 등의 산화성 또는 환원성 기체나 액체에 노출시킴으로써, 산화 또는 환원에 의한 특성 변화를 유기하고, 반도체부 중의 캐리어 밀도를 증가 또는 감소시키거나, 기계적 처리를 실시하거나, 또는 코로나 방전 등의 전기적 처리를 실시하거나 하는 후처리가 실시되어도 된다.
본 발명의 전계 효과 트랜지스터에 있어서, 유기 반도체부는, 단일한 층으로 형성되어 있어도 되고, 2 이상의 층으로 형성되어 있어도 된다. 또, 유기 반도체부의 막두께는, 두꺼워질수록 누설 전류가 증가될 우려가 커지므로, 필요한 기능을 할 수 있는 범위에서 얇을수록 바람직하고, 10㎛ 이하인 것이 바람직하고, 1㎛ 이하인 것이 더욱 바람직하고, 500㎚ 이하인 것이 특히 바람직하고, 50㎚ 이하인 것이 가장 바람직하다. 또, 1㎚ 이상인 것이 바람직하고, 5㎚ 이상인 것이 더욱 바람직하고, 10㎚ 이상인 것이 특히 바람직하다.
본 발명에 있어서의 전계 효과 트랜지스터는, 다음의 (a), (b) 를 함께 만족시키는 것이 바람직하다.
(a) 70℃ 에서 게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 게이트에 5.0±0.1 시간 인가했을 때의, 임계 전압의 변화가 5V 이내이다.
(b) 유기 반도체부가 유기 반도체 용액을 사용하여 형성되고, 또한 그 유기 반도체부의 이동도가 1.0㎠/(V?s) 이상이다.
구동에 의한 임계 전압 변화가 작고, 또한 이동도가 크면, 디바이스의 설계에 여유가 생기기 때문에 바람직하다. 즉, 작은 (게이트폭이 좁은) 트랜지스터에서, 임계 전압 변화의 보정 회로도 불필요해지거나 또는 단순해지기 때문이다. 또한, 유기 EL 과 같은 전압 구동형 소자를 구동하는 경우에는, 큰 전류를 흘리는 것에 추가하여, 액티브 매트릭스 액정 디스플레이의 트랜지스터와 상이하고, 항상 게이트에 전압이 인가되어 있는 소자에도 유리하게 이용할 수 있게 되기 때문에, 특히 바람직하다. 또한, 디스플레이뿐만 아니라, 드라이버 회로에 사용하기 위해서는, (a) 와 (b) 를 함께 만족하는 것이 바람직하다. 드라이버 회로에는 디스플레이보다 빠른 응답성과 높은 안정성이 필요하기 때문이다.
한쪽만 만족시켜도, 트랜지스터의 구조 (게이트 폭이나 길이) 의 설계에 여유를 갖게 함으로써, 실용적으로 사용하는 것을 얻을 수 있는 경우도 있는데, 트랜지스터 부분이 커지는 것은 개구율의 저감이나 단수명화, 또는 주변 드라이브 회로의 고비용화를 야기하게 되어 불리하게 된다.
(a), (b) 를 함께 만족하는 전계 효과 트랜지스터를 얻기 위해서는, 다음과 같은 수단을 들 수 있다.
상기 설명한 바와 같이, (a), (b) 모두 반도체가 관련되어 있는 경우에는, 깊거나, 얕은 정도의 차이는 있지만, 트랩이 관계하고 있다. 따라서, 이 트랩의 수를 저감시키는 방법이나 트랩을 소멸시키는 방법은 공통적이기 때문에, 그들을 단독, 또는 조합하여 사용함으로써 달성할 수 있다. 즉,
?고순도의 반도체 재료를 사용한다. 바람직하게는, 순도 95wt% 이상, 더욱 바람직하게는 97wt% 이상의 반도체 재료를 사용한다.
?큰 결정 입자가 생기거나, 또는 고차의 질서 구조를 형성할 수 있는 반도체 재료를 선택한다.
?적절한 폴리머 절연막을 사용한다.
?적절한 오버코트를 조합한다.
?에이징 처리를 실시한다.
더욱 바람직하게는, 다음의 방법을 사용한다.
?전구체의 막을 변환하여 결정성 저분자 반도체막을 얻는 재료를 사용한다.
?반도체 재료에 아자아눌렌 화합물을 사용한다.
?에칭에 의해 패터닝된 금속 전극을 사용한다.
<전계 효과 트랜지스터의 구조>
본 발명의 전계 효과 트랜지스터의 기본적인 구조를 도면에 기초하여 설명하면, 도 1(A)～(D) 는, 각각, 본 발명의 전계 효과 트랜지스터에 있어서의 횡형 전계 효과 트랜지스터 (「FET」로 불리고 있다.) 의 실시예를 나타내는 종단면도이다. 도 1(A)～(D) 에 있어서, 본 발명의 전계 효과 트랜지스터는, 지지 기판 (1) 상에, 게이트 절연부 (3) 와, 그 게이트 절연부 (3) 에 의해 격리된 게이트 전극 (2) 및 유기 반도체부 (4) 와, 그 유기 반도체부 (4) 에 접하여 형성된 소스 전극 (5) 및 드레인 전극 (6) 을 갖고 있다. 그 구조는 특별히 한정되지 않고, 대표적으로는, 도 1(A) 에 나타나는 보텀게이트?보텀컨택트형, 도 1(B) 에 나타나는 보텀게이트?톱컨택트형, 도 1(C) 에 나타나는 톱게이트?보텀컨택트형, 및 도 1(D) 에 나타나는 톱게이트?톱컨택트형 등을 들 수 있다.
또한, 도 2 는, 본 발명의 전계 효과 트랜지스터에 있어서의 정전 유도 트랜지스터 (「SIT」 로 불리고 있다.) 의 실시예를 나타내는 종단면도이다. 상기 기술한 FET 에서는, 소스 전극 (5) 및 드레인 전극 (6) 이 지지 기판 (1) 상에 병렬로 배치되고, 전류가 흐르는 방향이 게이트 전극 (2) 에 의해 유기되는 전장에 수직 방향인 것에 대해, SIT 에서는, 소스 전극 (5) 과 드레인 전극 (6) 이 그 사이에 유기 반도체부 (4) 를 끼워 지지 기판 (1) 상에 종렬로 배치되고, 그 사이의 유기 반도체부 (4) 중에 게이트 절연부 (3) (도시하지 않음) 에 의해 절연된 게이트 전극 (2) 이 그물코상, 줄무늬상, 또는 격자상 등으로 소정의 간격을 유지하여 배치되어 있고, 전류가 흐르는 방향은 게이트 전극 (2) 에 의해 유기되는 전장에 평행 방향인 점에서, 상기 기술한 FET 와는 상이하다.
그리고, SIT 에서는, FET 에 비교하여, 채널 영역의 소스-드레인 방향에 수직인 평면의 단면적의 총합인 채널의 단면적을 크게 취할 수 있기 때문에, 한번에 다수의 캐리어를 소스 전극으로부터 드레인 전극으로, 또, 드레인 전극으로부터 소스 전극으로 이동시킬 수 있음과 함께, 소스 전극과 드레인 전극이 종렬되어 있기 때문에, 소스 전극과 드레인 전극 사이의 거리를 작게 할 수 있으므로, 응답이 고속으로 되고, 대전류를 흘리거나, 고속의 스위칭을 실시하거나 하는 용도에 사용하는데 바람직하게 된다.
또, SIT 에 있어서, 게이트 전극 (2) 끼리 사이의 간격은 임의이지만, 통상은, 소스 전극 (5) 및 드레인 전극 (6) 사이의 거리 (유기 반도체부 (4) 의 두께) 보다 작은 것이 바람직하다. 또, 게이트 전극 (2) 의 두께는, 10㎚ 이상인 것이 바람직하고, 20㎚ 이상인 것이 특히 바람직하고, 또, 10㎛ 이하인 것이 바람직하고, 1㎛ 이하인 것이 특히 바람직하다.
본 발명의 전계 효과 트랜지스터의 기본적인 구조는, 상기 기술한 바와 같은데, 본 발명의 전계 효과 트랜지스터는, 도 1, 도 2 에 나타나는 구조의 전계 효과 트랜지스터에 조금도 한정되지 않고, 상기 부의 사이나 최외부 상에 상기 부 이외의 층이 추가로 형성되어 있어도 된다. 예를 들어, 도 1(A), 도 1(B) 에 나타나는 전계 효과 트랜지스터와 같이, 유기 반도체부 (4) 가 표출되어 있는 전계 효과 트랜지스터에 있어서는, 유기 반도체부 (4) 에 대한 습기 등의 외기의 영향을 최소한으로 하기 위해, 또는 반도체 특성 그 자체를 개량하기 위해, 그 위에 추가로 보호층이 형성되어 있는 것이 바람직하다. 그 경우, 보호층의 재료로는, 예를 들어 폴리스티렌, 폴리비닐나프탈렌, 폴리(4-메틸스티렌), 폴리(α-메틸스티렌), 폴리아세나프틸렌 등의 방향족을 포함하는 탄화수소 고분자, 폴리메틸메타크릴레이트나 폴리벤질메타크릴레이트 등의 메타크릴 수지나 아크릴 수지, 폴리비닐알코올, 폴리염화비닐리덴, 폴리불화비닐리덴, 폴리올레핀, 폴리이미드 수지, 폴리우레탄 수지, 폴리카보네이트 수지, 에폭시 수지, 불소 수지 등의 유기계 폴리머 또는 이들의 공중합체, 실록산 수지, 산화 규소, 산화 알루미늄, 질화 규소 등의 산화물이나 질화물 등의 무기물을 들 수 있다. 이들 중에서, 반도체와 접하여 형성되는 보호층으로는 방향환을 포함하는 유기 폴리머가 바람직하고, 나아가서는 벤젠환을 포함하는 폴리머, 그 중에서도 폴리스티렌이 특히 바람직하다. 또한, 이들을 적층하여, 특성 개량 효과와 가스 배리어성을 갖게 하는 것도 가능하다. 또한, 저분자 화합물을 혼합하고, 반도체막에 작용시킴으로써 반도체막의 캐리어 이동도나 캐리어 밀도 등의 특성을 제어하는 것도 가능하다.
보호층의 형성 방법으로는, 공지된 각종 방법을 임의로 사용할 수 있지만, 보호층이 유기 폴리머로 이루어지는 경우에는, 예를 들어 그 용액을 도포한 후, 건조시켜 유기 폴리머층으로 하는 방법, 그들의 모노머를 도포한 후, 중합하여 폴리머층으로 하는 방법 등을 들 수 있고, 또, 성막후에 가교 처리 등의 후처리를 적절히 실시해도 되고, 파릴렌이나 폴리이미드로 대표되는 기상에서 적층하면서 중합하여 제막하는 방법도 가능하다. 또, 보호층이 무기물로 이루어지는 경우에는, 예를 들어 스퍼터링법, 증착법, 화학 기상 성장 (CVD) 법 등의 드라이 프로세스를 사용하는 방법이나, 졸겔법으로 대표되는 용액을 사용한 방법 등을 들 수 있다.
또, FET 를 구성하는 재료, 특히, 유기 반도체부에 사용되는 유기 반도체 재료가 광을 흡수하여 전하를 발생시키는 경우, 원하는 영역에, 예를 들어 크롬, 알루미늄, 은, 금 등의 금속의 막, 카본 블랙 등의 안료를 분산시킨 수지막, 유기 색소의 막 등에 의해, 광의 투과율이 작은 패턴 (이른바, 블랙 매트릭스) 을 형성할 수도 있다.
(전압 인가 처리)
본 발명에 있어서, 임계 전압의 변화가 5V 이내인 전계 효과 트랜지스터를 제조하기 위해서는, 전압 인가 (에이징) 처리를 실시하는 것이 바람직하다. 이 처리는, 전계 효과 트랜지스터의 각 부를 형성한 후에 실시되므로, 전계 효과 트랜지스터를 실제로 가해지는 전압 스트레스에 가까운 조건에서 전압을 인가하여 장시간 처리함으로써 실시할 수 있다. 처리 온도, 인가 전압, 처리 시간 등의 처리 조건은 사용하는 반도체 재료, 게이트 절연막 재료나 층구성에 따라 상이하지만, 온도는 높은 것이 처리 시간이 짧아지고, 20℃ 이상, 바람직하게는 40℃ 이상, 더욱 바람직하게는 50℃ 이상에서 처리하는 것이 바람직하다. 고온에서는 소자의 열화 우려가 있기 때문에, 150℃ 이하, 바람직하게는 100℃ 이하가 바람직하다. 또한, 처리 시간은, 무기 절연막에서는 2 시간 이상, 바람직하게는 10 시간 이상, 더욱 바람직하게는 50 시간 이상이 바람직하고, 폴리머 절연막에서는 1 분 이상 실시하는 것이 바람직하다.
에이징 처리에 의한 메커니즘은 불명확하지만, 임계 전압 시프트가 불가역으로 변화되는 성분과 가역으로 변화되는 성분이 있고, 에이징에 의해 이 불가역으로 변화되는 성분을 충분히 작게 하는 것이, 높은 구동 안정성을 얻는데 유효하기 때문인 것으로 생각된다. 이 에이징시에는, 게이트와 드레인 전압을 둘다 인가하여, 드레인 전류를 흘려 에이징하는 것이 바람직하다. 이유는 명확하지 않지만, 흘리는 전류에 의해 임계 전압의 불안정화를 야기하는 부분 (예를 들어 트랩 등) 이 제거되는 효과가 있는 것으로 추정된다.
본 발명의 전계 효과 트랜지스터의 On/Off 비는 800 이상을 갖는 것이 바람직하고, 1,000 이상을 갖는 것이 특히 바람직하다.
(전계 효과 트랜지스터의 용도)
전계 효과 트랜지스터는 액티브 매트릭스 구동의 표시 소자에 사용되고, 액 정 디스플레이, 폴리머 분산형 액정 디스플레이, 전기 영동형 디스플레이, 토너 디스플레이, 유기 EL 디스플레이, 무기 EL 디스플레이, 발광 다이오드 디스플레이 등을 들 수 있고, 그 화소 스위치로서 사용된다.
실시예
이하, 본 발명을 실시예에 의해 더욱 구체적으로 설명하지만, 본 발명은 그 요지를 벗어나지 않는 한, 이하의 실시예에 한정되는 것은 아니다.
<합성예 1 : 비시클로포르피린 구리 착물의 합성>
S.Ito, N.Ochi, T.Murashima, H.Uno, N.Ono, Heterocycles, vol.52, 399 (2000) 에 기재된 방법에 준하여, 하기 루트로 비시클로포르피린으로부터 구리 비시클로포르피린 착물을 합성하였다. 즉, 하기 구조의 비시클로포르피린 92.8㎎ (0.16mmol) 과 아세트산 구리 (Ⅱ) 2 수화물 313.6㎎ (1.6mmol) 을 클로로포름 150mL/메탄올 15mL 의 혼합액에 용해하고, 약 1 시간 교반하였다. 알루미나 TLC (전개 용매 클로로포름/헥산=1/1) 에 의해, 원료는 소실되고 신규 화합물이 생성되어 있는 것이 확인되었기 때문에, 물을 첨가하여 반응을 정지시키고, 그대로 물로 세정하고, 유기층을 분리하였다. 또한, 포화 식염수로 세정한 후, 무수 황산 나트륨에 의해 건조시켰다. 건조제를 여과지에 의해 여과한 후 용매를 증류 제거하고, 알루미나겔에 의해 크로마토그래피 (전개 용매 클로로포름/헥산=1/1) 를 실시하고, 목적물만을 포함하는 프랙션만을 모아 농축시켰다. 농축 도중에 메탄올을 첨가하고, 더욱 농축을 계속하면 목적물의 침전이 생성되었다. 이것을, 여과지를 사용하여 여과 분리하고, 진공 건조시켰다. 이렇게 해서 얻어진 비시클로포르피린 구리 착물의 수량은 76.5㎎, 수율은 75% 이었다.
[화학식 4]
Figure 112007021887221-pct00005
얻어진 비시클로포르피린 구리 착물 0.8㎎ 을 클로로포름 1.25g 에 용해하고, 유리 기판 상에 2,000rpm 으로 스핀 코트하여 막을 형성하고, 얻어진 막을, 4℃/분으로 가열하면서 흡수 스펙트럼을 측정하였다. 그 결과를 도 4 에 나타낸다. 이로부터, 하기에 나타내는 바와 같이, 120～180℃ 의 사이에서 비시클로포르피린 구리 착물로부터 벤조포르피린 구리 착물로의 변환이 일어나고 있는 것을 알 수 있다.
[화학식 5]
Figure 112007021887221-pct00006
<합성예 2 : 비시클로포르피린의 합성>
S.Ito, N.Ochi, T.Murashima, H.Uno, N.Ono, Heterocycles, vo1.52, 399 (2000) 에 기재된 방법에 준하여, 하기 루트로 비시클로포르피린을 합성하였다.
<딜스?앨더 반응>
[화학식 6]
Figure 112010045695677-pct00022
환류 냉각관을 장착한 2L 의 4 구 플라스크에 트랜스-1,2-디페닐술포닐에틸렌 (52.74g, 171mmol) 을 넣고, 톨루엔 1.6L 에 분산시켰다. 이어서, 1,3-시클로헥사티엔 (20.52mL, 205.2mmol) 을 이 용액에 첨가하고, 5 시간 환류시켜 열 딜스?앨더 반응을 실시하였다. 반응 종료후, 증발기로 감압 농축하고, 헥산으로 세정함으로써, 목적물인 2-엑소, 3-엔도-비스(페닐술포닐)비시클로[2.2.2]옥트-5-엔을 72g (수율 99%) 얻었다. 반응 종료의 기준으로는, 톨루엔 중에 분산되어 있던 원료의 트랜스-1,2-디페닐술포닐에틸렌이 완전히 용해되는 것, HPLC (Column : CAPCELL PAK C18 MG S-5㎛, Column size : 4.6mmI.D.×250㎜, Eluent : THF 70vol% ; Water 30vol%) 에 의해 원료의 1.939 분의 피크가 소실되고, 목적물의 2.077 분의 피크가 생성됨으로써 반응 종료를 판단하였다.
<피롤화 반응>
[화학식 7]
Figure 112010045695677-pct00023
2L 의 4 구 플라스크에 2-엑소, 3-엔도-비스(페닐술포닐)비시클로[2.2.2]옥트-5-엔 (54.32g, 140mmol) 을 첨가하여 질소 치환하고, 탈수 THF 700mL 를 첨가하여 용해시켰다. 이 용액에 이소시아노에틸카르복실레이트 (17.01g, 154mmol) 를 첨가하여 빙욕에서 냉각시켰다. (이 때의 내부 온도는 0℃ 로 한다.) 이 냉각된 용액에 t-BuOK/THF 1M 용액 (350mL, 350mmol) 을 5mL/min 의 적하 속도로 천천히 적하하였다. (적하시의 내부 온도의 상승은 1℃ 정도이었다.) 적하 종료후, 반응 용액을 실온으로 되돌리고, 6 시간 교반하였다. 교반후, 1N 염산을 첨가하고 (이 때, 내부 온도는 3℃ 상승시켰다.), 클로로포름으로 추출, 물로 세정한 후, 유기층을 무수 황산 나트륨으로 건조, 실리카겔 칼럼 크로마토그래피 (클로로포름) 로 정제함으로써, 목적물인 에틸 4,7-디히드로-4,7-에타노-2H-이소인돌-1-카르복실레이트를 24g (수율 79%) 얻었다. 반응 종료의 기준으로는, HPLC (Column : CAPCELL PAK C18 MG S-5㎛, Column size : 4.6mmI.D.×250㎜, Eluent : THF 70vol% ; Water 30vol%) 에 의해 원료의 피크가 소실되고, 목적물의 3.110 분의 피크가 생성됨으로써 반응 종료를 판단하였다.
<LiAlH4 에 의한 환원 반응>
[화학식 8]
Figure 112010045695677-pct00024
100mL 의 4 구 플라스크를 질소 치환하고, LiAlH4 (0.646g, 17.02mmol) 를 계량하여 취하였다. 이 플라스크에 THF 22mL 를 첨가하였다. 이 때, 플라스크를 빙냉시켜 0℃ 로 하였다. 다음으로, 비시클로피롤 (1g, 4.60mmol) 을 THF 30mL 에 용해시키고, 이 용액을 천천히 첨가하여 교반하였다. 이 반응 도중에, 약 3 시간 후에는 실온으로 되돌렸다. 교반 개시후, HPLC 로 반응 상태를 추적하였다. 5 시간 후에는 목적물의 피크가 나타났기 때문에 아세트산 에틸을 첨가하여, 잔존하는 LiAlH4 를 분해하여 반응을 종료시켰다. 그 후, 암모늄클로라이드 수용액과 클로로포름으로 추출한 유기층을 황산 마그네슘으로 건조시켰다.
<피롤의 고리화 반응>
[화학식 9]
Figure 112010045695677-pct00025
상기 실험에서 추출한 클로로포름 용액을 추가로 희석하여 1.2L 로 하였다. 이 용액에 p-톨루엔술폰산 1 수화물 (0.368g, 2.14mmol) 을 첨가하여 고리화 반응을 24 시간 실시하였다.
<산화 반응>
[화학식 10]
Figure 112010045695677-pct00026
상기 실험에서 고리화 반응을 실시한 클로로포름 용액에 클로라닐 (0.566g, 2.30mmol) 을 첨가하여, 24 시간 산화 반응을 실시하였다. 반응 종료후, 포화 탄산수소나트륨수로 추출하고, 클로로포름층을 증발기로 농축하여 조생성물을 얻었다. 얻어진 조생성물을 클로로포름에 고농도로 용해시키고, 실리카겔 칼럼 크로마토그래피 (클로로포름 전개 용매) 로 분리 정제하고, 추가로 클로로포름/메탄올로 재결정하여 비시클로포르피린을 얻었다. 순도는 HPLC 및 MALDI-TOF-MASS, 원소 분석으로 확인하여 고순도인 것이 판명되었다.
<합성예 3 : 비시클로포르피린 구리 착물의 합성>
합성예 1 의 비시클로포르피린 구리 착물의 합성에 있어서, 알루미나겔에 의한 크로마토그래피를 실시하지 않은 것 이외에는, 합성예 1 과 동일하게 하여 비시클로포르피린 구리 착물을 얻었다.
(유기 반도체 재료의 순도 측정)
합성예 1～3 에서 얻어진 각 포르피린 재료, 및 펜타센 (도쿄 화성 공업사 제조) 의 순도를 CHN 원소 분석법을 사용하여 측정하였다. 또, 펜타센에 대해서는 승화 생성된 것을 사용하였다.
CHN 계측기로서 PERKIN ELMER 2400 Series Ⅱ CHN/O Analyzer 를 사용한 연소-열전도도 검출로 각 유기 반도체의 순도를 측정하였다. 순도 산출 방법으로는, 각각의 반도체를 외란 요인이 없도록 하기 위해, 10-5Torr 의 진공 하에서 3 시간 유지하고, 용매 및 수분을 제거한 후에 CHN 을 측정하였다. 얻어진 분석치에 대해서, 유기 반도체에 불가결한 원소인 탄소 (C) 원자에 주목하여, 분석치/이론치×100=순도(%) 로 산출하면, 하기와 같은 순도가 되었다.
그 결과를 하기 표에 나타낸다.
[표 1]
Figure 112007021887221-pct00012
<합성예 4 : 폴리아미드산 (카프톤 전구체) 의 합성>
실온, 질소 분위기 하에서, 4,4'-옥시디아닐린 2.0g (10mmol) 을 42㎖ 의 N-메틸-2-피롤리돈에 용해시켰다. 이 용액에 피로멜리트산 2 무수물 2.2g (10mmol) 을 첨가하여 개환 중부가 반응을 실시하고, 폴리이미드 전구체인 폴리아미드산의 중합을 실시하였다. 중합 개시 12 시간 후에, 중합 용액을 메탄올 500㎖ 중에 투입하여 재침전 처리를 실시하고, 폴리아미드산을 얻었다. 감압 건조시킨 후, N-메틸-2-피롤리돈에 용해시키고, 다시 메탄올로 재침전을 실시하였다. 이 재침전 처리를 2 회 반복하여 정제된 카프톤 전구체인 폴리아미드산을 얻었다.
(실시예 1)
ITO 유리판 (호와 산업사 제조, 2.5㎝×2.5㎝) 상에 포토레지스트 (닛폰 제온사 제조, ZPN1100) 를 사용하여 패터닝을 실시하고, 이어서 1wt% 의 염화철 (Ⅱ) 를 용해시킨 1 규정의 염화수소 수용액으로 불용 ITO 를 에칭한 후, 기판을 세정하여 게이트 전극을 제조하였다.
하기 구조의 불소화 폴리이미드를 시클로헥사논에 10wt% 농도가 되도록 용해시켜 용액을 조정하였다. 이어서, 0.2㎛ 의 PTFE 필터로 가압 여과를 실시하였다. 이 용액을 ITO 유리 기판 상에 1,600rpm 의 회전수로 스핀 코트를 실시하고, 180℃ 에서 건조시켜 폴리이미드로 이루어지는 게이트 절연층을 형성하였다. 막후계 (Tencor 사 제조 「Alpha-Step500」) 로 측정한 막두께는 3,100Å 이었다.
[화학식 11]
Figure 112007021887221-pct00013
이어서, 이 게이트 절연층 상에, 소스 전극 및 드레인 전극을 형성하기 위해 채널 (L : 1,000㎛, W : 40㎛) 의 섀도우마스크로 덮고, 크롬을 50Å, 금을 1,000Å 의 두께로 증착함으로써, 도 1 에 나타나는 보텀컨택트 구조의 소자를 제조하였다. 이어서, 보텀컨택트 구조의 소자 상에, 합성예 1 에서 얻어진 하기 분자 구조를 갖는 구리 테트라비시클로포르피린을 질소 분위기 하에서, 실온에서 클로로포름에 용해시켜 제조한 0.7 중량% 클로로포름 용액을 1,000rpm 으로 스핀 코트하고, 건조시켜 층을 형성한 후, 180℃ 에서 10 분간 가열 처리하고 반도체층으로 변환하여 유기 반도체층을 형성하였다.
[화학식 12]
Figure 112007021887221-pct00014
이 반도체층 상에 폴리스티렌 (Aldrich 사 제조) 을 실온에서 톨루엔에 용해시킨 10 중량% 톨루엔 용액을 2,000rpm 으로 스핀 코트하고, 100℃ 에서 10 분간 가열 처리하여 오버코트층을 형성하고, 전계 효과 트랜지스터 (FET-F) 를 제조하였다. 이렇게 하여 얻어진 전계 효과 트랜지스터 소자를, 70℃ 에서, 게이트 전압 Vg=-30V, 소스 전압 Vs 및 드레인 전압 Vd 를 0V 로 하여 게이트 전압의 스트레스를 가했다. 그 동안, 게이트 절연부 중의 전계 강도는 Vg/게이트부의 막두께로부터 산출할 수 있고, 97MV/m 이었다. 60 초마다 1 초간만 드레인 전압 Vd=-60V 를 인가하여 드레인 전류 (Id) 를 측정하고, 그 Id 의 값으로부터 임계 전압 (Vt) 을 구하였다. 이 측정을 5 시간 반복하여, 그 사이의 Id 의 변화로부터, Vt 의 변화를 측정하였다. 그 결과, 이 측정하는 동안에 변화된 Vt 는 2.8V 이고, 상당히 양호한 구동 안정성을 나타내는 것을 알 수 있다.
또, 얻어진 전계 효과 트랜지스터 소자의 소스 전극과 드레인 전극 사이에 인가된 전압 (Vd) 에 대하여 흐르는 전류를 Id, 소스 전극과 게이트 전극에 인가되는 전압을 Vg, 임계 전압을 Vt, 게이트 절연층의 단위 면적당의 정전 용량을 Ci, 채널 길이를 L, 채널폭을 W, 유기 반도체층의 이동도를 μ 로 하면, 그들은 상기 기술한 하기 (1) 식의 관계로 나타낼 수 있고, 다른 Vg 에 대한 Id 의 변화를 측정하고, Id 1/2 와 Vg 를 플롯한 그래프에 있어서의 경사로서 이동도 (μ) 를 구하고, 또, 그 그래프의 Id 절편으로부터 임계 전압 (Vt) 을 구하였다.
Id=[WCi/(2L)]μ(Vg-Vt)2 (1)
또, 소스 전극과 드레인 전극 사이에 인가된 전압 (Vd) 을 -30V 로 고정하고, 소스 전극과 게이트 전극에 인가되는 전압 (Vg) 을, -50V, +30V 로 했을 때의 소스 전극과 드레인 전극 사이에 흐르는 전류 (Id(-50V), Id(+30V)) 를 각각 측정하고, 이들의 비 (Id(-50V)/Id(+30V)) 에 의해 On/Off 비를 산출하였다.
그 결과, 이 전계 효과 트랜지스터의 이동도 (μ) 는 1.19㎠/(V?s) 이었다. 임계 전압 (Vt) 은 17.8V, On/Off 비는 1.45× 102 이었다.
(실시예 2)
표면에 두께 300㎚ 의 산화 피막을 게이트 절연부로서 형성한 N 형 실리콘 지지 기판 (Sb 도프, 저항률 0.02Ω㎝ 이하, 스미토모 금속 공업사 제조) 의 산화 피막의 전체면에, 진공 증착에 의해 두께 10㎚ 의 크롬 및 두께 100㎚ 의 금을 이 순서로 성막하고, 에칭에 의해, 소스 전극, 드레인 전극 이외의 부분의 금막을 제거함으로써, 길이 (L) 10㎛, 폭 (W) 500㎛ 의 채널을 갖도록, 소스 전극 및 드레인 전극을 형성하였다. 또, 이 전극과 상이한 위치의 산화 피막의 일부를 불산/불화 암모늄액으로 에칭하고, 노출된 부분의 실리콘 지지 기판 상에 두께 100㎚ 로 금을 증착하고, 이것을 게이트 전극에 대한 접점으로 하였다.
이어서, 이하의 제막, 및 전기 특성의 평가를, 산소나 습도의 영향을 피하기 위해, 모두 질소 분위기 하에서 실시하고, 상기 합성예에서 얻어진 비시클로포르피린 구리 착물 0.8㎎ 을 클로로포름 1.25g 에 용해한 용액을 상기 전극을 형성한 지지 기판 상에 1,000rpm 으로 스핀 코트한 후, 120℃ 로 가열한 핫플레이트 상에 놓고, 그 후 15 분마다 10℃ 씩 스텝 형상으로 200℃ 까지 승온시켜 가열함으로써, 두께 100㎚ 의 벤조포르피린 구리 착물로 이루어지는 유기 반도체층을 형성하였다. 이 반도체층 상에 폴리스티렌 (Aldrich 사 제조) 을, 실온에서 톨루엔에 용해시킨 10 중량% 톨루엔 용액을 2,000rpm 으로 스핀 코트하고, 100℃ 에서 10 분간 가열 처리하여 오버코트층 1㎛ 를 형성하고, 전계 효과 트랜지스터를 제조하였다.
그 후, 다음의 표에 나타내는 조건으로 에이징 처리를 실시하였다.
[표 2]
Figure 112007021887221-pct00015
그 후, 1 일 방치한 샘플에 대해서 실시예 1 과 동일하게, 70℃ 에서의 Vt 시프트를 측정하였다. 그 결과, 임계 전압 시프트는 3.7V 이고, 상당히 양호한 구동 안정성을 나타내는 것을 알 수 있다.
실시예 3
실시예 2 에서, 장시간의 에이징 처리를 실시하기 전의 전계 효과 트랜지스 터 FET-B 에서의 이동도 (μ) 는 1.29㎠/(V?s) 이었다. 임계 전압 (Vt) 은 15V, On/Off 비는 1.4×106 이었다. 또, 임계 전압 시프트를 측정한 결과, 5.9V 이며, 구동 안정성이 부족하였다.
실시예 4
표면에 두께 300㎚ 의 산화 피막을 게이트 절연부로서 형성한 N 형 실리콘 지지 기판 (Sb 도프, 저항률 0.02Ω㎝ 이하, 스미토모 금속 공업사 제조) 의 산화 피막의 전체면에, 진공 증착에 의해 두께 10㎚ 의 크롬 및 두께 100㎚ 의 금을 이 순서로 성막하고, 에칭에 의해, 소스 전극, 드레인 전극 이외의 부분의 금막을 제거함으로써, 길이 (L) 10㎛, 폭 (W) 500㎛ 의 채널을 갖도록, 소스 전극 및 드레인 전극을 형성하였다. 또, 이 전극과 상이한 위치의 산화 피막을 불산/불화 암모늄액으로 에칭하고, 노출된 부분의 실리콘 지지 기판 상에 두께 100㎚ 로 금을 증착하고, 이것을 통해 게이트 전극에 전압을 인가하였다.
이어서, 이하의 제막, 및 전기 특성의 평가를, 산소나 습도의 영향을 피하기 위해, 모두 질소 분위기 하에서 실시하고, 상기 합성예 1 에서 얻어진 비시클로포르피린 구리 착물 0.8㎎ 을 클로로포름 1.25g 에 용해한 용액을 상기 전극을 형성한 지지 기판 상에 1,000rpm 으로 스핀 코트한 후, 120℃ 로 가열한 핫플레이트 상에 놓고, 그 후 15 분마다 10℃ 씩 스텝 형상으로 200℃ 까지 승온시켜 가열함으로써, 두께 100㎚ 의 벤조포르피린 구리 착물로 이루어지는 유기 반도체층을 형성하고, 전계 효과 트랜지스터 FET-A 를 제조하였다.
얻어진 전계 효과 트랜지스터의 이동도 (μ) 는 1.22㎠/(V?s), 임계 전압 (Vt) 은 34V, On/Off 비는 1.8×102 이었다.
또, 임계 전압 시프트를 측정한 결과, 12.6V 이고, 구동 안정성이 부족하였다.
실시예 5
4 인치 유리 마스크 웨이퍼 지지 기판 (표면 연마, 유니버셜사 제조) 상에, 네거티브형 포토레지스트 ZPN1100 (닛폰 제온사 제조) 을 사용하여, 포토리소그래피 (리프트 오프법) 에 의해, 진공도 10-6Torr 에서 크롬을 100㎚ 의 두께로 증착을 실시한 후, 불필요하게 된 레지스트 패턴을 유기 용제를 사용하여 제거하고, 추가로 표면을 엑시트란 세정액 (메르크사 제조) 을 사용하여 초음파 세정을 실시함으로써, 두께 100㎚ 의 크롬의 게이트 전극을 패터닝하였다.
이 위에, 상기 합성예 4 에서 얻어진 폴리아미드산을 20 중량% 농도로 N-메틸피롤리돈에 용해시키고, 0.2㎛ 의 필터로 여과한 폴리아미드산 용액을 2㎖ 전개하고, 3,000rpm, 120 초간의 스핀 코트를 실시하고, 성막한 후, 질소 중에서 300℃ 까지 서서히 가열하여 이미드화를 실시하고, 폴리이미드의 게이트 절연층으로 하였다. 막후계 (Tencor 사 제조 「Alpha-Step500」) 로 측정한 막두께는 900㎚ 이었다. 이 절연층의 커패시턴스를 아지렌트테크놀로지사 제조 전기 측정기 「4284A」 로 측정한 결과, 2.84×10-9F/㎠ 이었다.
이 폴리이미드의 게이트 절연층 상에 다시 네거티브형 포토레지스트 ZPN1100 (닛폰 제온사 제조) 을 사용하여, 포토리소그래피에 의해, 진공도 10-6Torr 에서 크롬을 10㎚, 금을 100㎚ 의 두께로 증착을 실시한 후, 불필요하게 된 레지스트 패턴을 유기 용제를 사용하여 제거하고, 세정함으로써, 소스 전극 및 드레인 전극을 패터닝하였다.
이어서, 상기 합성예 1 에서 얻어진 비시클로포르피린 구리 착물을 질소 분위기 하에서, 실온에 있어서, 클로로포름에 0.7 중량% 가 되도록 용해한 용액을 상기 전극을 형성한 지지 기판 상에 1,000rpm 으로 스핀 코트한 후, 210℃ 에서 5 분간 가열 처리를 실시함으로써 벤조포르피린 구리 착물로 변환시키고, 그 위에, 추가로 폴리스티렌의 10 중량% 톨루엔 용액을 오버코트하고, 건조시켜 보호층을 형성함으로써, 전계 효과 트랜지스터 FET-C 를 제조하였다. 얻어진 전계 효과 트랜지스터 FET-C 의 이동도 (μ) 는 1.12㎠/(V?s), On/Off 비는 1.4×102 이었다.
비교예 1
유기 반도체층을, 승화 정제한 펜타센 (도쿄 화성 공업사 제조) 의 진공 증착에 의해 100㎚ 의 막두께로 형성한 것 이외에는, 실시예 4 와 동일하게 하여 전계 효과 트랜지스터 FET-D 를 제조하였다. 얻어진 전계 효과 트랜지스터 FET-D 의 이동도 (μ) 는 0.20㎠/(V?s) 이었다.
그 후, 실시예 1 과 동일하게 임계 전압 시프트를 측정한 결과, 15.1V 이고, 구동 안정성이 부족하였다.
비교예 2
유기 반도체층 형성용 재료로서, 합성예 2 에서 얻어진 하기 구조의 비시클로포르피린을 클로로벤젠 용액으로서 사용한 것, 및 210℃ 에서 10 분간 가열 처리하여 벤조포르피린으로 변환시킨 것 이외에는, 실시예 1 과 동일하게 하여 전계 효과 트랜지스터 FET-E 를 제조하였다. 얻어진 전계 효과 트랜지스터 FET-E 의 이동도 (μ) 는 0.01㎠/(V?S) 이었다.
[화학식 13]
Figure 112007021887221-pct00016
비교예 3
실시예 4 에 있어서, 소스 전극, 드레인 전극의 형성 방법을 네거티브형 포토레지스트 ZPN1100 (닛폰 제온사 제조) 을 사용하여, 포토리소그래피 (리프트 오프법) 로 변경하고, 또한 합성예 1 에서 얻어진 비시클로포르피린 구리 착물로 바꾸고, 합성예 3 에서 얻어진 비시클로포르피린 구리 착물로 변경한 것 이외에는, 실시예 4 와 동일하게 하여 전계 효과 트랜지스터를 제조하였다. 이동도는 0.02㎠/(V?s) 이었다.
상기 실시예, 비교예의 결과를 하기 표에 정리하여 나타낸다.
[표 3]
Figure 112010045695677-pct00027
또한, 상기 실시예 1, 3～5, 및 비교예 1～2 에서 얻어진 전계 효과 트랜지스터 A～F 를 각각, LCD, PD, DP 의 3 종의 표시 디바이스의 구동 회로로서 사용했을 때의 V/Von 값을 상기 식 (2) 를 사용하여 산출한 결과를 표 4 에 나타냈다. 이 결과로부터, 실시예 1, 3～5 의 전계 효과 트랜지스터 A～C, F 에서는, LCD 구동에 있어서도, V/Von ≥ 0.99 가 달성되어 있는 것이 명확하다.
[표 4]
Figure 112010045695677-pct00028
산업상이용가능성
본 발명의 전계 효과 트랜지스터는, 예를 들어 전자 디바이스를 사용하는 넓은 산업 분야에서 사용할 수 있다. 구체예로는, 액정 표시 소자, 고분자 분산형 액정 표시 소자, 전자 페이퍼, 유기 LED 표시 소자, 전기 영동 표시 소자, 무기 EL 표시 소자, 일렉트로크로믹 소자 등의 디스플레이의 액티브 매트릭스로서 사용할 수 있는 것 외에, IC 태그, IC 칩, 센서 등에도 사용할 수 있다.
또, 2004 년 11 월 11 일에 출원된 일본 특허출원 2004-327627호, 및 2005 년 3 월 25 일에 출원된 일본 특허출원 2005-89935호의 명세서, 특허 청구 범위, 도면 및 요약서의 전체 내용을 여기에 인용하고, 본 발명의 명세서의 개시로서 도입하는 것이다.

Claims (10)

  1. 게이트 전극, 상기 게이트 전극과 접해있는 게이트 절연부, 상기 게이트 절연부에 접해있는 유기 반도체부, 그리고 상기 유기 반도체부에 접해있는 소스 전극 및 드레인 전극을 포함하는 전계 효과 트랜지스터로서,
    70℃ 에서 상기 게이트 절연부 중의 전계 강도가 100±5MV/m 가 되는 전압을 상기 게이트 전극에 5.0±0.1 시간 인가했을 때의, 임계 전압의 변화가 5V 이내인 것을 특징으로 하는 전계 효과 트랜지스터.
  2. 게이트 전극, 상기 게이트 전극과 접해있는 게이트 절연부, 상기 게이트 절연부에 접해있는 유기 반도체부, 그리고 상기 유기 반도체부에 접해있는 소스 전극 및 드레인 전극을 포함하는 전계 효과 트랜지스터로서,
    상기 유기 반도체부가 유기 반도체 용액을 사용하여 형성되고, 또한, 상기 유기 반도체부의 이동도가 1.0㎠/(V?s) 이상인 것을 특징으로 하는 전계 효과 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체부에, 환상 (cyclic) 아자아눌렌 화합물을 포함하는, 전계 효과 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체부에, 포르피린계 또는 프탈로시아닌계 화합물을 포함하는, 전계 효과 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체부에, 유기 반도체 전구체로부터 변환된 유기 반도체를 포함하는, 전계 효과 트랜지스터.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 반도체부 상에 형성되는 오버코트층을 갖는, 전계 효과 트랜지스터.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연부에 고분자 재료를 포함하는, 전계 효과 트랜지스터.
  8. 게이트 전극에 전장 (電場) 을 인가하는 처리를 실시하는, 제 1 항에 기재된 전계 효과 트랜지스터의 제조 방법.
  9. 제 1 항 또는 제 2 항에 기재된 전계 효과 트랜지스터를 사용한, 표시 소자.
  10. 제 8 항에 있어서,
    처리 온도를 40℃ 이상, 150℃이하로 하는 것을 특징으로 하는, 전계 효과 트랜지스터의 제조 방법.
KR1020077006295A 2004-11-11 2005-11-10 전계 효과 트랜지스터 KR101192615B1 (ko)

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JP2004327627 2004-11-11
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785624B2 (en) 2007-06-13 2014-07-22 University Of Southern California Organic photosensitive optoelectronic devices with nonplanar porphyrins
JP5148211B2 (ja) * 2007-08-30 2013-02-20 出光興産株式会社 有機薄膜トランジスタ及び有機薄膜発光トランジスタ
US8258021B2 (en) 2007-10-26 2012-09-04 Palo Alto Research Center Incorporated Protecting semiconducting oxides
KR100934534B1 (ko) * 2007-11-30 2009-12-29 광주과학기술원 티아졸계 유기 반도체 화합물 및 이를 이용한 유기박막트랜지스터
US8309955B2 (en) * 2008-01-07 2012-11-13 The Johns Hopkins University Devices having high dielectric constant, ionically-polarizable materials
US8269215B2 (en) * 2008-07-21 2012-09-18 The Johns Hopkins University Pyromellitic diimide organic semiconductors and devices
JP2010034343A (ja) * 2008-07-30 2010-02-12 Sumitomo Chemical Co Ltd 半導体装置の製造方法および半導体装置
JP5014356B2 (ja) * 2009-01-15 2012-08-29 パナソニック株式会社 半導体装置の製造方法
EP2418684A4 (en) 2009-04-10 2016-12-14 Mitsubishi Chem Corp FIELD EFFECT TRANSISTOR, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE USING THE SAME
US20160005653A1 (en) * 2014-07-02 2016-01-07 Nxp B.V. Flexible wafer-level chip-scale packages with improved board-level reliability
CN112271217A (zh) * 2020-11-02 2021-01-26 中国工程物理研究院电子工程研究所 一种抗冲击场效应晶体管及抗冲击低噪声放大器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128467A (ja) * 2002-07-31 2004-04-22 Mitsubishi Chemicals Corp 電界効果トランジスタ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448735A (ja) 1990-06-15 1992-02-18 Hitachi Ltd 薄膜トランジスタの特性安定化手法
JPH06291312A (ja) 1993-04-02 1994-10-18 Hitachi Ltd 電界効果型トランジスタ並びにそれを用いた液晶表示装置
TW399338B (en) 1997-11-24 2000-07-21 Lucent Technologies Inc Method of making an organic thin film transistor and article made by the method
JPH11183935A (ja) * 1997-12-22 1999-07-09 Matsushita Electric Ind Co Ltd 表示素子
AU777444B2 (en) 1999-06-21 2004-10-14 Flexenable Limited Aligned polymers for an organic TFT
US20020080102A1 (en) * 2000-07-31 2002-06-27 Yasufumi Asao Process for producing liquid crystal device and driving method of the device
EP1416069B1 (en) 2001-08-09 2010-10-27 Asahi Kasei Kabushiki Kaisha Organic semiconductor film and method for manufacture thereof
US7167169B2 (en) * 2001-11-20 2007-01-23 Toppoly Optoelectronics Corporation Active matrix oled voltage drive pixel circuit
JP2003304014A (ja) 2002-04-08 2003-10-24 Mitsubishi Chemicals Corp 有機電子デバイス及びその作製方法
US7193237B2 (en) * 2002-03-27 2007-03-20 Mitsubishi Chemical Corporation Organic semiconductor material and organic electronic device
CN101667624B (zh) * 2002-07-31 2011-08-17 三菱化学株式会社 场效应晶体管
KR100524552B1 (ko) * 2002-09-28 2005-10-28 삼성전자주식회사 유기 게이트 절연막 및 이를 이용한 유기박막 트랜지스터
JP2004118132A (ja) * 2002-09-30 2004-04-15 Hitachi Ltd 直流電流駆動表示装置
JP4481028B2 (ja) 2003-02-05 2010-06-16 旭化成株式会社 有機半導体薄膜の製造方法
JP2004273677A (ja) 2003-03-07 2004-09-30 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子及びその製造方法
US7094625B2 (en) * 2003-03-31 2006-08-22 Canon Kabushiki Kaisha Field effect transistor and method of producing the same
JP4366116B2 (ja) * 2003-05-20 2009-11-18 キヤノン株式会社 電界効果型有機トランジスタ
JP4961660B2 (ja) 2003-08-11 2012-06-27 三菱化学株式会社 銅ポルフィリン化合物を用いた電界効果トランジスタ
JP4557755B2 (ja) 2004-03-11 2010-10-06 キヤノン株式会社 基板、導電性基板および有機電界効果型トランジスタの各々の製造方法
JP2005268450A (ja) 2004-03-17 2005-09-29 Asahi Kasei Corp 有機半導体薄膜及びその製造方法並びに有機半導体素子
JP2006165533A (ja) 2004-11-11 2006-06-22 Mitsubishi Chemicals Corp 電界効果トランジスタ
KR101130404B1 (ko) * 2005-02-16 2012-03-27 삼성전자주식회사 고차가지형 고분자에 분산된 고유전율 절연체를 포함하는유기 절연체 조성물 및 이를 이용한 유기박막 트랜지스터

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128467A (ja) * 2002-07-31 2004-04-22 Mitsubishi Chemicals Corp 電界効果トランジスタ

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Publication number Publication date
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