JP4095074B2 - 半導体素子製造方法 - Google Patents

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Description

本発明は半導体素子及びその製造方法に係り、さらに詳細には基板上に非晶質シリコン層を形成して、前記非晶質シリコンをパターニングして半導体層及びキャパシターの第１電極で定義して、前記半導体層のソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化して、半導体層のチャネル領域はＭＩＬＣ結晶化法で結晶化した後、ゲート絶縁膜、ゲート電極、キャパシターの第２電極、層間絶縁膜及びソース／ドレイン電極を形成して薄膜トランジスタ及びキャパシターを形成する半導体素子及びその製造方法に関する。
最近に陰極線管（ｃａｔｈｏｄｅｒａｙ ｔｕｂｅ）のように重くて、大きさが大きいという従来の表示素子の短所を解決する液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）、有機電界発光表示装置（ｏｒｇａｎｉｃ ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）またはＰＤＰ（ｐｌａｓｍａ ｄｉｓｐｌａｙ ｐｌａｎｅ）等のような平板型表示装置（ｐｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）が注目を集めている。
この時、前記有機電界発光装置または液晶表示装置等のような平板型表示素子にはスイッチング（Ｓｗｉｔｃｈｉｎｇ）素子または駆動（Ｄｒｉｖｉｎｇ）素子として、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が利用されて、前記薄膜トランジスタと連係して外部信号を貯蔵して、次の信号周期まで貯蔵された外部信号を供給してくれるキャパシター（Ｃａｐａｃｉｔｏｒ）が利用される。
図１Ａないし図１Ｃは従来技術による薄膜トランジスタ及びキャパシター形成方法の工程断面図である。
先に、図１Ａは絶縁基板上に薄膜トランジスタの半導体層とキャパシターの第１電極とを形成する工程の断面図である。図で見るようにプラスチックまたはガラスのような透明な絶縁基板１１上にバッファー層１２を形成して、非晶質シリコン層を形成した後、フォトレジストパターンでパターニングして薄膜トランジスタの半導体層１３とキャパシターの第１電極１４とを形成する。
続いて、前記基板上に薄膜トランジスタのゲート絶縁膜とキャパシターの絶縁膜との役割を同時に遂行する第１絶縁膜をシリコン酸化膜またはシリコン窒化膜で形成する。
次に、図１Ｂは前記基板の非晶質シリコン層を結晶化して、薄膜トランジスタのゲート電極及びキャパシターの第２電極を形成する工程の断面図である。図で見るように基板上に形成された非晶質シリコンの半導体層及び第１電極を結晶化して多結晶シリコン層１３ａ、１４ｂを形成する。この時結晶化方法は多くの方法があることができるが、最も一般的な結晶化方法は前記基板を炉（ｆｕｒｎａｃｅ）に装入して所定の温度で長時間熱処理して結晶化する方法である。
続いて、前記基板上に導電体を形成してパターニングして薄膜トランジスタのゲート電極１６とキャパシターの第２電極１７とを形成して第１電極、絶縁膜及び第２電極を含むキャパシターを完成する。
次に、図１Ｃは前記基板上に第２絶縁膜を形成して、ソース／ドレイン電極を形成する工程の断面図である。図で見るように前記基板全面に薄膜トランジスタの層間絶縁膜の役割をする第２絶縁膜１８を形成する。
続いて、前記第１絶縁膜及び第２絶縁膜に前記半導体層のソース／ドレイン領域の表面を露出させるコンタクトホールを形成した後、ソース／ドレイン電極１９を形成して薄膜トランジスタを完成する。
したがって、前記薄膜トランジスタの半導体層、ゲート絶縁膜及びゲート電極がキャパシターの第１電極、絶縁膜及び第２電極と同時に形成されて、前記半導体層及び第１電極が同じ結晶化方法で結晶化するようになる。
しかし、前記の薄膜トランジスタ及びキャパシターのような半導体素子の形成方法は前記薄膜トランジスタのチャネル領域よりも前記キャパシターの第１電極の大きさがはるかにさらに大きいため長時間の熱処理時間が必要であって、前記長い熱処理工程により基板の収縮（ｓｈｒｉｎｋａｇｅ）及び曲げ（ｗａｒｐａｇｅ）等のような問題点を誘発して、キャパシターの絶縁膜がゲート絶縁膜と同時に形成されるので、前記キャパシターの絶縁膜の厚さが必要以上に厚くなり静電容量が減少する等の短所がある。
したがって、本発明は前記のような従来技術の諸般短所と問題点を解決するためのものであって、半導体層のソース／ドレイン領域の全部または一部分とキャパシターの第１電極とをＭＩＣ結晶化法で結晶化して、半導体層のチャネル領域全部をＭＩＬＣ結晶化法で結晶化された薄膜トランジスタ及びキャパシターの半導体素子、及びその製造方法を提供することに本発明の目的がある。
本発明の前記目的は絶縁基板と；前記絶縁基板上に所定の領域がＭＩＣ結晶化法で結晶化されたソース／ドレイン領域及びＭＩＬＣ結晶化法で結晶化されたチャネル領域を含む半導体層、ゲート絶縁膜、ゲート電極、層間絶縁膜及びソース／ドレイン電極を含む薄膜トランジスタと；前記薄膜トランジスタに離隔されて形成されて、ＭＩＣ結晶化法で結晶化された第１電極、絶縁膜及び第２電極を含むキャパシターと；で構成された半導体素子により達成される。
また、本発明の前記目的は絶縁基板上に非晶質シリコンを蒸着してパターニングして半導体層及びキャパシターの第１電極を定義する段階と；前記基板上に第１絶縁膜を形成する段階と；前記半導体層の所定の領域にフォトレジストパターンを形成する段階と；前記フォトレジストパターンをマスクとして利用して不純物注入工程を進行して半導体層のソース／ドレイン領域及びチャネル領域を定義して、前記キャパシターの第１電極に不純物を注入する段階と；前記第１絶縁膜をエッチングして第１絶縁膜パターンを形成する段階と；前記フォトレジストパターンを除去する段階と；前記基板上に結晶化誘導物質及び第２絶縁膜を形成する段階と；前記基板を熱処理してソース／ドレイン領域の所定領域及びキャパシターの第１電極をＭＩＣ結晶化法で結晶化して、前記チャネル領域をＭＩＬＣ結晶化法で結晶化する段階と；前記基板上にゲート電極及びキャパシターの第１電極上に第２電極を形成する段階と；前記基板上に層間絶縁膜及びソース／ドレイン電極を形成する段階と；で構成された半導体素子形成方法によっても達成される。
したがって、本発明の半導体素子及びその製造方法は薄膜トランジスタの半導体層とキャパシターの第１電極とを非晶質シリコンで形成した後、ＭＩＣまたはＭＩＬＣ結晶化法で結晶化して、薄膜トランジスタのゲート電極及びキャパシターの第２電極を同じ物質で形成するため簡単な工程で薄膜トランジスタとキャパシターとを同時に形成することができるだけでなく、各素子に適合な結晶化法で結晶化することによって、低い温度及び短い時間に結晶化を進行して基板が収縮したり曲がる現象が発生しないだけでなく薄膜トランジスタの半導体層の特性とキャパシターの特性とが優秀であるという効果がある。
本発明の前記目的と技術的構成及びそれによる作用効果に関する詳細な事項は本発明の望ましい実施形態を図示している図面を参照した以下の詳細な説明によってさらに明確に理解されるはずだ。
図２Ａないし図２Ｆは本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。
先に、図２Ａは絶縁基板上に非晶質シリコンを蒸着してパターニングして半導体層及びキャパシターの第１電極を定義して、前記基板上に第１絶縁膜を形成する段階の工程断面図である。図で見るようにプラスチックまたはガラスのような透明な絶縁基板１０１上に前記基板と基板上に形成された素子とを保護するために酸化膜または窒化膜のような絶縁膜でバッファー（Ｂｕｆｆｅｒ）層１０２を形成する。
続いて、前記基板全面に非晶質シリコン層をスパッタ（Ｓｐｕｔｔｅｒ）装置のような物理的気相蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、または、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置のような化学的気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を利用して形成することができる。
続いて、前記非晶質シリコン層をパターニングして薄膜トランジスタの半導体層１０３とキャパシターの第１電極１０４とを定義する非晶質シリコンパターンを形成する。
続いて、前記基板全面に酸化膜または窒化膜で第１絶縁膜を形成する。
次に、図２Ｂは前記半導体層の所定の領域にフォトレジストパターンを形成して、前記フォトレジストパターンをマスクとして利用して不純物注入工程を進行して半導体層のソース／ドレイン領域及びチャネル領域を定義して、前記キャパシターの第１電極に不純物を注入する段階の工程断面図である。図で見るように第１絶縁膜が形成された基板上にフォトレジストをスピン（Ｓｐｉｎ）コーティングのような方法で塗布して、露光及び現像工程を進行して前記薄膜トランジスタの半導体層の所定の領域にフォトレジストパターン１０６を形成する。この時前記フォトレジストパターンは前記半導体層の中心部に形成することが望ましい。これは前記フォトレジストパターンが形成された領域が以後薄膜トランジスタのチャネル領域に定義されるためだ。
続いて、前記フォトレジストパターンが形成された基板全面に不純物注入工程１０７を進行して前記半導体層領域にソース／ドレイン領域１０８とチャネル領域１０９とを定義して、前記キャパシターの第１電極に不純物を注入１１０する。この時前記半導体層がソース／ドレイン領域とチャネル領域とに領域が分けられることは前記不純物注入工程により不純物が注入された領域はソース／ドレイン領域に定義されて、前記フォトレジストパターンにより不純物が注入できない領域はチャネルとして定義されるためだ。そして、前記キャパシターの第１電極に不純物を注入する理由はキャパシターの電極は電気的特性が導体に近いほどキャパシターの特性が優秀になるので半導体であるシリコンに不純物を注入して導体に近いようにするためだ。
次に、図２Ｃは前記第１絶縁膜をエッチングして第１絶縁膜パターンを形成して、前記基板上に結晶化誘導物質を形成する段階である。図で見るように前記フォトレジストパターンを利用して前記第１絶縁膜をエッチングしてチャネル領域にだけ第１絶縁膜パターン１１１が残るようにした後、前記フォトレジストパターンを除去して、前記基板全面に金属物質を蒸着した後、熱処理して半導体層のソース／ドレイン領域の表面及びキャパシターの第１電極の表面に結晶化誘導物質１１２を形成して、前記結晶化誘導物質を形成して残った金属物質は除去する。この時前記第１絶縁膜パターンを残す理由は前記金属物質が半導体層のチャネル領域に形成されることを防止するためである。
また前記金属物質はＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、ＣｄまたはＰｔのうちいずれか一つ以上であることができるが、Ｎｉを用いることが望ましい。この時前記金属物質はスパターリング装置、加熱蒸発装置、イオン注入装置または化学的気相蒸着装置等どれを利用しても構わないがスパターリング装置で蒸着することが望ましい。そして前記金属物質の蒸着厚さは限定されることではないが１ないし１００００Åの厚さ、望ましくは１０ないし２００Åの厚さで形成する。
前記結晶化誘導物質は前記金属物質とシリコンとが熱処理により反応して形成された金属ケイ化物である。特にニッケルを蒸着した後、熱処理して形成した結晶化誘導物質はニッケルケイ化物という。
前記熱処理工程は前記結晶化誘導物質を形成するだけでなく前記不純物注入工程により半導体層と第１電極とに注入された不純物の活性化（Ａｃｔｉｖａｔｉｏｎ）を同時に進行することができる。
次に、図２Ｄは第２絶縁膜を形成して、前記基板を熱処理してソース／ドレイン領域及びキャパシターの第１電極をＭＩＣ結晶化法で結晶化して、前記チャネル領域をＭＩＬＣ結晶化法で結晶化する段階の工程断面図である。図で見るように前記結晶化誘導物質が形成された基板上に第２絶縁膜１１３を形成して、表面に結晶化誘導物質が形成された半導体層のソース／ドレイン領域及びキャパシターの第２電極を熱処理してＭＩＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）結晶化法で前記ソース／ドレイン領域及びキャパシターの第２電極が結晶化される。前記ＭＩＣ結晶化法は既に公知されたように前記金属ケイ化物、すなわち、ニッケルケイ化物のような金属により前記非晶質シリコンが結晶化される結晶化法で１００ないし３００℃の低い温度で結晶化が可能な結晶化法である。この時前記第１絶縁膜または第２絶縁膜はシリコン酸化膜またはシリコン窒化膜を利用して形成することができる。
しかし本発明では前記結晶化温度を４００ないし７００℃の温度で、望ましくは５００ないし６００℃の温度範囲で、１ないし１８時間の間、望ましくは３ないし１２時間の間熱処理してＭＩＣ結晶化法を進行するようになるが、これは前記ソース／ドレイン領域及びキャパシターの第１電極のみを結晶化するならば前記のような結晶化温度及び熱処理時間は必要でないが、半導体層のチャネル領域をＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）結晶化法で結晶化するために前記のような結晶化温度及び熱処理時間が必要になるためである。
すなわち、前記ＭＩＣ結晶化法で結晶化された半導体層のソース／ドレイン領域の結晶性が側面に継続的に伝播してチャネル領域の非晶質シリコンが結晶化されるチャネル領域のＭＩＬＣ結晶化法を誘導するためだ。
したがって、前記非晶質シリコンで形成された半導体層のソース／ドレイン領域及びキャパシターの第１電極の結晶化１１４、１１５は前記結晶化誘導物質により結晶化されるためＭＩＣ結晶化法で結晶化されて、半導体層のチャネル領域の結晶化１１６は前記ＭＩＣ結晶化法で結晶化されたシリコンの結晶性が側面に続けて伝播されて結晶化されるためＭＩＬＣ結晶化法で結晶化するようになる。
次に、図２Ｅは前記基板上にゲート電極及びキャパシターの第１電極上に第２電極を形成する段階の工程断面図である。図で見るように基板全面にゲート電極及びキャパシターの第２電極を同時に形成する物質を蒸着した後、パターニングしてゲート電極１１７及びキャパシターの第２電極１１８を形成してキャパシターを完成する。
この時ゲート絶縁膜は図で見るように第１絶縁膜パターンと第２絶縁膜との積層でゲート絶縁膜を形成するようになって、キャパシターの第１電極と第２電極との間に形成されるキャパシターの絶縁膜は第２絶縁膜だけで形成される。したがって、前記第２絶縁膜の厚さを調節することによって、キャパシターの静電容量（Ｃａｐａｃｉｔａｎｃｅ）を調節することができるが、静電容量はキャパシターの絶縁膜の厚さが薄いほど大きくなるため前記第２絶縁膜の厚さは薄くすることが望ましい。この時、前記ゲート絶縁膜は必要によっては第１絶縁膜パターンと第２絶縁膜との積層以外に他の絶縁膜を積層して二層以上の多層で形成することができる。
次に、図２Ｆは前記基板上に層間絶縁膜及びソース／ドレイン電極を形成する段階の工程断面図である。図で見るように基板全面に層間絶縁膜１１９を形成して、前記層間絶縁膜及び第２絶縁膜の所定の領域をエッチングして半導体層のソース／ドレイン領域の表面を露出させた後、ソース／ドレイン電極形成物質を蒸着して、パターニングしてソース／ドレイン電極１２０を形成して薄膜トランジスタを完成する。
図３Ａないし図３Ｄは本発明の他の一実施形態で、薄膜トランジスタのソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、前記所定領域以外の領域のソース／ドレイン領域及び薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。
先に、図３Ａは絶縁基板上に非晶質シリコンを蒸着してパターニングして半導体層及びキャパシターの第１電極を定義して、前記基板上に第１絶縁膜を形成した後、前記半導体層の所定の領域にフォトレジストパターンを形成して、前記フォトレジストパターンをマスクとして利用して不純物注入工程を進行して半導体層のソース／ドレイン領域及びチャネル領域を定義した後、前記キャパシターの第１電極に不純物を注入する段階の工程断面図である。図で見るように図２Ａ及び図２Ｂで説明したような工程でプラスチックまたはガラスのような透明な絶縁基板２０１上にバッファー層２０２を形成して、前記バッファー層上に非晶質シリコン層を物理的気相蒸着法または化学的気相蒸着法を利用して形成した後、パターニングして半導体層２０３及びキャパシターの第１電極２０４を定義して、前記基板全面にフォトレジストを塗布した後、現像及び露光工程を進行して前記半導体層の所定の領域にフォトレジストパターン２０５を形成することによって、半導体層のチャネル領域２０６及びソース／ドレイン領域２０７を形成する。
続いて、前記フォトレジストパターンをマスクとして利用して不純物注入工程２０８を実施して前記半導体層のソース／ドレイン領域及びキャパシターの第１電極に不純物を注入する。
次に、図３Ｂは前記第１絶縁膜をエッチングして第１絶縁膜パターンを形成して、前記基板上に結晶化誘導物質を形成する段階の工程断面図である。図で見るように前記形成されたフォトレジストパターンを除去して、前記第１絶縁膜を図３ＢのＡ領域で見るようにソース／ドレイン領域の中央部の所定領域だけが露出するように第１絶縁膜パターン２０９を形成するか、図３ＢのＢ領域で見るようにソース／ドレイン領域の縁の所定領域だけが露出するように第１絶縁膜をパターニングして、前記キャパシターの第１電極の表面は全体が露出されるようにパターニングする。
続いて、前記基板上に図２Ｃで詳述した金属物質を基板全面に蒸着した後、金属ケイ化物２１０を形成して、前記金属ケイ化物を形成して残る金属物質を除去する。
この時、図３ＢのＡまたはＢ領域の所定領域の大きさは特別に限定しないが、前記領域の大きさが以後工程でＭＩＣ結晶化法で結晶化される領域の大きさと同一になるため前記ＭＩＣ結晶化法で結晶化される領域は最小化することが望ましい。とはいえ前記ソース／ドレイン領域大きさと同様に形成されても構わない。ＭＩＣ結晶化法で結晶化される領域が最小化することが望ましいことは前記ＭＩＣ結晶化法が結晶化誘導物質により結晶化されて、前記結晶化誘導物質が前記結晶化されたシリコン層上に残留するようになって、前記残留する結晶化誘導物質は金属であるので半導体層に漏れ電流を発生させて、これにより薄膜トランジスタの特性を低下させるためだ。また、前記Ａ領域またはＢ領域のような金属ケイ化物形成方法以外にも図には図示しなかったが、ソース／ドレイン領域とチャネル領域との界面に隣接した所定のソース／ドレイン領域に形成されても構わない。
次に、図３Ｃは前記基板上に第２絶縁膜を形成して、熱処理してソース／ドレイン領域の所定領域及びキャパシターの第１電極をＭＩＣ結晶化法で結晶化して、前記ＭＩＣ結晶化法で結晶化されたソース／ドレイン領域を除外した領域とチャネル領域とをＭＩＬＣ結晶化法で結晶化する段階の工程断面図である。図で見るように前記基板全面に第２絶縁膜２１１を形成して、前記図２Ｄで説明したように薄膜トランジスタの半導体層またはキャパシターの第１電極をＭＩＣ結晶化法またはＭＩＬＣ結晶化法で結晶化する。
この時、Ａ領域に結晶化誘導物質が形成された場合には前記結晶化誘導物質が形成された領域にはＭＩＣ結晶化法によるＭＩＣ結晶化２１２が起こって、以外のソース／ドレイン領域はＭＩＬＣ結晶化法によりＭＩＬＣ結晶化２１３が起こるようになる。すなわち、図のＡ領域を中心にして前記ＭＩＬＣ結晶化が伝播されてソース／ドレイン領域の縁（Ａ領域を基準にして左側）だけでなくチャネル領域方向に結晶化が進められてソース／ドレインの所定領域だけでなくチャネル領域も結晶化される。また図のＢ領域に結晶化誘導物質が形成された場合にはソース／ドレインの縁はＭＩＣ結晶化法で結晶化されて、以外のソース／ドレイン領域はＭＩＬＣ結晶化法が進められるだけでなくチャネル領域もＭＩＬＣ結晶化法で結晶化される。
また、図３Ｃまたは図２Ｃで見るようにソース／ドレイン領域の両側に結晶化誘導物質を形成することでなく一側にだけ結晶化誘導物質を形成する場合、ソース／ドレイン領域の一側全体または所定の領域でだけＭＩＣ結晶化が起こって、前記ＭＩＣ結晶化により結晶化されたシリコンで結晶性が伝播されてチャネル領域及び反対側ソース／チャネル領域もＭＩＬＣ結晶化法で結晶化されることができる。
この時、前記キャパシターの第１電極は図２Ｃ及び図２Ｄでのような方法によりＭＩＣ結晶化法で結晶化するようになる。
次に、図３Ｄは前記基板上にゲート電極及びキャパシターの第１電極上に第２電極を形成して、前記基板上に層間絶縁膜及びソース／ドレイン電極を形成する段階の工程断面図である。図で見るように図２Ｅ及び図２Ｆで説明したように基板全面に薄膜トランジスタのゲート電極とキャパシターの第２電極とを同時に形成することができる形成物質を蒸着した後、パターニングしてゲート電極２１４及びキャパシターの第２電極２１５を形成して、前記基板全面に層間絶縁膜２１６を形成した後、ソース／ドレイン電極２１７を形成して薄膜トランジスタ及びキャパシターを完成する。
したがって、プラスチックまたはガラスのような透明な絶縁基板上に所定の領域がＭＩＣ結晶化法で結晶化されたソース／ドレイン領域（前記ソース／ドレイン領域はＭＩＣ結晶化法で結晶化された領域以外はＭＩＬＣ結晶化法で結晶化される）と全領域がＭＩＬＣ結晶化法で結晶化されたチャネル領域とを含む半導体層、前記半導体層に形成されたゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、前記ゲート電極を保護する層間絶縁膜及び前記半導体層のソース／ドレイン領域と電気的にコンタクトを形成するソース／ドレイン電極を含む薄膜トランジスタと、前記薄膜トランジスタに離隔されて形成されて、ＭＩＣ結晶化法で結晶化された第１電極、前記第１電極上に形成されたキャパシターの絶縁膜及び前記キャパシターの絶縁膜上に形成されて、前記薄膜トランジスタのゲート電極のような物質で形成された第２電極を含むキャパシターと、を形成することができる。
本発明は以上でよく見たように望ましい実施形態を挙げて図示して説明したが、前記実施形態に限られなくて本発明の精神を外れない範囲内で該発明が属する技術分野で通常の知識を有する者により多様な変更と修正が可能であることである。
従来技術による薄膜トランジスタ及びキャパシター製造方法の工程断面図である。 従来技術による薄膜トランジスタ及びキャパシター製造方法の工程断面図である。 従来技術による薄膜トランジスタ及びキャパシター製造方法の工程断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の一実施形態で、薄膜トランジスタのソース／ドレイン領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の他の一実施形態で、薄膜トランジスタのソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、前記所定領域以外の領域のソース／ドレイン領域及び薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の他の一実施形態で、薄膜トランジスタのソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、前記所定領域以外の領域のソース／ドレイン領域及び薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の他の一実施形態で、薄膜トランジスタのソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、前記所定領域以外の領域のソース／ドレイン領域及び薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。 本発明の他の一実施形態で、薄膜トランジスタのソース／ドレイン領域の所定領域及びキャパシターの第１電極はＭＩＣ結晶化法で結晶化されて、前記所定領域以外の領域のソース／ドレイン領域及び薄膜トランジスタのチャネル領域はＭＩＬＣ法で結晶化された半導体素子の製造工程の断面図である。
符号の説明
１１２、２１０ 結晶化誘導物質
１１４、２１２ ＭＩＣ結晶化法で結晶化されたシリコン層
１１６、２１３ ＭＩＬＣ結晶化法で結晶化されたシリコン層

Claims (6)

  1. 基板上に非晶質シリコンを蒸着してパターニングして半導体層及びキャパシターの第１電極を定義する段階と；
    前記基板上に第１絶縁膜を形成する段階と；
    前記半導体層の所定の領域上にフォトレジストパターンを形成する段階と；
    前記フォトレジストパターンをマスクとした不純物注入工程により、前記半導体層にソースまたはドレイン領域を形成すると共に、前記キャパシターの第１電極に不純物を注入する段階と；
    前記第１絶縁膜をエッチングして、前記キャパシターの第１電極を完全にオープンさせると共に、前記半導体層のソースまたはドレイン領域の全領域、ソースまたはドレイン領域の縁、ソースまたはドレイン領域の中央部、またはソースまたはドレイン領域とチャネル領域との界面に隣接する所定のソースまたはドレイン領域のうちいずれか一つ以上の領域、をオープンさせる第１絶縁膜パターンを形成する段階と；
    前記フォトレジストパターンを除去する段階と；
    前記オープンしたソースまたはドレイン領域上及びキャパシターの第１電極上に結晶化誘導物質を形成する段階と；
    前記基板上に第２絶縁膜を形成する段階と；
    前記基板を熱処理してソースまたはドレイン領域の所定領域及びキャパシターの第１電極をＭＩＣ結晶化法で結晶化して、前記チャネル領域をＭＩＬＣ結晶化法で結晶化する段階と；
    前記第２絶縁膜上にゲート電極及びキャパシターの第２電極を形成する段階と；
    前記基板上に層間絶縁膜及びソースまたはドレイン電極を形成する段階と；
    を順次行うことを特徴とする半導体素子製造方法。
  2. 前記結晶化誘導物質は、Ｎｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｍｏ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔのうちいずれか一つ以上の金属物質を蒸着した後、熱処理して、残留する金属物質を除去して形成されることを特徴とする請求項１に記載の半導体素子製造方法。
  3. 前記金属物質は１０ないし２００Åの厚さで形成することを特徴とする請求項２に記載の半導体素子製造方法。
  4. 前記熱処理工程は４００ないし７００℃で１ないし１８時間の間熱処理する工程であることを特徴とする請求項１に記載の半導体素子製造方法。
  5. 前記熱処理工程は５００ないし６００℃で３ないし１２時間の間熱処理する工程であることを特徴とする請求項１に記載の半導体素子製造方法。
  6. 前記第２絶縁膜を形成する段階は、薄膜トランジスタのゲート絶縁膜及びキャパシターの絶縁膜を形成する段階であることを特徴とする請求項１に記載の半導体素子製造方法。
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