JP2003298058A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Abstract
(57)【要約】
【課題】ソース、ドレイン領域がセルフアライン技術で
構成されるボトムゲート型薄膜トランジスタにおいて、
素子面積を増加させることなく、ＣＭＯＳ構造を備えた
薄膜トランジスタおよびその製造方法を提供する。 【解決手段】絶縁性基板１の表面上に設けたゲート電極
３と、絶縁性基板１の表面上およびゲート電極３の表面
上にわたって設けたゲート絶縁膜４と、ゲート絶縁膜４
の表面上に設けた半導体層５と、ゲート電極３の両側面
上に位置する半導体層５中に設けたそれぞれ極性の異な
るチャネル領域６とを有する構成。
構成されるボトムゲート型薄膜トランジスタにおいて、
素子面積を増加させることなく、ＣＭＯＳ構造を備えた
薄膜トランジスタおよびその製造方法を提供する。 【解決手段】絶縁性基板１の表面上に設けたゲート電極
３と、絶縁性基板１の表面上およびゲート電極３の表面
上にわたって設けたゲート絶縁膜４と、ゲート絶縁膜４
の表面上に設けた半導体層５と、ゲート電極３の両側面
上に位置する半導体層５中に設けたそれぞれ極性の異な
るチャネル領域６とを有する構成。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁性基層上に設
けた薄膜トランジスタおよびその製造方法に関する。
けた薄膜トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】絶縁性基層、例えば絶縁性基板の上に半
導体薄膜を形成し、この半導体薄膜内にチャネル領域を
設けて、絶縁ゲート電界効果トランジスタを構成したも
のに、いわゆる薄膜トランジスタ（ＴＦＴ）がある。
導体薄膜を形成し、この半導体薄膜内にチャネル領域を
設けて、絶縁ゲート電界効果トランジスタを構成したも
のに、いわゆる薄膜トランジスタ（ＴＦＴ）がある。
【０００３】例えば、アクティブマトリックス型液晶表
示装置には、画像表示を行う画素マトリックス回路や、
画素表示を行うための制御回路などが設けられている。
制御回路は、シフトレジスタ回路、レベルシフタ回路、
バッファ回路、サンプリング回路などから構成され、こ
れらはいずれもＣＭＯＳ（Complementaly Metal-Oxide
Semiconductor）を基本として構成される。
示装置には、画像表示を行う画素マトリックス回路や、
画素表示を行うための制御回路などが設けられている。
制御回路は、シフトレジスタ回路、レベルシフタ回路、
バッファ回路、サンプリング回路などから構成され、こ
れらはいずれもＣＭＯＳ（Complementaly Metal-Oxide
Semiconductor）を基本として構成される。
【０００４】図３（ａ）は従来のＣＭＯＳの断面図、
（ｂ）は平面図、（ｃ）は回路図である。
（ｂ）は平面図、（ｃ）は回路図である。
【０００５】３１は絶縁性基板、３２は下地絶縁膜、３
３はゲート電極、３４はゲート絶縁膜、３５は半導体
層、３６は半導体層３５中のチャネル領域、３７Ｓ、３
７Ｄは半導体層３５中のそれぞれｎ型ソース、ドレイン
領域、３８Ｓ、３８Ｄは半導体層３５中のそれぞれｐ型
ソース、ドレイン領域、３９は層間絶縁膜、４０はコン
タクトホール、４１ａ〜４１ｃは金属配線、４２はｎ型
ＭＯＳＴＦＴ、４３はｐ型ＭＯＳＴＦＴである。
３はゲート電極、３４はゲート絶縁膜、３５は半導体
層、３６は半導体層３５中のチャネル領域、３７Ｓ、３
７Ｄは半導体層３５中のそれぞれｎ型ソース、ドレイン
領域、３８Ｓ、３８Ｄは半導体層３５中のそれぞれｐ型
ソース、ドレイン領域、３９は層間絶縁膜、４０はコン
タクトホール、４１ａ〜４１ｃは金属配線、４２はｎ型
ＭＯＳＴＦＴ、４３はｐ型ＭＯＳＴＦＴである。
【０００６】ここに示した薄膜トランジスタは、ゲート
電極３３がチャネル領域３６に対して下にある、いわゆ
る、ボトムゲート型ＴＦＴである。
電極３３がチャネル領域３６に対して下にある、いわゆ
る、ボトムゲート型ＴＦＴである。
【０００７】図３（ａ）、（ｂ）に示すように、従来の
ＣＭＯＳでは、ｎ型ＭＯＳＴＦＴ４２とｐ型ＭＯＳＴＦ
Ｔ４３とが分離されている。
ＣＭＯＳでは、ｎ型ＭＯＳＴＦＴ４２とｐ型ＭＯＳＴＦ
Ｔ４３とが分離されている。
【０００８】《製造工程》次に、図３（ａ）〜（ｃ）に
示したＣＭＯＳの製造工程について説明する。
示したＣＭＯＳの製造工程について説明する。
【０００９】図４（ａ）〜（ｅ）は、図３のＣＭＯＳの
製造工程を順に示す断面構造図である。
製造工程を順に示す断面構造図である。
【００１０】まず、図４（ａ）に示すように、絶縁性基
板３１の表面上に下地絶縁膜３２を介してゲート電極を
形成するための導電層４４を形成する。
板３１の表面上に下地絶縁膜３２を介してゲート電極を
形成するための導電層４４を形成する。
【００１１】この導電層４４の表面上に、フォトリソグ
ラフィ法を用いてパターニングしたレジスト膜（レジス
トマスク）４５を形成する。次に、このレジスト膜４５
をマスクとして、導電層４４をエッチングし、図４
（ｂ）に示すように、ゲート電極３３を形成する。
ラフィ法を用いてパターニングしたレジスト膜（レジス
トマスク）４５を形成する。次に、このレジスト膜４５
をマスクとして、導電層４４をエッチングし、図４
（ｂ）に示すように、ゲート電極３３を形成する。
【００１２】次に、図４（ｂ）に示すように、絶縁性基
板３１の全面にゲート絶縁膜３４、および多結晶シリコ
ンあるいは単結晶シリコンからなる半導体層３５を形成
する。さらに、半導体層３５の表面上に、フォトリソグ
ラフィ法を用いてパターニングした活性領域の形状を規
定するレジスト膜（図示省略）を形成する。次に、この
レジスト膜をマスクとして半導体層３５を所定の形状に
パターニングする。
板３１の全面にゲート絶縁膜３４、および多結晶シリコ
ンあるいは単結晶シリコンからなる半導体層３５を形成
する。さらに、半導体層３５の表面上に、フォトリソグ
ラフィ法を用いてパターニングした活性領域の形状を規
定するレジスト膜（図示省略）を形成する。次に、この
レジスト膜をマスクとして半導体層３５を所定の形状に
パターニングする。
【００１３】次に、このレジスト膜を除去した後、半導
体層３５にＰ型（もしくはＮ型）の不純物をドーズ量０
〜５×１０１３／ｃｍ２でイオン注入する。
体層３５にＰ型（もしくはＮ型）の不純物をドーズ量０
〜５×１０１３／ｃｍ２でイオン注入する。
【００１４】次に、ｎ型ＭＯＳＴＦＴのソース、ドレイ
ン領域を形成するために、図４（ｃ）に示すように、ｎ
型ＭＯＳＴＦＴ（図の向かって左側）のチャネル領域お
よびｐ型ＭＯＳＴＦＴ（図の向かって右側）となるべき
領域の半導体層３５の表面上に、フォトリソグラフィ法
を用いてパターニングしたレジスト膜４６を形成する。
次に、このレジスト膜４６をマスクとして半導体層３５
中に、ｎ型を付与する不純物４７をドーズ量５×１０
１４〜１×１０１６／ｃｍ２でイオン注入する。これに
より、半導体層３５中に、ｎ型ＭＯＳＴＦＴの１対のｎ
型ソース、ドレイン領域３７Ｓ、３７Ｄが形成される。
ン領域を形成するために、図４（ｃ）に示すように、ｎ
型ＭＯＳＴＦＴ（図の向かって左側）のチャネル領域お
よびｐ型ＭＯＳＴＦＴ（図の向かって右側）となるべき
領域の半導体層３５の表面上に、フォトリソグラフィ法
を用いてパターニングしたレジスト膜４６を形成する。
次に、このレジスト膜４６をマスクとして半導体層３５
中に、ｎ型を付与する不純物４７をドーズ量５×１０
１４〜１×１０１６／ｃｍ２でイオン注入する。これに
より、半導体層３５中に、ｎ型ＭＯＳＴＦＴの１対のｎ
型ソース、ドレイン領域３７Ｓ、３７Ｄが形成される。
【００１５】次に、ｐ型ＭＯＳＴＦＴのソース、ドレイ
ン領域を形成するために、図４（ｄ）に示すように、ｐ
型ＭＯＳＴＦＴのチャネル領域およびｎ型ＭＯＳＴＦＴ
となるべき領域の半導体層３５の表面上に、フォトリソ
グラフィ法を用いてパターニングしたレジスト膜４８を
形成する。次に、このレジスト膜４８をマスクとして半
導体層３５中に、ｐ型を付与する不純物４９をドーズ量
５×１０１４〜１×１０１６／ｃｍ２でイオン注入す
る。これにより、半導体層３５中に、ｐ型ＭＯＳＴＦＴ
の１対のｐ型ソース、ドレイン領域３８Ｓ、３８Ｄが形
成される。
ン領域を形成するために、図４（ｄ）に示すように、ｐ
型ＭＯＳＴＦＴのチャネル領域およびｎ型ＭＯＳＴＦＴ
となるべき領域の半導体層３５の表面上に、フォトリソ
グラフィ法を用いてパターニングしたレジスト膜４８を
形成する。次に、このレジスト膜４８をマスクとして半
導体層３５中に、ｐ型を付与する不純物４９をドーズ量
５×１０１４〜１×１０１６／ｃｍ２でイオン注入す
る。これにより、半導体層３５中に、ｐ型ＭＯＳＴＦＴ
の１対のｐ型ソース、ドレイン領域３８Ｓ、３８Ｄが形
成される。
【００１６】次に、図４（ｅ）に示すように、基板全面
に層間絶縁膜３９を形成する。その後、それぞれの濃度
で添加されたｎ型またはｐ型を付与する不純物元素を活
性化するために熱処理工程を行う。
に層間絶縁膜３９を形成する。その後、それぞれの濃度
で添加されたｎ型またはｐ型を付与する不純物元素を活
性化するために熱処理工程を行う。
【００１７】活性化工程を終えたら、層間絶縁膜３９の
表面上に、コンタクトホールを形成するためのパターニ
ングされたレジスト膜（図示省略）を形成する。次に、
このレジスト膜をマスクとして層間絶縁膜３９をエッチ
ングし、ゲート電極３３、ソース、ドレイン領域３７
Ｓ、３７Ｄ、３８Ｓ、３８Ｄに達する複数個のコンタク
トホール４０を形成する。
表面上に、コンタクトホールを形成するためのパターニ
ングされたレジスト膜（図示省略）を形成する。次に、
このレジスト膜をマスクとして層間絶縁膜３９をエッチ
ングし、ゲート電極３３、ソース、ドレイン領域３７
Ｓ、３７Ｄ、３８Ｓ、３８Ｄに達する複数個のコンタク
トホール４０を形成する。
【００１８】次に、このレジスト膜を除去した後、図４
（ｅ）に示すように、コンタクトホール４０の内部およ
び層間絶縁膜３９の表面上に金属層を形成し、所定の配
線パターンにパターニングし、金属配線４１ａ〜４１ｃ
を形成する。このとき、ｎ型ＭＯＳＴＦＴ４２のドレイ
ン領域３７Ｄとｐ型ＭＯＳＴＦＴ４３のドレイン領域３
８Ｄとが同電位になるように接続され、さらにドレイン
領域３７Ｄ、３８Ｄと次段のゲート電極３３とが同電位
になるように接続される。
（ｅ）に示すように、コンタクトホール４０の内部およ
び層間絶縁膜３９の表面上に金属層を形成し、所定の配
線パターンにパターニングし、金属配線４１ａ〜４１ｃ
を形成する。このとき、ｎ型ＭＯＳＴＦＴ４２のドレイ
ン領域３７Ｄとｐ型ＭＯＳＴＦＴ４３のドレイン領域３
８Ｄとが同電位になるように接続され、さらにドレイン
領域３７Ｄ、３８Ｄと次段のゲート電極３３とが同電位
になるように接続される。
【００１９】
【発明が解決しようとする課題】しかしながら、図３に
示した従来のＣＭＯＳの構造では、ｎ型ＭＯＳＴＦＴ４
２とｐ型ＭＯＳＴＦＴ４３が平面的に見て、完全に分離
されて配置されているため、ＣＭＯＳの寸法は、該ＣＭ
ＯＳを構成するｎ型ＭＯＳＴＦＴ４２とｐ型ＭＯＳＴＦ
Ｔ４３の素子寸法の和で決定されることとなり、今後必
要とされる高密度化に対して不利である。このため、な
んらかの立体的な集積化を考慮するなど効率的な配置を
検討する必要があった。
示した従来のＣＭＯＳの構造では、ｎ型ＭＯＳＴＦＴ４
２とｐ型ＭＯＳＴＦＴ４３が平面的に見て、完全に分離
されて配置されているため、ＣＭＯＳの寸法は、該ＣＭ
ＯＳを構成するｎ型ＭＯＳＴＦＴ４２とｐ型ＭＯＳＴＦ
Ｔ４３の素子寸法の和で決定されることとなり、今後必
要とされる高密度化に対して不利である。このため、な
んらかの立体的な集積化を考慮するなど効率的な配置を
検討する必要があった。
【００２０】また、図４（ａ）〜（ｅ）に示したような
方法で製造されるボトムゲート型薄膜トランジスタで
は、図４（ｃ）あるいは図４（ｄ）に示したように、ソ
ース、ドレイン領域３７Ｓ、３７Ｄ、３８Ｓ、３８Ｄ
は、レジスト膜４６、４８をマスクとしたイオン注入に
より形成されている。したがって、レジスト膜４６、４
８のパターン形成用のマスクの位置合せ誤差により、ゲ
ート電極３３とソース、ドレイン領域３７Ｓ、３７Ｄ、
３８Ｓ、３８Ｄの形成用のレジスト膜のパターンとが位
置ずれを起こす問題があった。
方法で製造されるボトムゲート型薄膜トランジスタで
は、図４（ｃ）あるいは図４（ｄ）に示したように、ソ
ース、ドレイン領域３７Ｓ、３７Ｄ、３８Ｓ、３８Ｄ
は、レジスト膜４６、４８をマスクとしたイオン注入に
より形成されている。したがって、レジスト膜４６、４
８のパターン形成用のマスクの位置合せ誤差により、ゲ
ート電極３３とソース、ドレイン領域３７Ｓ、３７Ｄ、
３８Ｓ、３８Ｄの形成用のレジスト膜のパターンとが位
置ずれを起こす問題があった。
【００２１】例えば、図５に示すように、マスクの位置
合せ誤差が生じて、レジスト膜４６の位置ずれが生ずる
と、ドレイン領域３７Ｄがゲート電極３３から離れたい
わゆるオフセット構造が構成される。このようなオフセ
ット構造の薄膜トランジスタが形成されると、トランジ
スタ特性が設定値よりも劣化してしまうという問題が生
じる。特に、装置の微細化が進み、チャネル長が短くな
るに伴って、このマスクずれの問題が顕著になってき
た。
合せ誤差が生じて、レジスト膜４６の位置ずれが生ずる
と、ドレイン領域３７Ｄがゲート電極３３から離れたい
わゆるオフセット構造が構成される。このようなオフセ
ット構造の薄膜トランジスタが形成されると、トランジ
スタ特性が設定値よりも劣化してしまうという問題が生
じる。特に、装置の微細化が進み、チャネル長が短くな
るに伴って、このマスクずれの問題が顕著になってき
た。
【００２２】本発明は、上記のような問題点を解消する
ためになされたもので、その目的は、占有面積の小さい
ＣＭＯＳ構造を備えた薄膜トランジスタを提供すること
にある。また、本発明の別の目的は、素子面積を増加さ
せることなく、ソース、ドレイン領域が自己整合技術
（セルフアライン技術）で構成されるＣＭＯＳ構造を備
えた薄膜トランジスタの製造方法を提供することにあ
る。
ためになされたもので、その目的は、占有面積の小さい
ＣＭＯＳ構造を備えた薄膜トランジスタを提供すること
にある。また、本発明の別の目的は、素子面積を増加さ
せることなく、ソース、ドレイン領域が自己整合技術
（セルフアライン技術）で構成されるＣＭＯＳ構造を備
えた薄膜トランジスタの製造方法を提供することにあ
る。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。
め、本発明においては特許請求の範囲に記載するような
構成をとる。
【００２４】すなわち、請求項１記載の薄膜トランジス
タは、絶縁性基層の表面上に設けたゲート電極と、前記
基層の表面上および前記ゲート電極の表面上にわたって
設けた絶縁層と、前記絶縁層の表面上に設けた半導体層
と、前記ゲート電極の両側面上に位置する前記半導体層
中に設けたそれぞれ極性の異なるチャネル領域とを有す
ることを特徴とする。
タは、絶縁性基層の表面上に設けたゲート電極と、前記
基層の表面上および前記ゲート電極の表面上にわたって
設けた絶縁層と、前記絶縁層の表面上に設けた半導体層
と、前記ゲート電極の両側面上に位置する前記半導体層
中に設けたそれぞれ極性の異なるチャネル領域とを有す
ることを特徴とする。
【００２５】また、請求項２記載の薄膜トランジスタ
は、請求項１記載の薄膜トランジスタにおいて、前記ゲ
ート電極の上面上の前記半導体層中には、導電型の異な
る２個のソース領域またはドレイン領域が形成され、前
記半導体層中の前記チャネル領域に対して前記ソース領
域またはドレイン領域と反対側に、ドレイン領域または
ソース領域が形成されていることを特徴とする。
は、請求項１記載の薄膜トランジスタにおいて、前記ゲ
ート電極の上面上の前記半導体層中には、導電型の異な
る２個のソース領域またはドレイン領域が形成され、前
記半導体層中の前記チャネル領域に対して前記ソース領
域またはドレイン領域と反対側に、ドレイン領域または
ソース領域が形成されていることを特徴とする。
【００２６】また、請求項３記載の薄膜トランジスタの
製造方法は、絶縁性基層の表面上に導電層を形成し、前
記導電層をパターニングすることによってゲート電極を
形成する工程と、前記基層の表面上および前記ゲート電
極の表面上にわたって絶縁層を形成する工程と、前記絶
縁層の表面上に半導体層を形成する工程と、前記ゲート
電極の片側の領域を含む第１の領域の前記半導体層上を
第１のレジスト膜で被覆する工程と、前記第１のレジス
ト膜をマスクとして、前記半導体層中に第１導電型の不
純物を前記基層の表面に対して略垂直にイオン注入する
ことによって、前記半導体層中に第１の不純物領域を形
成する工程と、前記第１のレジスト膜を除去する工程
と、前記第１の領域以外の領域である第２の領域の前記
半導体層上を第２のレジスト膜で被覆する工程と、前記
第２のレジスト膜をマスクとして、前記半導体層中に前
記第１導電型と反対導電型である第２導電型の不純物を
前記基層の表面に対して略垂直にイオン注入することに
よって、前記半導体層中に第２の不純物領域を形成する
工程と、前記第２のレジスト膜を除去する工程とを有す
ることを特徴とする。
製造方法は、絶縁性基層の表面上に導電層を形成し、前
記導電層をパターニングすることによってゲート電極を
形成する工程と、前記基層の表面上および前記ゲート電
極の表面上にわたって絶縁層を形成する工程と、前記絶
縁層の表面上に半導体層を形成する工程と、前記ゲート
電極の片側の領域を含む第１の領域の前記半導体層上を
第１のレジスト膜で被覆する工程と、前記第１のレジス
ト膜をマスクとして、前記半導体層中に第１導電型の不
純物を前記基層の表面に対して略垂直にイオン注入する
ことによって、前記半導体層中に第１の不純物領域を形
成する工程と、前記第１のレジスト膜を除去する工程
と、前記第１の領域以外の領域である第２の領域の前記
半導体層上を第２のレジスト膜で被覆する工程と、前記
第２のレジスト膜をマスクとして、前記半導体層中に前
記第１導電型と反対導電型である第２導電型の不純物を
前記基層の表面に対して略垂直にイオン注入することに
よって、前記半導体層中に第２の不純物領域を形成する
工程と、前記第２のレジスト膜を除去する工程とを有す
ることを特徴とする。
【００２７】本発明による薄膜トランジスタでは、１つ
のゲート電極の両側面上の垂直部に、異なる極性のＭＯ
ＳＦＥＴのチャネル領域を有し、いわゆるＣＭＯＳ回路
として必要なチャネル部が垂直方向に存在している構成
なので、平面的に見た場合、チャネル領域の面積の分だ
け素子平面積を低減することができる。
のゲート電極の両側面上の垂直部に、異なる極性のＭＯ
ＳＦＥＴのチャネル領域を有し、いわゆるＣＭＯＳ回路
として必要なチャネル部が垂直方向に存在している構成
なので、平面的に見た場合、チャネル領域の面積の分だ
け素子平面積を低減することができる。
【００２８】また、薄膜トランジスタの製造方法では、
ゲート電極の側壁上の半導体層をチャネル領域として使
用するので、垂直イオン注入法を用い、ソース、ドレイ
ン領域を自己整合的手法（セルフアライン手法）により
形成することができ、上記マスクずれに起因するトラン
ジスタ特性の劣化の問題を解決することができる。
ゲート電極の側壁上の半導体層をチャネル領域として使
用するので、垂直イオン注入法を用い、ソース、ドレイ
ン領域を自己整合的手法（セルフアライン手法）により
形成することができ、上記マスクずれに起因するトラン
ジスタ特性の劣化の問題を解決することができる。
【００２９】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
の形態について詳細に説明する。なお、以下で説明する
図面で、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００３０】図１（ａ）は本発明の実施の形態のＣＭＯ
Ｓの断面図、（ｂ）は平面図、（ｃ）は回路図である。
Ｓの断面図、（ｂ）は平面図、（ｃ）は回路図である。
【００３１】本実施の形態は、ボトムゲート型の薄膜ト
ランジスタの例を示す。
ランジスタの例を示す。
【００３２】１は絶縁性基板、２は下地絶縁膜、３はゲ
ート電極、４はゲート絶縁膜、５は半導体層、６はチャ
ネル領域、７Ｓ、７Ｄはそれぞれｎ型ソース、ドレイン
領域、８Ｓ、８Ｄはそれぞれｐ型ソース、ドレイン領
域、９は下部層間絶縁膜、１２は上部層間絶縁膜、１０
はコンタクトホール、１１ａ〜１１ｃは金属配線、２２
はｎ型ＭＯＳＴＦＴ、２３はｐ型ＭＯＳＴＦＴである。
ート電極、４はゲート絶縁膜、５は半導体層、６はチャ
ネル領域、７Ｓ、７Ｄはそれぞれｎ型ソース、ドレイン
領域、８Ｓ、８Ｄはそれぞれｐ型ソース、ドレイン領
域、９は下部層間絶縁膜、１２は上部層間絶縁膜、１０
はコンタクトホール、１１ａ〜１１ｃは金属配線、２２
はｎ型ＭＯＳＴＦＴ、２３はｐ型ＭＯＳＴＦＴである。
【００３３】本実施の形態では、絶縁性基板１（または
導電基板上の絶縁膜等）の表面上に、下地絶縁膜２を介
してゲート電極３が形成されている。シリコン酸化膜
（ＳｉＯ２膜）等からなるゲート絶縁膜４は、絶縁性基
板１の表面上ならびにゲート電極３の側壁を含む表面上
（ゲート電極３の上に上部絶縁膜が形成されている場合
もある）に形成されている。さらに、ゲート絶縁膜４の
表面上には、多結晶シリコンあるいは単結晶シリコンか
らなる半導体層５が形成されている。半導体層５の中に
は、４つのソース、ドレイン領域７Ｓ、７Ｄ、８Ｓ、８
Ｄが導電性不純物の導入によって形成されている。例え
ば、ソース領域７Ｓ、８Ｓは、ゲート電極３の上面上に
位置する半導体層５の領域に形成され、異なる導電型の
領域が隣接して形成され、ドレイン領域７Ｄ、８Ｄは、
絶縁性基板１の表面上に位置する半導体層５の領域に形
成されている。そして、ドレイン領域７Ｄとソース領域
７Ｓとの間、およびソース領域８Ｓとドレイン領域８Ｄ
との間にある、絶縁性基板１の表面に対して垂直に立っ
た半導体層５の領域にチャネル領域６がそれぞれ形成さ
れている。２つのチャネル領域６は、ゲート電極３の両
側部で異なる極性を有する。また、半導体層５の表面上
は、厚い層間絶縁膜９、１２で覆われている。そして、
金属配線１１ａ〜１１ｃが、層間絶縁膜９、１２中に形
成されたコンタクトホール１０を通して、ゲート電極
３、ソース、ドレイン領域７Ｄ、７Ｓおよび８Ｓ、８Ｄ
にそれぞれ接続されている。
導電基板上の絶縁膜等）の表面上に、下地絶縁膜２を介
してゲート電極３が形成されている。シリコン酸化膜
（ＳｉＯ２膜）等からなるゲート絶縁膜４は、絶縁性基
板１の表面上ならびにゲート電極３の側壁を含む表面上
（ゲート電極３の上に上部絶縁膜が形成されている場合
もある）に形成されている。さらに、ゲート絶縁膜４の
表面上には、多結晶シリコンあるいは単結晶シリコンか
らなる半導体層５が形成されている。半導体層５の中に
は、４つのソース、ドレイン領域７Ｓ、７Ｄ、８Ｓ、８
Ｄが導電性不純物の導入によって形成されている。例え
ば、ソース領域７Ｓ、８Ｓは、ゲート電極３の上面上に
位置する半導体層５の領域に形成され、異なる導電型の
領域が隣接して形成され、ドレイン領域７Ｄ、８Ｄは、
絶縁性基板１の表面上に位置する半導体層５の領域に形
成されている。そして、ドレイン領域７Ｄとソース領域
７Ｓとの間、およびソース領域８Ｓとドレイン領域８Ｄ
との間にある、絶縁性基板１の表面に対して垂直に立っ
た半導体層５の領域にチャネル領域６がそれぞれ形成さ
れている。２つのチャネル領域６は、ゲート電極３の両
側部で異なる極性を有する。また、半導体層５の表面上
は、厚い層間絶縁膜９、１２で覆われている。そして、
金属配線１１ａ〜１１ｃが、層間絶縁膜９、１２中に形
成されたコンタクトホール１０を通して、ゲート電極
３、ソース、ドレイン領域７Ｄ、７Ｓおよび８Ｓ、８Ｄ
にそれぞれ接続されている。
【００３４】すなわち、本実施の形態の薄膜トランジス
タは、絶縁性基板１の表面上に設けたゲート電極３と、
絶縁性基板１の表面上およびゲート電極３の表面上にわ
たって設けたゲート絶縁膜４と、ゲート絶縁膜４の表面
上に設けた半導体層５と、ゲート電極３の両側面上に位
置する半導体層５中に設けたそれぞれ極性の異なるチャ
ネル領域６とを有する（請求項１に対応）。
タは、絶縁性基板１の表面上に設けたゲート電極３と、
絶縁性基板１の表面上およびゲート電極３の表面上にわ
たって設けたゲート絶縁膜４と、ゲート絶縁膜４の表面
上に設けた半導体層５と、ゲート電極３の両側面上に位
置する半導体層５中に設けたそれぞれ極性の異なるチャ
ネル領域６とを有する（請求項１に対応）。
【００３５】また、ゲート電極３の上面上の半導体層５
中には、導電型の異なる２個のソース領域またはドレイ
ン領域、ここではソース領域７Ｓ、８Ｓが形成され、半
導体層５中のチャネル領域６に対して前記ソース領域ま
たはドレイン領域、ここではソース領域７Ｓ、８Ｓと反
対側に、ドレイン領域またはソース領域、ここではドレ
イン領域７Ｄ、８Ｄが形成されている（請求項２に対
応）。
中には、導電型の異なる２個のソース領域またはドレイ
ン領域、ここではソース領域７Ｓ、８Ｓが形成され、半
導体層５中のチャネル領域６に対して前記ソース領域ま
たはドレイン領域、ここではソース領域７Ｓ、８Ｓと反
対側に、ドレイン領域またはソース領域、ここではドレ
イン領域７Ｄ、８Ｄが形成されている（請求項２に対
応）。
【００３６】この薄膜トランジスタでは、ゲート電極３
の両側部に異なる特性のＭＯＳＴＦＴを形成したことに
より、１本のゲート電極３を持つトランジスタ構造にお
いて、ＣＭＯＳ構造を形成することができる。これによ
って、各極性のＭＯＳＴＦＴ２２、２３のチャネル領域
６を度外視してＣＭＯＳ回路の設計をすることが可能と
なり、効率的に高集積化することができる。つまり、１
つのゲート電極３の両端の垂直方向に形成した半導体層
５の部分を極性の異なるチャネル領域６として使用する
ことにより、チャネル領域６の面積の分だけ素子平面積
を低減でき、ＣＭＯＳ回路における各ＭＯＳＦＦＴの水
平面の占有面積を低減することが可能である。また、ゲ
ート電極３の側面に位置する半導体層５をチャネル領域
６として利用することにより、特にゲート長を制御よく
形成することができる。なぜなら、ゲート長は、制御性
のよいゲート電極３の膜厚により制御することができる
からである。これにより、ゲート長を短縮することがで
きるので、オン電流をかせぐことができる。
の両側部に異なる特性のＭＯＳＴＦＴを形成したことに
より、１本のゲート電極３を持つトランジスタ構造にお
いて、ＣＭＯＳ構造を形成することができる。これによ
って、各極性のＭＯＳＴＦＴ２２、２３のチャネル領域
６を度外視してＣＭＯＳ回路の設計をすることが可能と
なり、効率的に高集積化することができる。つまり、１
つのゲート電極３の両端の垂直方向に形成した半導体層
５の部分を極性の異なるチャネル領域６として使用する
ことにより、チャネル領域６の面積の分だけ素子平面積
を低減でき、ＣＭＯＳ回路における各ＭＯＳＦＦＴの水
平面の占有面積を低減することが可能である。また、ゲ
ート電極３の側面に位置する半導体層５をチャネル領域
６として利用することにより、特にゲート長を制御よく
形成することができる。なぜなら、ゲート長は、制御性
のよいゲート電極３の膜厚により制御することができる
からである。これにより、ゲート長を短縮することがで
きるので、オン電流をかせぐことができる。
【００３７】《製造工程》次に、図１（ａ）〜（ｃ）に
示したＣＭＯＳの製造工程について説明する。
示したＣＭＯＳの製造工程について説明する。
【００３８】図２（ａ）〜（ｇ）は、図１のＣＭＯＳの
製造工程を順に示す断面構造図である。
製造工程を順に示す断面構造図である。
【００３９】まず、図２（ａ）に示すような、表面にＳ
ｉＯ２等の下地絶縁膜２を形成した例えばガラス等から
なる絶縁性基板１を用意する。
ｉＯ２等の下地絶縁膜２を形成した例えばガラス等から
なる絶縁性基板１を用意する。
【００４０】次に、絶縁性基板１の表面上に下地絶縁膜
２を介してＳｉ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ等から選ばれた
元素またはいずれかを主成分とする材料を用い、ＣＶＤ
法やスパッタ法などの公知の成膜法を用い、前記材料か
らなる被膜（導電層）（図示せず）を形成した後、端面
がテーパ形状とならないようにエッチング処理して、図
２（ｂ）に示すように、ゲート電極３をパターン形成し
た。例えば、ＣＶＤ法を用いて多結晶シリコン膜を５０
０ｎｍの厚さに形成し、所定の形状にレジストマスクを
パターン形成した後、ＣＦ４とＯ２との混合ガスを用い
てプラズマエッチングすることにより所望の形状に加工
することができた。
２を介してＳｉ、Ｔａ、Ｔｉ、Ｗ、Ｍｏ等から選ばれた
元素またはいずれかを主成分とする材料を用い、ＣＶＤ
法やスパッタ法などの公知の成膜法を用い、前記材料か
らなる被膜（導電層）（図示せず）を形成した後、端面
がテーパ形状とならないようにエッチング処理して、図
２（ｂ）に示すように、ゲート電極３をパターン形成し
た。例えば、ＣＶＤ法を用いて多結晶シリコン膜を５０
０ｎｍの厚さに形成し、所定の形状にレジストマスクを
パターン形成した後、ＣＦ４とＯ２との混合ガスを用い
てプラズマエッチングすることにより所望の形状に加工
することができた。
【００４１】次に、図２（ｃ）に示すように、ゲート絶
縁膜４を、酸化シリコン（ＳｉＯ２）または窒化シリコ
ン（Ｓｉ３Ｎ４）を主成分とする材料で厚さ１０〜１５
０ｎｍ、好ましくは３０〜１２０ｎｍで形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ４、Ｎ２Ｏを原料とした
酸化シリコン膜（ＳｉＯ２膜）を５０ｎｍの厚さに形成
し、ゲート絶縁膜４とした。
縁膜４を、酸化シリコン（ＳｉＯ２）または窒化シリコ
ン（Ｓｉ３Ｎ４）を主成分とする材料で厚さ１０〜１５
０ｎｍ、好ましくは３０〜１２０ｎｍで形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ４、Ｎ２Ｏを原料とした
酸化シリコン膜（ＳｉＯ２膜）を５０ｎｍの厚さに形成
し、ゲート絶縁膜４とした。
【００４２】次に、図２（ｄ）に示すように、ゲート絶
縁膜４に密接して、４０〜２００ｎｍの厚さで多結晶シ
リコン膜あるいは単結晶シリコン膜からなる半導体層５
を公知の方法で形成する。例えば、ＣＶＤ法を用いて多
結晶シリコン膜を膜厚８０ｎｍ程度に形成する。また、
非晶質シリコンを成膜し、公知の結晶化技術を使用して
結晶質シリコン膜を形成して使用することも可能であ
る。この場合、前記ゲート絶縁膜４を非晶質シリコン膜
と同じ成膜法で形成することが可能であるので、両者を
連続して形成してもよい。これによれば、ゲート絶縁膜
４を形成した後、いったん大気にさらさないので、その
表面の汚染を防ぐことが可能となり、作製するＴＦＴの
特性ばらつきやしきい値電圧の変動を低減させることが
できる。
縁膜４に密接して、４０〜２００ｎｍの厚さで多結晶シ
リコン膜あるいは単結晶シリコン膜からなる半導体層５
を公知の方法で形成する。例えば、ＣＶＤ法を用いて多
結晶シリコン膜を膜厚８０ｎｍ程度に形成する。また、
非晶質シリコンを成膜し、公知の結晶化技術を使用して
結晶質シリコン膜を形成して使用することも可能であ
る。この場合、前記ゲート絶縁膜４を非晶質シリコン膜
と同じ成膜法で形成することが可能であるので、両者を
連続して形成してもよい。これによれば、ゲート絶縁膜
４を形成した後、いったん大気にさらさないので、その
表面の汚染を防ぐことが可能となり、作製するＴＦＴの
特性ばらつきやしきい値電圧の変動を低減させることが
できる。
【００４３】次に、図示は省略するが、例えば、斜め回
転イオン注入法を用いて、ボロンイオンをドーズ量１×
１０１２／ｃｍ２程度、結晶性の半導体層５中に注入し
てもよい。これにより、チャネル領域のしきい値電圧を
所定の値に設定することができる。
転イオン注入法を用いて、ボロンイオンをドーズ量１×
１０１２／ｃｍ２程度、結晶性の半導体層５中に注入し
てもよい。これにより、チャネル領域のしきい値電圧を
所定の値に設定することができる。
【００４４】次に、ｐ型ＭＯＳＦＥＴ（図の向かって右
側）となる領域において、ソース領域またはドレイン領
域として機能する不純物領域の形成を行う。そのため
に、フォトリソグラフィ法を用いて、図２（ｅ）に示す
ように、ゲート電極３の片側の領域を含む半導体層５
上、すなわち、ゲート電極３上面上の半導体層５の一部
と、それに隣接するゲート電極３の一方の側部半導体層
５の一部と、それに隣接する絶縁性基板１上の半導体層
５上に、パターニングしたレジスト膜１３を形成した。
次に、このレジスト膜１３をマスクとしてｐ型を付与す
る不純物元素を添加して、半導体層５に不純物領域（ｐ
型ソース領域８Ｓ、ｐ型ドレイン領域８Ｄ）を形成し
た。これには、イオン注入法を用いて、半導体５層中に
例えばボロンイオン１４をドーズ量１×１０１５／ｃｍ
３程度、絶縁性基板１の表面に対して略垂直にイオン注
入する。
側）となる領域において、ソース領域またはドレイン領
域として機能する不純物領域の形成を行う。そのため
に、フォトリソグラフィ法を用いて、図２（ｅ）に示す
ように、ゲート電極３の片側の領域を含む半導体層５
上、すなわち、ゲート電極３上面上の半導体層５の一部
と、それに隣接するゲート電極３の一方の側部半導体層
５の一部と、それに隣接する絶縁性基板１上の半導体層
５上に、パターニングしたレジスト膜１３を形成した。
次に、このレジスト膜１３をマスクとしてｐ型を付与す
る不純物元素を添加して、半導体層５に不純物領域（ｐ
型ソース領域８Ｓ、ｐ型ドレイン領域８Ｄ）を形成し
た。これには、イオン注入法を用いて、半導体５層中に
例えばボロンイオン１４をドーズ量１×１０１５／ｃｍ
３程度、絶縁性基板１の表面に対して略垂直にイオン注
入する。
【００４５】次に、ｎ型ＭＯＳＦＥＴ（図の向かって左
側）となる領域において、ソース領域またはドレイン領
域として機能する不純物領域の形成を行う。そのため
に、フォトリソグラフィ法を用いて、図２（ｆ）に示す
ように、ゲート電極３のもう片側の領域を含む半導体層
５上、すなわち、ゲート電極３上面上の半導体層５の一
部と、それに隣接するゲート電極３の一方の側部半導体
層５の一部と、それに隣接する絶縁性基板１上の半導体
層５上に、パターニングしたレジスト膜１５を形成し
た。次に、このレジスト膜１５をマスクとしてｎ型を付
与する不純物元素を添加して、半導体層５に不純物領域
（ｎ型ソース領域７Ｓ、ｎ型ドレイン領域７Ｄ）を形成
した。これには、イオン注入法を用いて、半導体５層中
に例えばリンイオン１６をドーズ量１×１０１５／ｃｍ
３程度、絶縁性基板１の表面に対して略垂直にイオン注
入する。
側）となる領域において、ソース領域またはドレイン領
域として機能する不純物領域の形成を行う。そのため
に、フォトリソグラフィ法を用いて、図２（ｆ）に示す
ように、ゲート電極３のもう片側の領域を含む半導体層
５上、すなわち、ゲート電極３上面上の半導体層５の一
部と、それに隣接するゲート電極３の一方の側部半導体
層５の一部と、それに隣接する絶縁性基板１上の半導体
層５上に、パターニングしたレジスト膜１５を形成し
た。次に、このレジスト膜１５をマスクとしてｎ型を付
与する不純物元素を添加して、半導体層５に不純物領域
（ｎ型ソース領域７Ｓ、ｎ型ドレイン領域７Ｄ）を形成
した。これには、イオン注入法を用いて、半導体５層中
に例えばリンイオン１６をドーズ量１×１０１５／ｃｍ
３程度、絶縁性基板１の表面に対して略垂直にイオン注
入する。
【００４６】次に、選択的に前述の不純物元素が添加さ
れた結晶質シリコン膜からなる半導体層５をエッチング
処理により独立した島状に分割する。さらに、図２
（ｇ）に示すように、少なくとも１層の層間絶縁膜１７
を形成し（２層以上の場合もある）、それぞれの濃度で
添加されたｎ型またはＰ型を付与する不純物元素を活性
化するために熱処理工程を行った。この工程は、ファー
ネスアニール法や、レーザーアニール法で行うことがで
きる。ここではファーネスアニール法で活性化工程を行
った。加熱処理は、窒素雰囲気中において３５０℃〜８
００℃、好ましくは４５０〜６００℃、ここでは、６０
０℃で２時間の熱処理を行った。
れた結晶質シリコン膜からなる半導体層５をエッチング
処理により独立した島状に分割する。さらに、図２
（ｇ）に示すように、少なくとも１層の層間絶縁膜１７
を形成し（２層以上の場合もある）、それぞれの濃度で
添加されたｎ型またはＰ型を付与する不純物元素を活性
化するために熱処理工程を行った。この工程は、ファー
ネスアニール法や、レーザーアニール法で行うことがで
きる。ここではファーネスアニール法で活性化工程を行
った。加熱処理は、窒素雰囲気中において３５０℃〜８
００℃、好ましくは４５０〜６００℃、ここでは、６０
０℃で２時間の熱処理を行った。
【００４７】活性化工程を終えたら、図２（ｇ）に示す
ように、所定の位置にコンタクトホール１０を開口す
る。次に、コンタクトホール１０の内部および層間絶縁
膜１７の表面上に導電層を形成し、フォトリソグラフィ
法を用いて所定の形状にパターニングする。これによっ
て金属配線１１ａ〜１１ｃが形成される。図示していな
いが、本実施の形態では、この電極に、膜厚１００ｎｍ
のチタン（Ｔｉ）膜と膜厚３００ｎｍのアルミニウム
（Ａｌ）膜をスパッタ法にて連続して形成した２層構造
の積層膜とした。以上の工程によってＣＭＯＳ構造を備
えた薄膜トランジスタが完成する。
ように、所定の位置にコンタクトホール１０を開口す
る。次に、コンタクトホール１０の内部および層間絶縁
膜１７の表面上に導電層を形成し、フォトリソグラフィ
法を用いて所定の形状にパターニングする。これによっ
て金属配線１１ａ〜１１ｃが形成される。図示していな
いが、本実施の形態では、この電極に、膜厚１００ｎｍ
のチタン（Ｔｉ）膜と膜厚３００ｎｍのアルミニウム
（Ａｌ）膜をスパッタ法にて連続して形成した２層構造
の積層膜とした。以上の工程によってＣＭＯＳ構造を備
えた薄膜トランジスタが完成する。
【００４８】上記のように、本実施の形態の薄膜トラン
ジスタの製造方法は、絶縁性基板１の表面上に導電層を
形成し、該導電層をパターニングすることによってゲー
ト電極３を形成する工程と（図２（ｂ））、絶縁性基板
１の表面上およびゲート電極３の表面上にわたってゲー
ト絶縁膜４を形成する工程と（図２（ｃ））、ゲート絶
縁膜４の表面上に半導体層５を形成する工程と（図２
（ｄ））、ゲート電極３の片側の領域を含む第１の領域
の半導体層５上を第１のレジスト膜１３で被覆する工程
と（図２（ｅ））、レジスト膜１３をマスクとして、半
導体層５中にｐ型不純物（ボロンイオン１４）を絶縁性
基板１の表面に対して略垂直にイオン注入することによ
って、半導体層５中に第１の不純物領域（ｐ型ソース領
域８Ｓ、ｐ型ドレイン領域８Ｄ）を形成する工程と（図
２（ｅ））、レジスト膜１３を除去する工程と、前記第
１の領域以外の領域である第２の領域（すなわち、ゲー
ト電極３の前記片側と反対側の領域を含む領域）の半導
体層５上を第２のレジスト膜１５で被覆する工程と（図
２（ｆ））、レジスト膜１５をマスクとして、半導体層
５中にｎ型不純物（リンイオン１６）を絶縁性基板１の
表面に対して略垂直にイオン注入することによって、半
導体層５中に第２の不純物領域（ｎ型ソース領域７Ｓ、
ｎ型ドレイン領域７Ｄ）を形成する工程と（図２
（ｆ））、レジスト膜１５を除去する工程とを有する
（請求項３に対応）。
ジスタの製造方法は、絶縁性基板１の表面上に導電層を
形成し、該導電層をパターニングすることによってゲー
ト電極３を形成する工程と（図２（ｂ））、絶縁性基板
１の表面上およびゲート電極３の表面上にわたってゲー
ト絶縁膜４を形成する工程と（図２（ｃ））、ゲート絶
縁膜４の表面上に半導体層５を形成する工程と（図２
（ｄ））、ゲート電極３の片側の領域を含む第１の領域
の半導体層５上を第１のレジスト膜１３で被覆する工程
と（図２（ｅ））、レジスト膜１３をマスクとして、半
導体層５中にｐ型不純物（ボロンイオン１４）を絶縁性
基板１の表面に対して略垂直にイオン注入することによ
って、半導体層５中に第１の不純物領域（ｐ型ソース領
域８Ｓ、ｐ型ドレイン領域８Ｄ）を形成する工程と（図
２（ｅ））、レジスト膜１３を除去する工程と、前記第
１の領域以外の領域である第２の領域（すなわち、ゲー
ト電極３の前記片側と反対側の領域を含む領域）の半導
体層５上を第２のレジスト膜１５で被覆する工程と（図
２（ｆ））、レジスト膜１５をマスクとして、半導体層
５中にｎ型不純物（リンイオン１６）を絶縁性基板１の
表面に対して略垂直にイオン注入することによって、半
導体層５中に第２の不純物領域（ｎ型ソース領域７Ｓ、
ｎ型ドレイン領域７Ｄ）を形成する工程と（図２
（ｆ））、レジスト膜１５を除去する工程とを有する
（請求項３に対応）。
【００４９】このように、ゲート電極３への載り上げに
基づいて半導体層５に段差を形成し、これをマスクとし
て垂直イオン注入を用いて自己整合的にソース、ドレイ
ン領域７Ｓ、７Ｄ、８Ｓ、８Ｄを形成するように構成し
たので、マスクプロセスを増加させることなく、低占有
面積のＣＭＯＳを製造することができる。
基づいて半導体層５に段差を形成し、これをマスクとし
て垂直イオン注入を用いて自己整合的にソース、ドレイ
ン領域７Ｓ、７Ｄ、８Ｓ、８Ｄを形成するように構成し
たので、マスクプロセスを増加させることなく、低占有
面積のＣＭＯＳを製造することができる。
【００５０】以上本発明を実施の形態に基づいて具体的
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
に説明したが、本発明は上記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ソース、ドレイン領域をセルフアライン技術により形成
可能な、低占有面積のＣＭＯＳ構造を備えた薄膜トラン
ジスタを実現することができる。
ソース、ドレイン領域をセルフアライン技術により形成
可能な、低占有面積のＣＭＯＳ構造を備えた薄膜トラン
ジスタを実現することができる。
【図１】（ａ）は本発明の実施の形態のＣＭＯＳの断面
図、（ｂ）は平面図、（ｃ）は回路図である。
図、（ｂ）は平面図、（ｃ）は回路図である。
【図２】（ａ）〜（ｇ）は図１のＣＭＯＳの製造工程を
順に示す断面構造図である。
順に示す断面構造図である。
【図３】（ａ）は従来のＣＭＯＳの断面図、（ｂ）は平
面図、（ｃ）は回路図である。
面図、（ｃ）は回路図である。
【図４】（ａ）〜（ｅ）は図３のＣＭＯＳの製造工程を
順に示す断面構造図である。
順に示す断面構造図である。
【図５】（ａ）は、従来の別の薄膜トランジスタの断面
図、（ｂ）は製造工程中の断面図、（ｃ）は回路図であ
る。
図、（ｂ）は製造工程中の断面図、（ｃ）は回路図であ
る。
１…絶縁性基板、２…下地絶縁膜、３…ゲート電極、４
…ゲート絶縁膜、５…半導体層、６…チャネル領域、７
Ｓ…ｎ型ソース領域、７Ｄ…ｎ型ドレイン領域、８Ｓ…
ｐ型ソース領域、８Ｄ…ｐ型ドレイン領域、９…下部層
間絶縁膜、１２…上部層間絶縁膜、１０…コンタクトホ
ール、１１ａ〜１１ｃ…金属配線、２２…ｎ型ＭＯＳＴ
ＦＴ、２３…ｐ型ＭＯＳＴＦＴ、１３、１５…レジスト
膜、１４…ボロンイオン、１６…リンイオン、１７…層
間絶縁膜、３１…絶縁性基板、３２…下地絶縁膜、３３
…ゲート電極、３４…ゲート絶縁膜、３５…半導体層、
３６…チャネル領域、３７Ｓ…ｎ型ソース領域、３７Ｄ
…ｎ型ドレイン領域、３８Ｓ…ｐ型ソース領域、３８Ｄ
…ｐ型ドレイン領域、３９…層間絶縁膜、４０…コンタ
クトホール、４１ａ〜４１ｃ…金属配線、４２…ｎ型Ｍ
ＯＳＴＦＴ、４３…ｐ型ＭＯＳＴＦＴ、４５、４６、４
８…レジスト膜、４７、４９…不純物、５１…絶縁性基
板、５３…ゲート電極、５４…ゲート絶縁膜、５５…半
導体層、５６…チャネル領域、５７Ｓ…ソース領域、５
７Ｄ…ドレイン領域、５７ＳＤ…ソース、ドレイン領
域、３８…下部層間絶縁膜、３９…上部層間絶縁膜、６
０…コンタクトホール、６１ａ、６１ｂ…金属配線、６
２…レジスト膜。
…ゲート絶縁膜、５…半導体層、６…チャネル領域、７
Ｓ…ｎ型ソース領域、７Ｄ…ｎ型ドレイン領域、８Ｓ…
ｐ型ソース領域、８Ｄ…ｐ型ドレイン領域、９…下部層
間絶縁膜、１２…上部層間絶縁膜、１０…コンタクトホ
ール、１１ａ〜１１ｃ…金属配線、２２…ｎ型ＭＯＳＴ
ＦＴ、２３…ｐ型ＭＯＳＴＦＴ、１３、１５…レジスト
膜、１４…ボロンイオン、１６…リンイオン、１７…層
間絶縁膜、３１…絶縁性基板、３２…下地絶縁膜、３３
…ゲート電極、３４…ゲート絶縁膜、３５…半導体層、
３６…チャネル領域、３７Ｓ…ｎ型ソース領域、３７Ｄ
…ｎ型ドレイン領域、３８Ｓ…ｐ型ソース領域、３８Ｄ
…ｐ型ドレイン領域、３９…層間絶縁膜、４０…コンタ
クトホール、４１ａ〜４１ｃ…金属配線、４２…ｎ型Ｍ
ＯＳＴＦＴ、４３…ｐ型ＭＯＳＴＦＴ、４５、４６、４
８…レジスト膜、４７、４９…不純物、５１…絶縁性基
板、５３…ゲート電極、５４…ゲート絶縁膜、５５…半
導体層、５６…チャネル領域、５７Ｓ…ソース領域、５
７Ｄ…ドレイン領域、５７ＳＤ…ソース、ドレイン領
域、３８…下部層間絶縁膜、３９…上部層間絶縁膜、６
０…コンタクトホール、６１ａ、６１ｂ…金属配線、６
２…レジスト膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AC04 BA16 BA19 BC03 BC11
BC18 BD07 CB07
5F110 AA04 BB02 BB04 CC09 DD02
DD13 EE04 EE09 EE44 EE45
FF02 FF03 FF30 GG02 GG13
GG25 GG32 GG34 GG44 GG52
HJ01 HJ04 HJ13 HJ23 HL03
HL04 HL11 HL23 NN02 PP00
QQ09 QQ11
Claims (3)
- 【請求項１】絶縁性基層の表面上に設けたゲート電極
と、 前記基層の表面上および前記ゲート電極の表面上にわた
って設けた絶縁層と、 前記絶縁層の表面上に設けた半導体層と、 前記ゲート電極の両側面上に位置する前記半導体層中に
設けたそれぞれ極性の異なるチャネル領域とを有するこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】前記ゲート電極の上面上の前記半導体層中
には、導電型の異なる２個のソース領域またはドレイン
領域が形成され、 前記半導体層中の前記チャネル領域に対して前記ソース
領域またはドレイン領域と反対側に、ドレイン領域また
はソース領域が形成されていることを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】絶縁性基層の表面上に導電層を形成し、前
記導電層をパターニングすることによってゲート電極を
形成する工程と、 前記基層の表面上および前記ゲート電極の表面上にわた
って絶縁層を形成する工程と、 前記絶縁層の表面上に半導体層を形成する工程と、 前記ゲート電極の片側の領域を含む第１の領域の前記半
導体層上を第１のレジスト膜で被覆する工程と、 前記第１のレジスト膜をマスクとして、前記半導体層中
に第１導電型の不純物を前記基層の表面に対して略垂直
にイオン注入することによって、前記半導体層中に第１
の不純物領域を形成する工程と、 前記第１のレジスト膜を除去する工程と、 前記第１の領域以外の領域である第２の領域の前記半導
体層上を第２のレジスト膜で被覆する工程と、 前記第２のレジスト膜をマスクとして、前記半導体層中
に前記第１導電型と反対導電型である第２導電型の不純
物を前記基層の表面に対して略垂直にイオン注入するこ
とによって、前記半導体層中に第２の不純物領域を形成
する工程と、 前記第２のレジスト膜を除去する工程とを有することを
特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094606A JP2003298058A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094606A JP2003298058A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298058A true JP2003298058A (ja) | 2003-10-17 |
| JP2003298058A5 JP2003298058A5 (ja) | 2005-09-15 |
Family
ID=29387006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094606A Abandoned JP2003298058A (ja) | 2002-03-29 | 2002-03-29 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003298058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| JP2010192477A (ja) * | 2009-02-13 | 2010-09-02 | Ricoh Co Ltd | 縦型論理素子 |
| WO2023197769A1 (zh) * | 2022-04-15 | 2023-10-19 | 华为技术有限公司 | 一种cmos反相器、存储芯片、存储器及电子装置 |
-
2002
- 2002-03-29 JP JP2002094606A patent/JP2003298058A/ja not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009177080A (ja) * | 2008-01-28 | 2009-08-06 | Toshiba Corp | 半導体記憶装置 |
| JP2010192477A (ja) * | 2009-02-13 | 2010-09-02 | Ricoh Co Ltd | 縦型論理素子 |
| WO2023197769A1 (zh) * | 2022-04-15 | 2023-10-19 | 华为技术有限公司 | 一种cmos反相器、存储芯片、存储器及电子装置 |
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