KR100307458B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
목적: 본 발명은 얼라인 미스를 방지할 수 있도록 포토 레지스트층을 리플로우시켜 셀프 얼라인 된 게이트전극 및 오프셋영역을 형성시킬 수 있는 박막트랜지스터 제조방법을 제공한다.
구성 : 본 발명은 기판 상의 소정 영역에 패터닝되어 형성된 활성층과, 활성층 상부에 절연층을 적층하고, 절연층에서 활성층의 양측 콘택 영역을 개구시키는 제1 단계와; 제1 단계의 결과물 상에 n+ 비정질실리콘층 및 포토 레지스트층을 순차적으로 성막시키고 패터닝하여 콘택 영역 상부에 소스전극과 드레인전극을 정의하는 제2 단계와; 제2 단계의 결과물에서 패터닝된 포토 레지스트층을 리플로우되게 하여 활성층의 상부로 팽출되게 하는 제3 단계와; 제3 단계의 결과물 상에 게이트전극으로 사용될 금속막을 증착하는 제4 단계와; 제4 단계의 결과물에서 포토 레지스트층을 제거하여 게이트전극을 형성시켜 셀프 얼라인된 오프셋 영역을 형성시키는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.
효과 : 본 발명은 패터닝된 포토 레지스트층을 리플로우시켜 팽출되게 함으로써 셀프 얼라인된 오프셋 영역을 형성할 수 있으므로 별도의 대체 공정을 갖추지 않고도 공정수를 단축할 수 있는 특징이 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 누설전류의 감소를 도모하기 위하여 오프셋 구조를 포함하는 박막트랜지스터를 셀프 얼라인 방식으로 얻어낼 수 있는 박막트랜지스터 제조방법에 관한 것이다.
박막트랜지스터는 CMOS를 내장할 수 있다는 특징 때문에 액티브 매트릭스 액정 표시장치와 같은 평판 표시소자 등에서 픽셀의 온 오프 스위칭소자로 널리 활용되고 있다. 여기에 적용되는 박막트랜지스터는 내전압성과 온 오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막트랜지스터의 종류는 비정질실리콘 트랜지스터와 다결정실리콘 트랜지스터가 알려져 있으며, 비정질실리콘에 비해 다결정실리콘이 전자 이동율 등의 성능과 신뢰도 면에서 더 좋은 평가를 내리고 있지만 고온 분위기에서 박막을 형성시켜야 하는 문제가 있어서 일반적으로는 비정질실리콘 박막트랜지스터가 실용화되고 있다.
그러나, 최근 엑시머레이저 장비 등을 활용하여 막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정실리콘 박막트랜지스터에 대한 관심이 고조되고 있는 실정이다.
다결정실리콘 박막트랜지스터의 제조에는 기본적으로 비정질실리콘을 성막하고 여기에 엑시머레이저를 조사하여 비정질실리콘의 일부를 다결정실리콘으로 막성장시키는 방식이 채용되고 있다. 이렇게 얻어지는 다결정실리콘 박막트랜지스터의 전류 특성은 온 될 때에 꽤 높게 나타난다. 그렇지만 다결정실리콘은 많은 부분에서 특유의 트랩 준위를 가지고 있으므로 오프 상태에서 누설전류가 다량 발생하는 단점을 보인다. 이를 해결하는 방법으로 소스전극과 드레인전극 사이로 도핑되지 않은 영역, 즉 오프셋 영역을 개재시켜 누설전류를 차단하려는 시도가 행해지고 있고, 더 나아가 오프셋 영역에 LDD(lightly doped drain)를 추가하여 안정화시키는방법 등이 시도되고 있다.
전자의 방법을 도 2에 따라 설명한다.
도 2에서 기판(2)의 상부에 산화막을 침적시켜 버퍼층(4)을 형성하고, 이 버퍼층(4)의 상부에 소정 영역에 패터닝된 활성층(6)을 형성한 다음, 그 위에 절연막(8), 금속층 및 포토 레지스트층을 연속적으로 순차 적층 형성하고, 상기 포토 레지스트층을 패터닝하고 하부 금속층에 대해 식각 공정을 진행하여 게이트전극(10)을 형성한다.
상기 게이트전극(10)을 형성한 다음에 잔여 포토 레지스트층을 제거하고 새로운 포토 레지스트층을 도포하되, 상기 게이트전극(10) 보다 약간 큰 폭으로 도포되도록 패터닝하고 노광, 현상함으로써 상기 활성층(6)의 양단부에 소스 또는 드레인 콘택층(12)을 정의하여 놓는다. 다음에 이온 도핑법으로 상기 콘택층(12)을 고농도 도핑하면 콘택층(12) 사이로 오프셋 영역이 남게 된다. 이후, 상기 새로운 포토 레지스트층을 제거하고 상기 오프셋 영역에 게이트전극(10)을 마스크로 삼아 가볍게 이온 도핑하면 LDD 영역(14)이 형성된다. 마지막으로 게이트전극(10)의 상면에 층간 절연막(16)을 적층하고 상기 층간 절연막(16)에서 콘택층(12)에 이르는 비아홀을 형성시켜 금속층을 증착하고 패터닝하여 소스전극(18) 또는 드레인전극(19)을 형성시킨다.
이와 같이 종래의 박막트랜지스터에서 LDD 또는 오프셋 영역을 마련하려면 게이트전극 형성을 위한 포토 리소그라피를 행한 후에 재차 포토 리소그라피를 실시해야 하므로 공정수가 증가하게 된다. 게다가 포토 레지스트층이 마스크로서의역할을 완수하게 하려면 포토 리소그라피 공정에서 패터닝의 마스크 얼라인이 정밀하게 맞춰져 있어야만 이온 주입 과정에서 소망하는 오프셋 영역을 얻을 수 있기 때문에 공정 관리가 까다로워 불량률의 증가 원인도 안고 있다.
따라서 공정의 추가 없이 LDD 혹은 오프셋 영역을 마련할 수 있는 방법의 개발이 요구되어 왔으며, 이에 따라 게이트전극을 애노다이징하여 그 단면적이 양극산화층에 의해 침식되게 함으로써 자연적인 오프셋 영역이 형성되게 하는 방식도 시도된 바 있으나 애노다이징에 의한 게이트전극의 면적 축소 효과는 제한적이고 이 방식을 채용하면 게이트전극의 두께가 양극산화막의 두께만큼 좁아지는 결과로 되어 전류의 흐름이 좋지 않게 된다. 또 양극산화막의 성장으로 인하여 소스전극과 드레인전극에서 단선이 발생할 가능성도 높아진다.
다른 방법을 예로 들면, 포토레지스트에 의해 보호되고 있는 게이트전극을 습식 에칭하여 그 측면이 식각되게 함으로써 이 식각된 만큼의 오프셋 영역이 형성되게 하는 방법도 시도된 바 있지만, 이 방식에서는 포토 레지스트층이 이온 도핑 공정에서 경화되어 이를 제거하기가 어렵게 되는 단점을 가지고 있고, 얼라인먼트의 정밀도를 확보하지 못하면 소망하는 오프셋 영역을 얻을 수 없다.
따라서 현재로서는 다결정실리콘 박막트랜지스터 분야가 나아갈 방향은 공정수의 감소와 간편한 방식으로 얼라인먼트의 정밀도를 향상하는 것에 관건이 있다 하여도 과언이 아니다.
상술한 바와 같은 조건을 충족시키는 방법으로서 게이트전극을 포토 리소그라피에 필요한 마스크로 활용하는 방법이 공지되어 있다.
대한민국 특허등록 제143732호는 비정질실리콘막을 패터닝하고 엑시머레이저를 조사하여 결정화시킨 다음에 절연층을 적층하고 그 위로 게이트전극을 형성하되, 오프셋 영역의 폭을 고려한 크기로 형성하고, 불순물 주입을 통해 소스 및 드레인전극을 형성한 후, 주입된 불순물을 엑시머레이저로 활성화 및 확산시키고, 이어서 기판의 상면에 포토 레지스트를 도포하고 반대측에서 게이트전극을 마스크로 삼아 노광하고 현상함으로써 상기 포토 레지스트가 게이트전극의 폭보다 좁아지게 한 다음, 이번에는 상기 포토 레지스트를 마스크로 삼고 게이트전극을 더 에칭 함으로써 소망하는 오프셋 영역이 형성되게 하는 방법을 개시하고 있다.
그렇지만 이 방법은 포토 레지스트의 폭이 게이트전극보다 작아질 때까지 노광하려면 그 노광시간이 길어지게 되어 공정 관리의 이점이 거의 없고, 포토 레지스트의 노광부위가 경사를 이루면서 좁혀지기 때문에 오프셋 영역의 공정 제어에 극히 불리하다.
게이트전극을 마스크로 하여 오프셋 영역을 형성하는 방법의 다른 예는 대한민국 특허등록 제196505호에 개시되어 있다.
개시된 방법은 게이트전극을 애노다이징하여 표면에 게이트산화막이 형성되게 한 다음, 그 위로 포토 레지스트를 도포하고 이를 상기 게이트전극의 폭에 맞춰 패터닝하고 현상하여 잔존되는 포토 레지스트를 가열시킴으로써 상기 포토 레지스트의 상측연이 리플로우되게 하여 버섯모양의 형상으로 변형되게 한 후에, 이 버섯모양을 마스크로 삼아 고농도 불순물을 이온 주입하여 소스와 드레인전극이 형성되게 함으로써 자연히 오프셋 영역이 형성되게 하는 서멀 리플로우(thermal reflow)방식이다.
그러나 이러한 서멀 리플로우 방식은 게이트전극과 오프셋 영역을 확실하게 구분 짓기 위한 방편으로 게이트전극을 애노다이징하고 있기 때문에 포토리소그라피 공정 수를 하나 줄이는 대신, 게이트전극의 애노다이징 공정과, 이후에 산화막을 제거해야 하는 공정이 더 추가되어야 하므로 공정 수를 줄이는 효과를 기대할 수 없다.
본 발명의 목적은 얼라인 미스를 방지할 수 있도록 포토 레지스트층을 리플로우시켜 셀프 얼라인 된 게이트전극 및 오프셋영역을 형성시킬 수 있는 박막트랜지스터 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명은 기판 상의 소정 영역에 패터닝되어 형성된 활성층과, 상기 활성층 상부에 절연층을 적층하고, 상기 절연층에서 활성층의 양측 콘택 영역을 개구시키는 제1 단계와; 상기 제1 단계의 결과물 상에 n+ 비정질실리콘층 및 포토 레지스트층을 순차적으로 성막시키고 패터닝하여 상기 콘택 영역 상부에 소스전극과 드레인전극을 정의하는 제2 단계와; 상기 제2 단계의 결과물에서 패터닝된 포토 레지스트층을 리플로우되게 하여 상기 활성층의 상부로 팽출되게 하는 제3 단계와; 상기 제3 단계의 결과물 상에 게이트전극으로 사용될 금속막을 증착하는 제4 단계와; 상기 제4 단계의 결과물에서 포토 레지스트층을 제거하여 게이트전극을 형성시켜 셀프 얼라인된 오프셋 영역을 형성시키는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.
이 때, 상기 제3 단계에서 포토 레지스트층의 리플로우 처리는 서멀 리플로우법 또는 드라이 에칭장비나 화학기상증착 장비에서 행하는 플라즈마 처리법으로 행해짐이 바람직하다.
또한, 상기 제5 단계 이후에 게이트전극을 마스크로 하여 행해지는 저농도 불순물 주입 공정을 통해 LDD 영역으로 변화됨이 더욱 바람직하다.
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정순서도.
도 2는 LDD를 포함하는 종래의 박막트랜지스터 구조를 도시하는 단층도.
**도면의 주요부분에 대한 부호의 설명**
20 : 기판 22 : 활성층
24 : 절연층 26 : 콘택층
32 : 소스전극 34 : 드레인전극
36 : 게이트전극 38 : 오프셋 영역
이하, 첨부된 도면을 참조하여 본 발명의 제조방법에 관한 바람직한 실시 예를 상세히 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정 단면도이다.
도 1a에서, 기판(20)의 상면에는 활성층(22)과 절연층(24)이 종래와 동일한 방법에 따라 순차 적층 형성된다.
다음에 상기 절연층(24)은 포토 리소그라피법을 통하여 소정 부위가 패터닝됨으로써 도 1b의 도시와 같이 활성층(22)의 양측 일부를 콘택층(26)으로 노출시키게 된다. 그리고나서 상기 절연층(24)과 콘택층(26)의 상방으로 n+ 비정질실리콘층(28)을 증착하여 도 1c의 도시와 같이 성막시킨다.
상술한 공정에서 활성층(22)은 비정질실리콘을 막성장시키고 소정 패턴으로 에칭한 다음 엑시머레이저 등을 조사하여 다결정실리콘으로 성장시켜 만들어진다.
한편, 절연층(24)은 통상적으로 SiO2등의 절연재를 테트라에틸오르소실리케이트법, 화학기상증착법, 스퍼터링법 등으로 100㎚의 두께를 갖도록 적층 형성하거나 후술하는 게이트전극재를 증착 성막하고 이를 애노다이징하여 산화시킨 게이트 산화막으로 하여도 좋다.
다음에 상기 n+ 비정질실리콘층(28)의 상면으로 포토 레지스트층(30)을 도포하고 패터닝하여 상기 n+ 비정질실리콘층(28)이 도 1d의 도시와 같이 소정의 소스전극(32)과 드레인전극(34)의 영역으로 정의된다. 상기 n+ 비정질실리콘층(28)은 사전에 고농도 이온 도핑된 재질을 채용하여 성막시킬 수 있고, 또는 추후에 이를 고농도 이온 도핑하여 소스전극(32)과 드레인전극(34)으로 되게 할 수도 있다.
이렇게 하고 나서 기판(20)을 가온시키거나 또는 플라즈마 처리하여 상기 소스전극(32)과 드레인전극(34)의 상면에 적층되어 있는 포토 레지스트층(30)을 리플로우시키면 도 1e의 도시와 같이 상기 포토 레지스트층(30')의 주변부가 팽출되면서 흘러 내려 활성층(22)의 일부를 쉴드하게 된다.
따라서 상기와 같이 포토 레지스트(30')가 리플로우된 상태에서 Ta, Al, Nb와 같은 금속재, 혹은 n형이나 p형 불순물이 주입된 실리콘, 또는 ITO 등의 도전재를 대략 두께는 200㎚ 미만으로 증착하면 도 1e의 도시와 같이 게이트전극(36)이 적층 형성된 구조를 얻게된다.
이와 같이 하여 얻어진 구조에서 다시 상기 포토 레지스트층(30')을 제거하면 리플로우에 의해 쉴드되었던 활성층(22)의 해당부분이 도 1f의 도시와 같이 오프셋 영역(38)으로 된 소망의 박막트랜지스터를 얻게 되는 것이다.
상기 포토 레지스트층(30)의 리플로우는 일정 온도로 유지되는 항온조에 넣고 일정 시간 방치하여 두거나 또는 드라이 에칭장비나 화학기상 증착 설비에서 플라즈마 이온의 피격을 받아 선택적으로 가온되게 하여 나타나게 할 수 있다.
또 상기 포토 레지스트층(30)의 리플로우에 의해 팽출되는 증가 폭은 0.3∼0.6㎛ 범위가 적당하고 그 폭 조절은 처리 시간을 통해 제어할 수 있다.
이 오프셋 영역(38)은 그대로 혹은 이온 도핑법에 따른 저농도 이온 주입 공정을 거쳐 LDD 영역으로 존재하게 된다.
이상 설명한 바와 같이 본 발명은 게이트전극의 형성을 위한 포토 레지스트층의 패터닝 과정에서 이를 리플로우시켜 그 측면이 팽출되게 함으로써 활성층의 일부가 쉴드되어 오프셋 영역 또는 LDD 영역으로 정의되는 것이기 때문에 마스크 얼라인먼트가 자기정합적으로 되어 제조 공정이 대단히 간단하고 대체 공정을 요하지 않고 공정 수가 줄어 들어 생산성 향상과 제품 신뢰도를 확보할 수 있는 효과가 있다.
Claims (3)
- 기판 상의 소정 영역에 패터닝되어 형성된 활성층과, 상기 활성층 상부에 절연층을 적층하고, 상기 절연층에서 활성층의 양측 콘택 영역을 개구시키는 제1 단계와;상기 제1 단계의 결과물 상에 n+ 비정질실리콘층 및 포토 레지스트층을 순차적으로 성막시키고 패터닝하여 상기 콘택 영역 상부에 소스전극과 드레인전극을 정의하는 제2 단계와;상기 제2 단계의 결과물에서 패터닝된 포토 레지스트층을 리플로우되게 하여 상기 활성층의 상부로 팽출되게 하는 제3 단계와;상기 제3 단계의 결과물 상에 게이트전극으로 사용될 금속막을 증착하는 제4 단계와;상기 제4 단계의 결과물에서 포토 레지스트층을 제거하여 게이트전극을 형성시켜 셀프 얼라인된 오프셋 영역을 형성시키는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제3 단계에서 포토 레지스트층의 리플로우 처리는 서멀 리플로우법 또는 드라이 에칭장비나 화학기상증착 장비에서 행하는 플라즈마 처리법으로 행해짐을 특징으로 하는 박막트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제5 단계 이후에 게이트전극을 마스크로 하여 행해지는 저농도 불순물 주입 공정을 통해 LDD 영역으로 변화됨을 특징으로 하는 박막트랜지스터 제조방법.
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- 1999-12-14 KR KR1019990057431A patent/KR100307458B1/ko active IP Right Grant
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