KR100270363B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극과 소스 및 드레인 전극사이의 오프-셋 간격을 활성층 두께 이상으로 증가시키고 오프-셋 간격을 원하는 두께로 조절할 수 있도록하여 누설전류를 감소시키도록한 박막트랜지스터 제조방법에 관한 것으로서, 이러한 본 발명의 목적은 투명유리기판상에 금속층 및 N+층을 순차증착한후 동시에 두층을 패터닝하여 소스/드레인 전극을 형성하는 공정과, 상기 N+층상에 소스드레인 전극의 일부분이 노출되는 범위내에서 절연막을 형성하는 공정과, 상기 절연막상에 반도체막을 소정두께로 증착하고 상기 소스/드레인 전극상에만 반도체막이 남도록 패터닝하는 공정과, 상기 반도체막상에 활성층 및 게이트 절연막을 순차로 형성하는 공정과, 상기 게이트 절연막상에 금속을 소정 두께로 증착하고 패터닝하여 게이트 전극을 형성시키는 공정으로서 달성된다.
Description
제1도는 종래 박막트랜지스터의 단면도.
제2도는 본 발명 박막트랜지스터의 단면도.
제3도는 제2도의 제조공정도.
＜도면의 주요부분에 대한 부호의 설명＞
1 : 투명성 절연기판 2 : 소스 드레인 전극
3 : N+4 : 절연막
5 : 반도체막 6 : 활성층
7 : 게이트 절연막 8 : 게이트 전극
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 게이트전극과 소스 및 드레인 전극사이의 오프-셋(off-set) 간격을 활성층두께 이상으로 증가시키고 오프-셋 간격을 원하는 두께로 조절할 수 있도록 하여 누설전류(leackage current)를 감소시키고자 한 박막트랜지스터 제조방법에 관한 것이다.
제 1 도는 종래 박막트랜지스터의 단면도로서, 이에 도시된 바와 같이 절연성유리기판(100)위에 소스/드레인 전극의 형성을 위하여 금속혹은 silicide층(101)을 증착하고, 상기 금속 혹은 silicide층 (101)상에 N+층(102)을 증착한후 이 두층을 동시에 패터닝한다. 이후 상기 N+층(102)상에 비정질 실리콘이나 다결정 실리콘을 증착한후 패터닝하여 활성층(103)을 형성시키고, 상기 활성층(103)상의 전면에 게이트 절연막(104)을 증착시킨다.
이후 상기 게이트 절연막(104)상에 금속막을 증착한후 패터닝하여 게이트 전극(105)을 형성시켜 박막트랜지스터를 제조한다.
그러나 이러한 제조방법에 의해 제조되는 종래 박막트랜지스터는 활성층의 두께만큼 오프-셋(off-set)이 형성되기 때문에 오프-셋 간격을 증가시키기 위해서는 활성층의 두께를 증가시켜야만 한다.
상기 활성층의 두께를 증가시키게 되면 누설 전류가 증가되며 박막 트랜지스터의 특성이 저하되는 이유로 활성층의 두께를 4000~5000Å이상으로 증가시킬 수 없는 제약이 따른다.
이로인해 종래에는 수㎛이상의 오프-셋을 형성할 수 없는 문제점이 있었다.
따라서 본 발명의 목적은 게이트 전극과 소스 및 드레인 전극 사이의 오프-셋(off-set) 간격을 활성층 두께 이상으로 증가시키고 오프-셋 간격을 원하는 두께로 조절할 수 있도록 하여 누설전류를 감소시키도록 박막트랜지스터 제조방법을 제공함에 있다.
제 2 도는 본 발명에 따른 박막트랜지스터의 단면도로서 첨부한 도면 제 3 도인 제조공정도를 참조하여 상세히 설명하면 다음과 같다.
먼저 유리기판(1)위에 제 3 도의 (a)에 도시한 바와 같이 금속 또는 silicide(2)를 소정두께로 증착하고 상기 금속 또는 silicide(2)상에 N+층(3)을 증착한후 두층을 동시에 패터닝 한다.
이로써 소스/드레인 전극은 형성되며 이후 상기 N+층(3)의 모서리 부분과 소스/드레인 전극 사이에 Oxide나 Nitride로 제 3 도의 (b)에 도시한 바와 같이 절연막(4)을 증착하고 패터닝하여 소스/드레인 전극의 모서리 부분과 후에 증착될 활성층이 격리(분리)되도록 한다.
이후, 상기 절연막(4)이 증착되지 않은 N+층(3) 상부와 상기 절연막(4)모서리 부분에 제 3 도의 (b)와 같이 비정질 실리콘이나 다결정 실리콘을 반도체 막(5)으로 증착한후, 마스크(mask)를 사용하지 않고 유리기판(1)의 하부에서 노광시키는 방법으로 소스/드레인 전극과 동일한 모양으로 패터닝하여 오프-셋을 증착두께만큼 증가시킨다.
이후 다결정 실리콘이나 비정질 실리콘을 제 3 도의 (d)와 같이 증착한후 패터닝하여 활성층(6)을 형성한다.
상기 활성층(6)상에 게이트 절연막(7)을 증착하고 게이트 전극을 형성하기위해 금속 또는 silicide을 소정두께로 증착한후 패터닝하여 제 3 도의 (e)와 같이 게이트 전극(8)을 형성하여 박막트랜지스터를 제조하게 되는 것이다.
제 2 도는 이와 같이 제조한 박막트랜지스터의 단면도이다.
이상에서 상세히 설명한 바와 같이 본 발명은 반도체막의 두께를 조절함에 따라 오프-셋의 크기를 원하는 두께로 조절가능하기에 오프-셋을 1㎛이상의 크기로도 가능하다.
또한, 반도체막으로 오프-셋을 형성하기 때문에 마스크를 사용하여 오프-셋을 형성하는 경우에 발생하는 Mis-align 문제가 없다.
이로써 소스전극과 드레인 전극이 바뀜에 따른 박막트랜지스터의 특성변화를 방지할 수 있으며, 아울러 오프셋의 크기가 증가하여 누설전류를 감소시킬 수 있는 효과가 있다.
Claims (6)
- 투명유리기판상에 금속층 및 N+층을 순차증착한후 동시에 두층을 패터닝하여 소스/드레인 전극을 형성하는 공정과, 상기 N+층상에 소스드레인 전극의 일부분이 노출되는 범위내에서 절연막을 형성하는 공정과, 상기 절연막상에 반도체막을 소정두께로 증착하고 상기 소스/드레인 전극상에만 반도체막이 남도록 패터닝하는 공정과, 상기 반도체막상에 활성층 및 게이트 절연막을 순차로 형성하는 공정과, 상기 게이트 절연막상에 금속을 소정 두께로 증착하고 패터닝하여 게이트 전극을 형성시키는 공정을 포함하여 구성됨을 특징으로한 박막트랜지스터 제조방법.
- 제1항에 있어서, 절연막은 산화막 또는 질화막으로 된것을 특징으로한 박막트랜지스터 제조방법.
- 제1항에 있어서, 반도체막은 비정질 실리콘 또는 다결정 실리콘으로 된것을 특징으로한 박막트랜지스터 제조방법.
- 제1항에 있어서, 반도체막은 상기 유리기판 하부에서 노광시켜 패터닝함을 특징으로한 박막트랜지스터 제조방법.
- 제1항에 있어서, 게이트 전극은 불순물이 포함된 실리콘막으로 된것을 특징으로한 박막트랜지스터 제조방법.
- 제1항에 있어서, 반도체막의 두께는 오프-셋 간격만큼으로 함을 특징으로한 박막트랜지스터 제조방법.
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