JPH06252402A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06252402A JPH06252402A JP3370893A JP3370893A JPH06252402A JP H06252402 A JPH06252402 A JP H06252402A JP 3370893 A JP3370893 A JP 3370893A JP 3370893 A JP3370893 A JP 3370893A JP H06252402 A JPH06252402 A JP H06252402A
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- conductive thin
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- semiconductor layer
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Abstract
(57)【要約】
【目的】 半導体層へのイオン注入時の静電破壊・異常
放電を防止でき、環境汚染防止・プロセスの簡略化を実
現すると共に、ゲート電極の酸化を必要とせず、ゲート
電極とイオン注入領域とをセルフアライン化できる薄膜
トランジスタを製造方法を提供する。 【構成】 基板１上に半導体層２を形成し、その上にゲ
ート絶縁膜３を形成する。そのゲート絶縁膜３の上に、
下層導電性薄膜４と、下層導電性薄膜と異なる材料から
なる上層導電性薄膜５とを積層形成して、上層導電性薄
膜のみを選択的にパターニングして上層ゲート電極５を
形成する。下層導電性薄膜４上に、半導体層２上方部分
を開口させてマスク７を形成して、不純物イオンを注入
する。このことにより、半導体層２に高濃度不純物領域
８が形成される。その後、下層導電性薄膜４をパターニ
ングして下層ゲート電極４とする。
放電を防止でき、環境汚染防止・プロセスの簡略化を実
現すると共に、ゲート電極の酸化を必要とせず、ゲート
電極とイオン注入領域とをセルフアライン化できる薄膜
トランジスタを製造方法を提供する。 【構成】 基板１上に半導体層２を形成し、その上にゲ
ート絶縁膜３を形成する。そのゲート絶縁膜３の上に、
下層導電性薄膜４と、下層導電性薄膜と異なる材料から
なる上層導電性薄膜５とを積層形成して、上層導電性薄
膜のみを選択的にパターニングして上層ゲート電極５を
形成する。下層導電性薄膜４上に、半導体層２上方部分
を開口させてマスク７を形成して、不純物イオンを注入
する。このことにより、半導体層２に高濃度不純物領域
８が形成される。その後、下層導電性薄膜４をパターニ
ングして下層ゲート電極４とする。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などの半
導体装置に用いられる薄膜トランジスタ（以下ＴＦＴと
称する）の製造方法に関する。
導体装置に用いられる薄膜トランジスタ（以下ＴＦＴと
称する）の製造方法に関する。
【０００２】
【従来の技術】上述の半導体装置の製造においては、半
導体層に不純物を注入する方法としてイオン注入法が従
来から広く用いられている。この際、陽性イオン（11Ｂ
+、31Ｐ+など）の注入による陽性電荷の蓄積を緩和する
為に、イオン注入時に電子ビームを同時に照射する方法
が一般に用いられている。しかし、絶縁性基板の場合に
は、電子ビームを照射すると、注入マスクとして形成さ
れるレジスト膜と基板との間に電位差が生じ易く、ゲー
ト絶縁膜の静電破壊や異常放電を起こす原因となる。こ
れらの問題を防止するため、以下のように注入マスクの
下または上に導電性膜を設け、電荷をウェハー支持板に
逃がす方法が知られている。
導体層に不純物を注入する方法としてイオン注入法が従
来から広く用いられている。この際、陽性イオン（11Ｂ
+、31Ｐ+など）の注入による陽性電荷の蓄積を緩和する
為に、イオン注入時に電子ビームを同時に照射する方法
が一般に用いられている。しかし、絶縁性基板の場合に
は、電子ビームを照射すると、注入マスクとして形成さ
れるレジスト膜と基板との間に電位差が生じ易く、ゲー
ト絶縁膜の静電破壊や異常放電を起こす原因となる。こ
れらの問題を防止するため、以下のように注入マスクの
下または上に導電性膜を設け、電荷をウェハー支持板に
逃がす方法が知られている。
【０００３】第１の方法：基本的な原理を示すものであ
る：まず、図２（ａ）に示すように、石英基板２１上に
形成されたポリシリコン半導体層２２上に、導電性薄膜
２３および注入マスク２４を積層する。次に、図２
（ｂ）に示すように、注入マスク２４にイオン注入のた
めの開口部を形成し、開口部の導電性薄膜２３を除去し
てイオン注入を行う。このことにより、図２（ｃ）に示
すように、半導体層２２に高濃度不純物注入領域２５が
形成される。その後、導電性薄膜２３を除去する。
る：まず、図２（ａ）に示すように、石英基板２１上に
形成されたポリシリコン半導体層２２上に、導電性薄膜
２３および注入マスク２４を積層する。次に、図２
（ｂ）に示すように、注入マスク２４にイオン注入のた
めの開口部を形成し、開口部の導電性薄膜２３を除去し
てイオン注入を行う。このことにより、図２（ｃ）に示
すように、半導体層２２に高濃度不純物注入領域２５が
形成される。その後、導電性薄膜２３を除去する。
【０００４】第２の方法：第１の方法をＴＦＴの製造工
程に適用したものである：まず、図３（ａ）に示すよう
に、絶縁性基板３１上に形成されたポリシリコン半導体
層３２の上に、ゲート絶縁膜３３およびゲート電極３４
を形成する。次に、図３（ｂ）に示すように、ゲート電
極３４を覆って導電性薄膜３５を形成し、その上に注入
マスク３６を形成する。その後、図３（ｃ）に示すよう
に、導電性薄膜３５にイオン注入のための開口部を設け
て、イオン注入を行う。このことにより、半導体層３２
に高濃度不純物注入領域３７を形成される。その後、導
電性薄膜３５を除去する。
程に適用したものである：まず、図３（ａ）に示すよう
に、絶縁性基板３１上に形成されたポリシリコン半導体
層３２の上に、ゲート絶縁膜３３およびゲート電極３４
を形成する。次に、図３（ｂ）に示すように、ゲート電
極３４を覆って導電性薄膜３５を形成し、その上に注入
マスク３６を形成する。その後、図３（ｃ）に示すよう
に、導電性薄膜３５にイオン注入のための開口部を設け
て、イオン注入を行う。このことにより、半導体層３２
に高濃度不純物注入領域３７を形成される。その後、導
電性薄膜３５を除去する。
【０００５】第３の方法：ゲート電極材料層を一部残し
てイオン注入を行い、これを絶縁膜化する方法である：
まず、図４（ａ）に示すように、絶縁性基板４１上に形
成されたポリシリコン半導体層４２の上に、ゲート絶縁
膜４３、ゲート電極材料層４４ａおよびレジスト膜４５
を形成する。次に、図４（ｂ）に示すように、ゲート電
極材料層４４ａを一部を残して除去し、その上に、図４
（ｃ）に示すように、注入マスク４６を形成する。その
状態の基板にイオン注入を行って半導体層４２に不純物
注入領域４７を形成し、ゲート電極材料層４４ａを酸化
してゲート電極４４および絶縁膜４８を形成する。
てイオン注入を行い、これを絶縁膜化する方法である：
まず、図４（ａ）に示すように、絶縁性基板４１上に形
成されたポリシリコン半導体層４２の上に、ゲート絶縁
膜４３、ゲート電極材料層４４ａおよびレジスト膜４５
を形成する。次に、図４（ｂ）に示すように、ゲート電
極材料層４４ａを一部を残して除去し、その上に、図４
（ｃ）に示すように、注入マスク４６を形成する。その
状態の基板にイオン注入を行って半導体層４２に不純物
注入領域４７を形成し、ゲート電極材料層４４ａを酸化
してゲート電極４４および絶縁膜４８を形成する。
【０００６】第４の方法：注入マスクを形成した後、そ
の上に導電性有機材料をコーティングして、イオン注入
を行う方法である。
の上に導電性有機材料をコーティングして、イオン注入
を行う方法である。
【０００７】
【発明が解決しようとする課題】上述した第１〜第４の
帯電防止方法においては、以下に示すような問題点があ
る。
帯電防止方法においては、以下に示すような問題点があ
る。
【０００８】（１）第１の方法による場合には、ゲート
電極と不純物注入領域とのセルフアライン化ができない
ので、微細加工には不向きである。
電極と不純物注入領域とのセルフアライン化ができない
ので、微細加工には不向きである。
【０００９】（２）第２の方法による場合には、導電性
薄膜の形成工程、イオン注入のための開口部の形成工
程、導電性薄膜の除去工程が必要であり、製造プロセス
が繁雑となる。
薄膜の形成工程、イオン注入のための開口部の形成工
程、導電性薄膜の除去工程が必要であり、製造プロセス
が繁雑となる。
【００１０】（３）第３の方法による場合には、イオン
注入後にゲート電極材料層の酸化を行う際に、ゲート電
極部分まで酸化されてしまう虞れがある。
注入後にゲート電極材料層の酸化を行う際に、ゲート電
極部分まで酸化されてしまう虞れがある。
【００１１】（４）第４の方法による場合には、有機材
料を用いているので、イオン注入時に発生する熱により
残留溶剤が蒸発して真空度が低下し、または、環境汚染
問題が起こる虞れがある。
料を用いているので、イオン注入時に発生する熱により
残留溶剤が蒸発して真空度が低下し、または、環境汚染
問題が起こる虞れがある。
【００１２】本発明は、上記問題点を解決するためにな
されたものであり、半導体層へのイオン注入時の静電破
壊や異常放電を防止すると共に、ゲート電極と不純物注
入領域とのセルフアライン化を行うことができ、製造プ
ロセスの簡略化を図れ、ゲート電極の酸化が生じず、残
留溶剤の蒸発による真空度の低下や環境汚染問題が生じ
ない薄膜トランジスタの製造方法を提供することを目的
とする。
されたものであり、半導体層へのイオン注入時の静電破
壊や異常放電を防止すると共に、ゲート電極と不純物注
入領域とのセルフアライン化を行うことができ、製造プ
ロセスの簡略化を図れ、ゲート電極の酸化が生じず、残
留溶剤の蒸発による真空度の低下や環境汚染問題が生じ
ない薄膜トランジスタの製造方法を提供することを目的
とする。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、不純物が高濃度に注入されたソース領
域およびドレイン領域を有する半導体層の上に、間にゲ
ート絶縁膜を介して２層構造のゲート電極が形成された
薄膜トランジスタの製造方法であって、該基板上に半導
体層を形成する工程と、該半導体層の上にゲート絶縁膜
を形成する工程と、該ゲート絶縁膜の上に、下層ゲート
電極用の下層導電性薄膜と、上層ゲート電極用の上層導
電性薄膜とをこの順に形成する工程と、該上層導電性薄
膜をパターニングして上層ゲート電極を形成する工程
と、該下層導電性薄膜上に、一部開口を有するマスクを
形成して、該ソース領域およびドレイン領域となる部分
に不純物の注入を行う工程と、該下層導電性薄膜をパタ
ーニングして下層ゲート電極を形成する工程とを含み、
そのことにより上記目的が達成される。
タの製造方法は、不純物が高濃度に注入されたソース領
域およびドレイン領域を有する半導体層の上に、間にゲ
ート絶縁膜を介して２層構造のゲート電極が形成された
薄膜トランジスタの製造方法であって、該基板上に半導
体層を形成する工程と、該半導体層の上にゲート絶縁膜
を形成する工程と、該ゲート絶縁膜の上に、下層ゲート
電極用の下層導電性薄膜と、上層ゲート電極用の上層導
電性薄膜とをこの順に形成する工程と、該上層導電性薄
膜をパターニングして上層ゲート電極を形成する工程
と、該下層導電性薄膜上に、一部開口を有するマスクを
形成して、該ソース領域およびドレイン領域となる部分
に不純物の注入を行う工程と、該下層導電性薄膜をパタ
ーニングして下層ゲート電極を形成する工程とを含み、
そのことにより上記目的が達成される。
【００１４】
【作用】本発明においては、ゲート絶縁膜の上に下層導
電性薄膜と、下層導電性薄膜と異なる材料からなる上層
導電性薄膜とを積層形成して２層構造の導電性薄膜を形
成している。上層導電性薄膜のみを選択的にパターニン
グして上層ゲート電極を形成し、半導体層に不純物イオ
ンを注入すると、上層ゲート電極の遮蔽効果によりゲー
ト電極領域と不純物注入領域とのセルフアライン化が実
現できる。注入マスクとして形成されるレジスト膜の下
には下層導電性薄膜が形成されているので、静電破壊や
異常放電を防ぐことができる。この下層導電性薄膜はパ
ターニングにより下層ゲート電極とされる。不純物注入
後に、導電性薄膜を除去する必要がなく、ゲート電極を
酸化して絶縁膜を形成する必要もないので、プロセスの
簡略化を図ると共に、ゲート電極パターンを制御性よく
形成することができる。さらに、有機材料および溶剤を
用いる必要がない。
電性薄膜と、下層導電性薄膜と異なる材料からなる上層
導電性薄膜とを積層形成して２層構造の導電性薄膜を形
成している。上層導電性薄膜のみを選択的にパターニン
グして上層ゲート電極を形成し、半導体層に不純物イオ
ンを注入すると、上層ゲート電極の遮蔽効果によりゲー
ト電極領域と不純物注入領域とのセルフアライン化が実
現できる。注入マスクとして形成されるレジスト膜の下
には下層導電性薄膜が形成されているので、静電破壊や
異常放電を防ぐことができる。この下層導電性薄膜はパ
ターニングにより下層ゲート電極とされる。不純物注入
後に、導電性薄膜を除去する必要がなく、ゲート電極を
酸化して絶縁膜を形成する必要もないので、プロセスの
簡略化を図ると共に、ゲート電極パターンを制御性よく
形成することができる。さらに、有機材料および溶剤を
用いる必要がない。
【００１５】
【実施例】以下に図面を参照しながら本発明の実施例に
ついて説明する。
ついて説明する。
【００１６】図１（ａ）〜（ｄ）に、本実施例の薄膜ト
ランジスタの製造工程を示す。
ランジスタの製造工程を示す。
【００１７】まず、図１（ａ）に示すように、半導体基
板または透明絶縁性基板１上に、厚み１０００オングス
トロームの多結晶Ｓｉからなる半導体層２を形成する。
板または透明絶縁性基板１上に、厚み１０００オングス
トロームの多結晶Ｓｉからなる半導体層２を形成する。
【００１８】次に、半導体層２を覆うようにして、厚み
８００オングストロームのＣＶＤＳｉＯ2膜を形成しゲ
ート絶縁膜３とする。その上に、被エッチング耐性の異
なる２層の導電性薄膜４ａ、５ａを積層する。本実施例
では、下層導電性薄膜４ａとして厚み２０００オングス
トロームの多結晶Ｓｉ膜、上層導電性薄膜５ａとして厚
み２０００オングストロームのＷＳｉ膜を積層した。こ
の時、多結晶Ｓｉ膜４ａには、約９００℃でリンの熱拡
散を行った。
８００オングストロームのＣＶＤＳｉＯ2膜を形成しゲ
ート絶縁膜３とする。その上に、被エッチング耐性の異
なる２層の導電性薄膜４ａ、５ａを積層する。本実施例
では、下層導電性薄膜４ａとして厚み２０００オングス
トロームの多結晶Ｓｉ膜、上層導電性薄膜５ａとして厚
み２０００オングストロームのＷＳｉ膜を積層した。こ
の時、多結晶Ｓｉ膜４ａには、約９００℃でリンの熱拡
散を行った。
【００１９】その後、通常のフォトリソグラフィー技術
によりＷＳｉ膜５ａ上にレジスト膜６を形成し、図１
（ｂ）に示すように、通常のドライエッチング技術によ
りＷＳｉ膜５ａのみを選択的にパターニングして上層ゲ
ート電極５を形成する。この時のエッチング条件は、例
えば、Ｃｌ2／Ｈｅ−Ｏ2＝３０／２０SCCM、Ｐｏｗｅｒ
＝１２０Ｗ、Ｐｒｅｓｓ＝２０ｍＴｏｒｒとすることが
できる。
によりＷＳｉ膜５ａ上にレジスト膜６を形成し、図１
（ｂ）に示すように、通常のドライエッチング技術によ
りＷＳｉ膜５ａのみを選択的にパターニングして上層ゲ
ート電極５を形成する。この時のエッチング条件は、例
えば、Ｃｌ2／Ｈｅ−Ｏ2＝３０／２０SCCM、Ｐｏｗｅｒ
＝１２０Ｗ、Ｐｒｅｓｓ＝２０ｍＴｏｒｒとすることが
できる。
【００２０】レジスト膜６を除去した後、図１（ｃ）に
示すように、イオン注入領域を開口させて、レジスト膜
７を形成する。そして、イオン注入装置を用いてリンを
加速電圧１００ｋｅＶ、不純物密度１×１０15／ｃｍ2
注入して、半導体層２に高濃度不純物注入領域８を形成
する。
示すように、イオン注入領域を開口させて、レジスト膜
７を形成する。そして、イオン注入装置を用いてリンを
加速電圧１００ｋｅＶ、不純物密度１×１０15／ｃｍ2
注入して、半導体層２に高濃度不純物注入領域８を形成
する。
【００２１】図１（ｄ）に示すように、レジスト膜７を
除去した後、ドライエッチング技術により多結晶Ｓｉ膜
４ａをパターニングして下層ゲート電極４を形成する。
この時のエッチング条件は、例えば、マグネトロン方式
のエッチャーを用いた場合には、ＨＢｒ／Ｃｌ2／Ｈｅ
−Ｏ2＝６０／５０／６ｓｃｃｍ、Ｐｏｗｅｒ＝１５０
Ｗ、Ｐｒｅｓｓ＝１００ｍＴｏｒｒが適している。
除去した後、ドライエッチング技術により多結晶Ｓｉ膜
４ａをパターニングして下層ゲート電極４を形成する。
この時のエッチング条件は、例えば、マグネトロン方式
のエッチャーを用いた場合には、ＨＢｒ／Ｃｌ2／Ｈｅ
−Ｏ2＝６０／５０／６ｓｃｃｍ、Ｐｏｗｅｒ＝１５０
Ｗ、Ｐｒｅｓｓ＝１００ｍＴｏｒｒが適している。
【００２２】以上により、薄膜トランジスタ作製におけ
る主要工程が完了する。さらに、ゲート電極４、５を覆
うようにして層間絶縁膜を形成し、ゲート絶縁膜３およ
び層間絶縁膜の所定部分を除去して、高濃度不純物注入
領域８に達するようにコンタクトホールを形成する。そ
して、不純物注入領域に通じるソース電極およびドレイ
ン電極を形成して、ＴＦＴが完成する。
る主要工程が完了する。さらに、ゲート電極４、５を覆
うようにして層間絶縁膜を形成し、ゲート絶縁膜３およ
び層間絶縁膜の所定部分を除去して、高濃度不純物注入
領域８に達するようにコンタクトホールを形成する。そ
して、不純物注入領域に通じるソース電極およびドレイ
ン電極を形成して、ＴＦＴが完成する。
【００２３】本実施例においては、上層ゲート電極５の
遮蔽効果によりゲート電極と高濃度不純物注入領域８と
のセルフアライン化を行うことができた。また、下層導
電性薄膜４ａがレジスト膜７の下に形成されているの
で、静電破壊や異常放電を防止することができた。この
下層導電性薄膜４ａをパターニングして下層ゲート電極
４としたので、導電性薄膜の除去工程が不要となり、製
造プロセスの簡略化を図れた。また、上層導電性薄膜と
下層導電性薄膜とは異なる材料からなっており、別々に
パターニングすることができる。よって、導電性薄膜を
酸化して絶縁膜を形成する必要がなく、ゲート電極のパ
ターンを崩すことなく形成することができた。さらに、
有機材料を用いていないので、残留溶剤の蒸発による真
空度の低下や環境汚染問題も生じなかった。
遮蔽効果によりゲート電極と高濃度不純物注入領域８と
のセルフアライン化を行うことができた。また、下層導
電性薄膜４ａがレジスト膜７の下に形成されているの
で、静電破壊や異常放電を防止することができた。この
下層導電性薄膜４ａをパターニングして下層ゲート電極
４としたので、導電性薄膜の除去工程が不要となり、製
造プロセスの簡略化を図れた。また、上層導電性薄膜と
下層導電性薄膜とは異なる材料からなっており、別々に
パターニングすることができる。よって、導電性薄膜を
酸化して絶縁膜を形成する必要がなく、ゲート電極のパ
ターンを崩すことなく形成することができた。さらに、
有機材料を用いていないので、残留溶剤の蒸発による真
空度の低下や環境汚染問題も生じなかった。
【００２４】以上、本発明の実施例について、具体的に
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。上層導電性薄膜および
下層導電性薄膜は、ＷＳｉおよび多結晶Ｓｉ以外でも、
上層および下層で被エッチング耐性の異なる材料であれ
ば、いずれも用いることができる。
説明したが、本発明は上記実施例に限定されるものでは
なく、各種の変形が可能である。上層導電性薄膜および
下層導電性薄膜は、ＷＳｉおよび多結晶Ｓｉ以外でも、
上層および下層で被エッチング耐性の異なる材料であれ
ば、いずれも用いることができる。
【００２５】また、本発明より得られるＴＦＴは、液晶
表示装置用のアクティブマトリクス基板、密着型イメー
ジセンサー、ドライバー内蔵型サーマルヘッド、有機系
ＥＬなどを発光素子としたドライバー内蔵型の光書き込
み素子や表示素子、三次元ＩＣなどの半導体装置など、
種々のものに適用することができる。
表示装置用のアクティブマトリクス基板、密着型イメー
ジセンサー、ドライバー内蔵型サーマルヘッド、有機系
ＥＬなどを発光素子としたドライバー内蔵型の光書き込
み素子や表示素子、三次元ＩＣなどの半導体装置など、
種々のものに適用することができる。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
によれば、静電破壊や異常放電を防止すると共に、ゲー
ト電極と不純物注入領域とのセルフアライン化を行うこ
とができる。また、製造プロセスの簡略化を図れ、ゲー
ト電極の酸化が生じない。よって、良好な特性および信
頼性を有するＴＦＴを歩留りよく得ることができる。さ
らに、有機材料を用いていないので、残留溶剤の蒸発に
よる真空度の低下や環境汚染問題も生じなかった。
によれば、静電破壊や異常放電を防止すると共に、ゲー
ト電極と不純物注入領域とのセルフアライン化を行うこ
とができる。また、製造プロセスの簡略化を図れ、ゲー
ト電極の酸化が生じない。よって、良好な特性および信
頼性を有するＴＦＴを歩留りよく得ることができる。さ
らに、有機材料を用いていないので、残留溶剤の蒸発に
よる真空度の低下や環境汚染問題も生じなかった。
【図１】本発明の実施例の製造工程を示す断面図であ
る。
る。
【図２】従来の薄膜トランジスタの製造工程を示す断面
図である。
図である。
【図３】従来の薄膜トランジスタの製造工程を示す断面
図である。
図である。
【図４】従来の薄膜トランジスタの製造工程を示す断面
図である。
図である。
１ 基板 ２ 半導体層 ３ ゲート絶縁膜 ４ 下層ゲート電極 ５ 上層ゲート電極 ６ レジスト膜（上層ゲート電極形成用） ７ レジスト膜（注入マスク） ８ 不純物注入領域
Claims (1)
- 【請求項１】 不純物が高濃度に注入されたソース領域
およびドレイン領域を有する半導体層の上に、間にゲー
ト絶縁膜を介して２層構造のゲート電極が形成された薄
膜トランジスタの製造方法であって、 該基板上に半導体層を形成する工程と、 該半導体層の上にゲート絶縁膜を形成する工程と、 該ゲート絶縁膜の上に、下層ゲート電極用の下層導電性
薄膜と、上層ゲート電極用の上層導電性薄膜とをこの順
に形成する工程と、 該上層導電性薄膜をパターニングして上層ゲート電極を
形成する工程と、 該下層導電性薄膜上に、一部開口を有するマスクを形成
して、該ソース領域およびドレイン領域となる部分に不
純物の注入を行う工程と、 該下層導電性薄膜をパターニングして下層ゲート電極を
形成する工程と、 を含む薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3370893A JPH06252402A (ja) | 1993-02-23 | 1993-02-23 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3370893A JPH06252402A (ja) | 1993-02-23 | 1993-02-23 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06252402A true JPH06252402A (ja) | 1994-09-09 |
Family
ID=12393919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3370893A Withdrawn JPH06252402A (ja) | 1993-02-23 | 1993-02-23 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06252402A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705615B1 (ko) * | 2000-12-30 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터-액정표시장치의 제조방법 |
| KR100900543B1 (ko) * | 2002-11-14 | 2009-06-02 | 삼성전자주식회사 | 박막 트랜지스터 기판의 다결정 규소 박막 트랜지스터 및그의 형성 방법 |
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-
1993
- 1993-02-23 JP JP3370893A patent/JPH06252402A/ja not_active Withdrawn
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