JP3122177B2 - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は画像表示装置等の駆動に
使用される薄膜トランジスタの製造方法に関するもので
ある。
使用される薄膜トランジスタの製造方法に関するもので
ある。
【０００２】
【従来の技術】近年平面ディスプレイ等の画像表示素子
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。ディスプレイの大型化、さら
には周辺駆動回路のＴＦＴ化に対応するためＴＦＴ動作
速度の向上が望まれている。ＴＦＴの動作速度を向上さ
せるためにゲート・ドレイン間の寄生容量を減少させる
試みが行われているが、ソース・ドレイン電極をゲート
電極と自己整合的に形成する方法はきわめて有効な方法
である。
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。ディスプレイの大型化、さら
には周辺駆動回路のＴＦＴ化に対応するためＴＦＴ動作
速度の向上が望まれている。ＴＦＴの動作速度を向上さ
せるためにゲート・ドレイン間の寄生容量を減少させる
試みが行われているが、ソース・ドレイン電極をゲート
電極と自己整合的に形成する方法はきわめて有効な方法
である。
【０００３】ソース・ドレイン領域をイオン注入法によ
りゲート電極と自己整合的に形成する従来の自己整合型
ＴＦＴの製造方法を、レーザー多結晶化半導体ＴＦＴを
例にとって、従来のＴＦＴの断面図である図４を参照し
ながら説明する。絶縁性の基板４１上にパッシベーショ
ン膜４２、非晶質半導体層を積層し、この非晶質半導体
層にレーザー光を照射して多結晶化を行い、フォトリソ
グラフィーにより多結晶半導体薄膜４３のパターンを形
成し、その上にゲート絶縁膜４４、ゲート電極材料を積
層し、再びフォトリソグラフィーによりゲート電極のパ
ターン４５を形成し、ゲート絶縁膜４４もゲート電極と
同じパターンにエッチングする。
りゲート電極と自己整合的に形成する従来の自己整合型
ＴＦＴの製造方法を、レーザー多結晶化半導体ＴＦＴを
例にとって、従来のＴＦＴの断面図である図４を参照し
ながら説明する。絶縁性の基板４１上にパッシベーショ
ン膜４２、非晶質半導体層を積層し、この非晶質半導体
層にレーザー光を照射して多結晶化を行い、フォトリソ
グラフィーにより多結晶半導体薄膜４３のパターンを形
成し、その上にゲート絶縁膜４４、ゲート電極材料を積
層し、再びフォトリソグラフィーによりゲート電極のパ
ターン４５を形成し、ゲート絶縁膜４４もゲート電極と
同じパターンにエッチングする。
【０００４】ここでイオン注入法によりゲート電極をマ
スクに多結晶半導体層に不純物イオンをドーピングし、
不純物イオン活性化のための熱処理を行いソース・ドレ
イン領域４７を形成する。さらに層間絶縁膜４８を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース電極・ドレイン電極４９を形成す
る。
スクに多結晶半導体層に不純物イオンをドーピングし、
不純物イオン活性化のための熱処理を行いソース・ドレ
イン領域４７を形成する。さらに層間絶縁膜４８を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース電極・ドレイン電極４９を形成す
る。
【０００５】
【発明が解決しようとする課題】従来の半導体層上のゲ
ート絶縁膜４４もゲート電極と同じパターンにエッチン
グした後、ゲート電極をイオン注入のマスクとする方法
では、ゲート電極の下のチャネル領域とソース・ドレイ
ン領域とが接する構造となる。この構造ではチャネル−
ドレイン境界付近に電界が集中し、ソース・ドレイン間
電圧が大きい条件ではリーク電流が異常に大きくなると
いう欠点がある。この現象は多結晶半導体薄膜トランジ
スタにおいて特に顕著である。これは駆動電圧の大きい
ノーマリ白型液晶、ポリマー分散型液晶等の駆動にはこ
のようなＴＦＴは使用できないことを意味する。
ート絶縁膜４４もゲート電極と同じパターンにエッチン
グした後、ゲート電極をイオン注入のマスクとする方法
では、ゲート電極の下のチャネル領域とソース・ドレイ
ン領域とが接する構造となる。この構造ではチャネル−
ドレイン境界付近に電界が集中し、ソース・ドレイン間
電圧が大きい条件ではリーク電流が異常に大きくなると
いう欠点がある。この現象は多結晶半導体薄膜トランジ
スタにおいて特に顕著である。これは駆動電圧の大きい
ノーマリ白型液晶、ポリマー分散型液晶等の駆動にはこ
のようなＴＦＴは使用できないことを意味する。
【０００６】また、ゲート電極とソース・ドレイン領域
との間に１μｍ程度の長さの不純物イオンのドーピング
がなされない領域を設けることにより異常なリーク電流
の増大を防ぐことができることが知られている。しかし
ゲート電極のパターンとイオン注入のマスクとをそれぞ
れ通常のフォトリソグラフィーにより形成する方法では
１μｍ程度の距離を再現性良く実現することは極めて難
しく、また工程数も増えるという問題があった。
との間に１μｍ程度の長さの不純物イオンのドーピング
がなされない領域を設けることにより異常なリーク電流
の増大を防ぐことができることが知られている。しかし
ゲート電極のパターンとイオン注入のマスクとをそれぞ
れ通常のフォトリソグラフィーにより形成する方法では
１μｍ程度の距離を再現性良く実現することは極めて難
しく、また工程数も増えるという問題があった。
【０００７】
【課題を解決するための手段】本発明は上記の問題点を
解決すべくなされたものであり、絶縁性の基板上に非単
結晶半導体層、ゲート絶縁膜、ゲート電極をこの順に形
成し、ゲート電極をマスクとして半導体層に不純物イオ
ンを注入することにより、ゲート電極に対して自己整合
的にソース・ドレイン領域を形成する薄膜トランジスタ
の製造方法において、ゲート電極をパターン化後、該ゲ
ート電極上に形成されたフォトレジストを剥離すること
なく、ゲート絶縁膜をエッチングし、さらに、該ゲート
電極の側部よりエッチングを進行させることにより、該
ゲート電極の端部をゲート絶縁膜より内側に形成するこ
とを特徴とする薄膜トランジスタの製造方法を提供す
る。また、上記の製造方法で製造された薄膜トランジス
タであって、該ゲート電極の端部がゲート絶縁膜より
０．５〜２．０μｍ内側に形成され画像表示装置の駆動
に用いられてなる薄膜トランジスタを提供する。
解決すべくなされたものであり、絶縁性の基板上に非単
結晶半導体層、ゲート絶縁膜、ゲート電極をこの順に形
成し、ゲート電極をマスクとして半導体層に不純物イオ
ンを注入することにより、ゲート電極に対して自己整合
的にソース・ドレイン領域を形成する薄膜トランジスタ
の製造方法において、ゲート電極をパターン化後、該ゲ
ート電極上に形成されたフォトレジストを剥離すること
なく、ゲート絶縁膜をエッチングし、さらに、該ゲート
電極の側部よりエッチングを進行させることにより、該
ゲート電極の端部をゲート絶縁膜より内側に形成するこ
とを特徴とする薄膜トランジスタの製造方法を提供す
る。また、上記の製造方法で製造された薄膜トランジス
タであって、該ゲート電極の端部がゲート絶縁膜より
０．５〜２．０μｍ内側に形成され画像表示装置の駆動
に用いられてなる薄膜トランジスタを提供する。
【０００８】以下にレーザー多結晶化半導体ＴＦＴを例
にとり、図１〜図３に従って本発明を詳細に説明する。
まず、ガラス、セラミック、プラスチック等の絶縁性の
基板１上にプラズマＣＶＤ、スパッタリング、減圧ＣＶ
Ｄ、常圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx
Ｎy 、ＴａＯx 等の単層または多層膜からなるパッシベ
ーション膜２（膜厚の範囲：５０〜１０００ｎｍ）、シ
リコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の非単結晶半
導体である非晶質半導体層３( 膜厚の範囲：１０〜２０
００ｎｍ）を形成する。
にとり、図１〜図３に従って本発明を詳細に説明する。
まず、ガラス、セラミック、プラスチック等の絶縁性の
基板１上にプラズマＣＶＤ、スパッタリング、減圧ＣＶ
Ｄ、常圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx
Ｎy 、ＴａＯx 等の単層または多層膜からなるパッシベ
ーション膜２（膜厚の範囲：５０〜１０００ｎｍ）、シ
リコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の非単結晶半
導体である非晶質半導体層３( 膜厚の範囲：１０〜２０
００ｎｍ）を形成する。
【０００９】必要に応じて薄膜トランジスタのしきい値
電圧を制御するため、非晶質半導体層３中にホウ素
（Ｂ）あるいはリン（Ｐ）などの不純物を数十から数百
ｐｐｍ程度膜厚方向に均一あるいは不均一にドープす
る。
電圧を制御するため、非晶質半導体層３中にホウ素
（Ｂ）あるいはリン（Ｐ）などの不純物を数十から数百
ｐｐｍ程度膜厚方向に均一あるいは不均一にドープす
る。
【００１０】レーザー光を照射し、非晶質半導体層３の
多結晶化を行い、フォトリソグラフィーにより該多結晶
半導体層をパターン化し、その上にプラズマＣＶＤ、ス
パッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４（膜厚の範囲：５０〜２
０００ｎｍ）、さらに真空蒸着法、スパッタリング法等
によりクロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウ
ム（Ａｌ）等の単層または多層膜からなるゲート材料を
形成し、再びフォトリソグラフィーによりゲートのパタ
ーンにゲート電極５を形成する。即ち、ゲートのパター
ン化を行う。
多結晶化を行い、フォトリソグラフィーにより該多結晶
半導体層をパターン化し、その上にプラズマＣＶＤ、ス
パッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４（膜厚の範囲：５０〜２
０００ｎｍ）、さらに真空蒸着法、スパッタリング法等
によりクロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウ
ム（Ａｌ）等の単層または多層膜からなるゲート材料を
形成し、再びフォトリソグラフィーによりゲートのパタ
ーンにゲート電極５を形成する。即ち、ゲートのパター
ン化を行う。
【００１１】ここでフォトレジスト６を剥離することな
く、Ｃ2 Ｆ6 をエッチングガスとして使用してゲート絶
縁膜４をエッチングした後、さらにゲート電極５の側部
よりエッチングを進行させることにより、ゲート電極５
の端部をゲート絶縁膜４より距離ｄ（０．５〜２．０μ
ｍ程度）だけ内側に形成する（図１）。
く、Ｃ2 Ｆ6 をエッチングガスとして使用してゲート絶
縁膜４をエッチングした後、さらにゲート電極５の側部
よりエッチングを進行させることにより、ゲート電極５
の端部をゲート絶縁膜４より距離ｄ（０．５〜２．０μ
ｍ程度）だけ内側に形成する（図１）。
【００１２】なお、図１に示す製造工程の前において、
エッチングガスとして酸素ガスを含んだドライエッチン
グにより上記ゲート絶縁膜４のエッチングを行う場合は
ゲート絶縁膜４のエッチングと同時にゲート電極５上の
フォトレジストが減少し、ゲート電極５のパターン端の
ゲート電極５表面が露出するため（図２）、ゲート電極
５の側部よりの追加のエッチングについてはゲート電極
５の端部付近および側部よりエッチングが進行すること
になる。
エッチングガスとして酸素ガスを含んだドライエッチン
グにより上記ゲート絶縁膜４のエッチングを行う場合は
ゲート絶縁膜４のエッチングと同時にゲート電極５上の
フォトレジストが減少し、ゲート電極５のパターン端の
ゲート電極５表面が露出するため（図２）、ゲート電極
５の側部よりの追加のエッチングについてはゲート電極
５の端部付近および側部よりエッチングが進行すること
になる。
【００１３】イオン注入法によりゲート電極５をマスク
に多結晶半導体層のソース・ドレイン領域になる部分７
に、Ｐ、Ｂ、ヒ素（Ａｓ）等の不純物イオンを加速電圧
１〜４０ｋＶで５×１０14〜１×１０16個／ｃｍ2 ドー
ピングする。このとき水素（Ｈ）、弗素（Ｆ）等のイオ
ンが同時に注入されてもよいし、ＰＨx 、Ｂx Ｈy 、Ｂ
Ｆx などの分子イオンが同時に注入されてもよい。
に多結晶半導体層のソース・ドレイン領域になる部分７
に、Ｐ、Ｂ、ヒ素（Ａｓ）等の不純物イオンを加速電圧
１〜４０ｋＶで５×１０14〜１×１０16個／ｃｍ2 ドー
ピングする。このとき水素（Ｈ）、弗素（Ｆ）等のイオ
ンが同時に注入されてもよいし、ＰＨx 、Ｂx Ｈy 、Ｂ
Ｆx などの分子イオンが同時に注入されてもよい。
【００１４】ゲート電極５をマスクとしているが、ゲー
ト電極５の端部より０．５〜２．０μｍ程度ゲート絶縁
膜４がはみだしており、この下の部分の多結晶半導体層
には、Ｐ、Ｂ等がドープされないために、ソース・ドレ
イン領域とゲート電極５との間には０．５〜２．０μｍ
程度の間隔が設けられ、この位置関係は位置合わせ不要
であり、必然的に、つまり自己整合的に決定される。
ト電極５の端部より０．５〜２．０μｍ程度ゲート絶縁
膜４がはみだしており、この下の部分の多結晶半導体層
には、Ｐ、Ｂ等がドープされないために、ソース・ドレ
イン領域とゲート電極５との間には０．５〜２．０μｍ
程度の間隔が設けられ、この位置関係は位置合わせ不要
であり、必然的に、つまり自己整合的に決定される。
【００１５】ゲート電極５の側部よりの追加のエッチン
グおよびゲート電極パターンのフォトレジストの除去は
イオン注入の前に行ってもよいし、後に行ってもよい。
必要に応じ不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８を堆積し、ソース・ドレイン領域上に
コンタクトホールを形成し、その上にソース・ドレイン
電極９を形成する（図３）。
グおよびゲート電極パターンのフォトレジストの除去は
イオン注入の前に行ってもよいし、後に行ってもよい。
必要に応じ不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８を堆積し、ソース・ドレイン領域上に
コンタクトホールを形成し、その上にソース・ドレイン
電極９を形成する（図３）。
【００１６】なお、ゲート絶縁膜４のエッチングは、エ
ッチングガスとして酸素ガスを含んだドライエッチング
がより好ましい。フォトレジスト６をもわずかに減少し
て、ゲート電極５のエッチングを促進しやすくなるから
である。以上レーザー多結晶化半導体の場合を例にとっ
て説明したが、半導体層は非晶質半導体であっても、多
結晶半導体であっても本発明は適用可能である。また、
非単結晶半導体とは非晶質半導体、微結晶半導体、多結
晶半導体を含む概念である。
ッチングガスとして酸素ガスを含んだドライエッチング
がより好ましい。フォトレジスト６をもわずかに減少し
て、ゲート電極５のエッチングを促進しやすくなるから
である。以上レーザー多結晶化半導体の場合を例にとっ
て説明したが、半導体層は非晶質半導体であっても、多
結晶半導体であっても本発明は適用可能である。また、
非単結晶半導体とは非晶質半導体、微結晶半導体、多結
晶半導体を含む概念である。
【００１７】
【実施例】以下、本発明の実施例を説明する。ガラス基
板（旭硝子（株）製ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のアモルファスＳｉ（ａ−Ｓｉ）による
非晶質半導体層をガラス基板の温度４５０℃で形成し
た。
板（旭硝子（株）製ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のアモルファスＳｉ（ａ−Ｓｉ）による
非晶質半導体層をガラス基板の温度４５０℃で形成し
た。
【００１８】１３Ｗのアルゴンイオンレーザー光を約５
０μｍ径に集光、照射し、ａ−Ｓｉの多結晶化を行っ
た。フォトリソグラフィーにより多結晶Ｓｉを島状にパ
ターン化し、その上にプラズマＣＶＤ法によりＳｉＮx
２００ｎｍからなるゲート絶縁膜を３００℃にて堆積
し、さらにゲート材料としてＣｒ１５０ｎｍを電子線加
熱蒸着法により３００℃で蒸着した。
０μｍ径に集光、照射し、ａ−Ｓｉの多結晶化を行っ
た。フォトリソグラフィーにより多結晶Ｓｉを島状にパ
ターン化し、その上にプラズマＣＶＤ法によりＳｉＮx
２００ｎｍからなるゲート絶縁膜を３００℃にて堆積
し、さらにゲート材料としてＣｒ１５０ｎｍを電子線加
熱蒸着法により３００℃で蒸着した。
【００１９】フォトリソグラフィーによりゲートのパタ
ーンにゲート電極となる導体部分を形成した。フォトレ
ジストは東京応化工業（株）製ＯＦＰＲ−８００、Ｃｒ
のエッチング液は硝酸第２セリウムアンモニウム０．３
モル／リットル、過塩素酸２．６％の組成のものを室温
で用いた。ここでフォトレジストを剥離することなくゲ
ート絶縁膜をエッチングした。このエッチングはリアク
ティブイオンエッチングにより行い、エッチングガスは
フロン１４を５ＳＣＣＭ、酸素を５ＳＣＣＭとした。こ
の後、再び上述のＣｒのエッチング液に上記ガラス基板
を６０秒間浸漬しゲート電極の側部よりエッチングを進
行させ、ゲート電極の端部を１．０（±０．１５）μｍ
ゲート絶縁膜より内側に形成した。なお、この場合はフ
ォトレジストの幅は図１に示す幅よりも狭くなる。
ーンにゲート電極となる導体部分を形成した。フォトレ
ジストは東京応化工業（株）製ＯＦＰＲ−８００、Ｃｒ
のエッチング液は硝酸第２セリウムアンモニウム０．３
モル／リットル、過塩素酸２．６％の組成のものを室温
で用いた。ここでフォトレジストを剥離することなくゲ
ート絶縁膜をエッチングした。このエッチングはリアク
ティブイオンエッチングにより行い、エッチングガスは
フロン１４を５ＳＣＣＭ、酸素を５ＳＣＣＭとした。こ
の後、再び上述のＣｒのエッチング液に上記ガラス基板
を６０秒間浸漬しゲート電極の側部よりエッチングを進
行させ、ゲート電極の端部を１．０（±０．１５）μｍ
ゲート絶縁膜より内側に形成した。なお、この場合はフ
ォトレジストの幅は図１に示す幅よりも狭くなる。
【００２０】上記ゲート絶縁膜のエッチングガスは酸素
ガスを含んでいるため、ゲート絶縁膜のエッチングと同
時にゲート電極上のフォトレジストが減少し、ゲート電
極端部表面が露出しており（図２）、ゲート電極の側部
よりの追加のエッチングについてはゲート電極の端部表
面および側部よりエッチングを進行したことになる。Ｃ
ｒのエッチング液への浸漬時間を１００秒間とするとゲ
ート電極の端部は１．３（±０．２０）μｍゲート絶縁
膜より内側に形成された。
ガスを含んでいるため、ゲート絶縁膜のエッチングと同
時にゲート電極上のフォトレジストが減少し、ゲート電
極端部表面が露出しており（図２）、ゲート電極の側部
よりの追加のエッチングについてはゲート電極の端部表
面および側部よりエッチングを進行したことになる。Ｃ
ｒのエッチング液への浸漬時間を１００秒間とするとゲ
ート電極の端部は１．３（±０．２０）μｍゲート絶縁
膜より内側に形成された。
【００２１】Ｃｒ上のフォトレジストを除去した後、イ
オン注入法によりゲートのＣｒをマスクに多結晶Ｓｉの
島のソース・ドレイン領域になる部分７に、Ｐイオンを
加速電圧１０ｋＶ、ドーズ量２×１０15個／ｃｍ2 の条
件でドーピングした。ゲート電極をマスクとしている
が、ゲート電極の端部より１．０μｍゲート絶縁膜がは
みだしており、この下の部分の多結晶半導体層には、Ｐ
イオンがドープされないために、ソース・ドレイン領域
とゲート電極との間には１．０μｍの間隔が設けられ
る。不純物イオン活性化のための熱処理を行った後、層
間絶縁膜８を堆積し、ソース・ドレイン領域上にコンタ
クトホールを形成し、その上にソース・ドレインを形成
した。
オン注入法によりゲートのＣｒをマスクに多結晶Ｓｉの
島のソース・ドレイン領域になる部分７に、Ｐイオンを
加速電圧１０ｋＶ、ドーズ量２×１０15個／ｃｍ2 の条
件でドーピングした。ゲート電極をマスクとしている
が、ゲート電極の端部より１．０μｍゲート絶縁膜がは
みだしており、この下の部分の多結晶半導体層には、Ｐ
イオンがドープされないために、ソース・ドレイン領域
とゲート電極との間には１．０μｍの間隔が設けられ
る。不純物イオン活性化のための熱処理を行った後、層
間絶縁膜８を堆積し、ソース・ドレイン領域上にコンタ
クトホールを形成し、その上にソース・ドレインを形成
した。
【００２２】図５において、符号ａは実施例のＴＦＴの
ドレイン電流−ゲート電圧特性曲線、符号ｂはソース・
ドレイン領域とゲート電極の下のチャネル領域とが接し
た構造を有する従来技術の多結晶ＳｉＴＦＴのドレイン
電流−ゲート電圧特性曲線である。ゲートを逆バイアス
したときのリーク電流が大きく減少していることがわか
る。
ドレイン電流−ゲート電圧特性曲線、符号ｂはソース・
ドレイン領域とゲート電極の下のチャネル領域とが接し
た構造を有する従来技術の多結晶ＳｉＴＦＴのドレイン
電流−ゲート電圧特性曲線である。ゲートを逆バイアス
したときのリーク電流が大きく減少していることがわか
る。
【００２３】
【発明の効果】本発明の製造方法によれば、エッチング
工程を１回追加するだけでソース・ドレイン間に高い電
圧を印加してもリーク電流が少なく、高特性のＴＦＴを
製造することができる。
工程を１回追加するだけでソース・ドレイン間に高い電
圧を印加してもリーク電流が少なく、高特性のＴＦＴを
製造することができる。
【００２４】ゲート絶縁膜のエッチングをエッチングガ
スとして酸素ガスを含んだドライエッチングにより行
い、ゲート絶縁膜のエッチングと同時にゲート電極上の
フォトレジストを減少させてパターン端のゲート電極表
面が露出させ、ゲート電極の側部よりの追加のエッチン
グをゲート電極の端部および側部よりエッチングを進行
させる場合は、ゲート電極側部よりのエッチング時間を
短縮し、ゲート電極端部の直線性の悪化を最小限に抑え
る効果を奏する。
スとして酸素ガスを含んだドライエッチングにより行
い、ゲート絶縁膜のエッチングと同時にゲート電極上の
フォトレジストを減少させてパターン端のゲート電極表
面が露出させ、ゲート電極の側部よりの追加のエッチン
グをゲート電極の端部および側部よりエッチングを進行
させる場合は、ゲート電極側部よりのエッチング時間を
短縮し、ゲート電極端部の直線性の悪化を最小限に抑え
る効果を奏する。
【図１】本発明の製造方法におけるゲート電極エッチン
グ後の段階を示すＴＦＴの断面図。
グ後の段階を示すＴＦＴの断面図。
【図２】本発明の製造方法におけるドライエッチングに
よるゲート絶縁膜のエッチング後の段階を示すＴＦＴの
断面図。
よるゲート絶縁膜のエッチング後の段階を示すＴＦＴの
断面図。
【図３】本発明の製造方法の最終段階を示すＴＦＴの断
面図。
面図。
【図４】従来例のＴＦＴの断面図。
【図５】本発明にかかるＴＦＴと従来のＴＦＴのドレイ
ン電流−ゲート電圧特性図。
ン電流−ゲート電圧特性図。
１ 基板 ３ 非晶質半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/3065 H01L 21/336 H01L 27/12
Claims (3)
- 【請求項１】絶縁性の基板上に非単結晶半導体層、ゲー
ト絶縁膜、ゲート電極をこの順に形成し、ゲート電極を
マスクとして半導体層に不純物イオンを注入することに
より、ゲート電極に対して自己整合的にソース・ドレイ
ン領域を形成する薄膜トランジスタの製造方法におい
て、ゲート電極をパターン化後、該ゲート電極上に形成
されたフォトレジストを剥離することなく、ゲート絶縁
膜をエッチングし、さらに、該ゲート電極の側部よりエ
ッチングを進行させることにより、該ゲート電極の端部
をゲート絶縁膜より内側に形成することを特徴とする薄
膜トランジスタの製造方法。 - 【請求項２】ゲート電極をパターン化後、該ゲート電極
上に形成されたフォトレジストを剥離することなく、ゲ
ート絶縁膜をドライエッチングし、さらに、エッチング
液を用いて該ゲート電極の側部よりエッチングを進行さ
せる請求項１記載の薄膜トランジスタの製造方法。 - 【請求項３】請求項１または２記載の薄膜トランジスタ
の製造方法で製造された薄膜トランジスタであって、該
ゲート電極の端部がゲート絶縁膜より０．５〜２．０μ
ｍ内側に形成され画像表示装置の駆動に用いられてなる
薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03223679A JP3122177B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
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