JPS60170261A - 薄膜トランジスタの構成方法 - Google Patents
薄膜トランジスタの構成方法Info
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- JPS60170261A JPS60170261A JP2538384A JP2538384A JPS60170261A JP S60170261 A JPS60170261 A JP S60170261A JP 2538384 A JP2538384 A JP 2538384A JP 2538384 A JP2538384 A JP 2538384A JP S60170261 A JPS60170261 A JP S60170261A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は薄膜Ｉ・ランリスタの構成方法に関する。
（１））技術の背景
本発明は、平面ディスプレイ装置とＵ７て着目される液
晶ディスプレイデバイスに於ける特に、該デバイス電極
例えば７１−リソクス配列の電極に対する能動スイッチ
を形成するアモルファス半導体層ｒの構成方法につき提
示するものである。
晶ディスプレイデバイスに於ける特に、該デバイス電極
例えば７１−リソクス配列の電極に対する能動スイッチ
を形成するアモルファス半導体層ｒの構成方法につき提
示するものである。
＜ｃ＞従来技術の問題点
従来、液晶デバイスに於けるＩＴＯ電極駆動用の薄膜ト
ランジスタとして、水素化アモルファスシリコンからな
る薄膜トランジスタ素子が使用されている。該素子は、
動作半導体層としての水素化アモルファスシリコン腺、
及びゲート絶縁膜等が同じ気相成長装置（ＣＶＤ ；Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｊｔｉｏｎ
）を用いて連続的に成膜されることから５従来、窒化シ
リコンとか酸化シリコンの単層映が用いられている。
ランジスタとして、水素化アモルファスシリコンからな
る薄膜トランジスタ素子が使用されている。該素子は、
動作半導体層としての水素化アモルファスシリコン腺、
及びゲート絶縁膜等が同じ気相成長装置（ＣＶＤ ；Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｊｔｉｏｎ
）を用いて連続的に成膜されることから５従来、窒化シ
リコンとか酸化シリコンの単層映が用いられている。
然しながら、窒化シリコン絶縁膜は、水素化アモルファ
スシリコンだ番ノを選択的にエツチングするのが難しい
為、水素化アモルファスシリコン股。
スシリコンだ番ノを選択的にエツチングするのが難しい
為、水素化アモルファスシリコン股。
窒化シリコン膜共にエツチング除去した後１表示デバイ
ス電極をなす［ＴＯ股が形成されていた。この為、ソー
ス電極とＩＴＯ電極との段差が大きくなり該段差部での
接続に問題がある。
ス電極をなす［ＴＯ股が形成されていた。この為、ソー
ス電極とＩＴＯ電極との段差が大きくなり該段差部での
接続に問題がある。
他方、酸化シリコン欣の場合は、弗化炭素ＣＦ４ガス等
によりプラズマガス雰囲気中にて水素化アモルファスシ
リコン膜の選択的エツチングが容易なことから前記段差
は小さくなるが、誘電率が窒化シリコンに比べて半減す
る為５駆動電圧を二倍程度大きくゼねばならないと云う
欠点がある。
によりプラズマガス雰囲気中にて水素化アモルファスシ
リコン膜の選択的エツチングが容易なことから前記段差
は小さくなるが、誘電率が窒化シリコンに比べて半減す
る為５駆動電圧を二倍程度大きくゼねばならないと云う
欠点がある。
（ｄ）発明の目的
本発明の目的は、ゲート絶縁膜を窒化シリコン股及び酸
化シリコン膜の二層構成とすることＣ１水素化アモルフ
ァスシリコンが容易に選択エツチングされ、低い段差で
以てＩＴＯ膜に対する電気的接続が安定に取得しうるト
ランジスタ構成とすることである。
化シリコン膜の二層構成とすることＣ１水素化アモルフ
ァスシリコンが容易に選択エツチングされ、低い段差で
以てＩＴＯ膜に対する電気的接続が安定に取得しうるト
ランジスタ構成とすることである。
（ｅ）発明の構成
＋ｉｉ＋記の目的は、グーｉ−電極１ゲート絶縁層、勤
１′１甲導体層としての水素化アモルファスノリコン。
１′１甲導体層としての水素化アモルファスノリコン。
及びソース並びにトレイン電極よりなる薄膜トランジス
タに於いて、前記デー１−絶縁層を窒化シリニ１ンと酸
化シリコンの二層構成とすることにより達成され乙。
タに於いて、前記デー１−絶縁層を窒化シリニ１ンと酸
化シリコンの二層構成とすることにより達成され乙。
（［）発明の実施例
本発明は１表示パネルを形成するガラス基根上に、グー
Ｉ−電１戦を形成した同一のプラズマ気相成１（装置を
使用し、窒化シリコン股と酸化シリコン膜、及び水素化
アモルファスシリコンｎｔを連続的に形成するごと。更
にソース・トレイン電極を形成した後、パターン形成の
ＣＦ４ガスによる前記アモルファスシリコン険のエソナ
ング処理によりソース電極と表示電極間の接続部段差を
低くすることである。
Ｉ−電１戦を形成した同一のプラズマ気相成１（装置を
使用し、窒化シリコン股と酸化シリコン膜、及び水素化
アモルファスシリコンｎｔを連続的に形成するごと。更
にソース・トレイン電極を形成した後、パターン形成の
ＣＦ４ガスによる前記アモルファスシリコン険のエソナ
ング処理によりソース電極と表示電極間の接続部段差を
低くすることである。
以下２本発明の薄膜トランジスタ素子を構成するプロセ
ス要部を示す第１図に従って２本発明の一実施例を詳細
に説明する。
ス要部を示す第１図に従って２本発明の一実施例を詳細
に説明する。
（イ）図の素子形成部の断面図において、■はデバイス
パネル基体としてのガラス基板、２はニッケルクローム
（ＮｉＣｒ）よりなるゲート電極膜。
パネル基体としてのガラス基板、２はニッケルクローム
（ＮｉＣｒ）よりなるゲート電極膜。
３ば前記ゲート電極２被着の基板ｌに成膜された窒化シ
リコン膜（Ｓｉ：＋Ｎ ａ ） 、４は酸化シリコン膜
（５ｉ０２ ） 、及び、５は前記二層の絶縁膜３と４
との表面側に成膜された前記ＩＴＯ膜を制御する動作平
場体層としての水素化アモルファスシリコン膜である。
リコン膜（Ｓｉ：＋Ｎ ａ ） 、４は酸化シリコン膜
（５ｉ０２ ） 、及び、５は前記二層の絶縁膜３と４
との表面側に成膜された前記ＩＴＯ膜を制御する動作平
場体層としての水素化アモルファスシリコン膜である。
一層の絶縁Ｉｌ＊３と４．及びｇ！ｌＩＪ作半導体層５
は同一のプラズマ気相成長装置により成膜することが出
来る。
は同一のプラズマ気相成長装置により成膜することが出
来る。
（＋、Ｊ）図は、 （イ）図の成検基板表面にレジスト
をスピンコー！・し、更に基板裏面から露光し。
をスピンコー！・し、更に基板裏面から露光し。
す・−１・電極２を露光マスクと見たててレジストパタ
ーン６を形成した状態である。
ーン６を形成した状態である。
次いで、 （ハ）図は、形成レジストパターン６Ｌ：二
ＤＡき動作半導体層５に対するオーミックコンタクＩ−
ヲ形成するｎ＋アモルファヌシリコンｌｌｌ５ｉＩ７と
史に旧Ｃｒ ｉｌｌ成のソース・ｉ・レイン電極８を蒸
着した後、リフ］オノ法によりし・シストパターン６を
除去し７て、ソース・トレイン電極部を形成した状態で
ある。
ＤＡき動作半導体層５に対するオーミックコンタクＩ−
ヲ形成するｎ＋アモルファヌシリコンｌｌｌ５ｉＩ７と
史に旧Ｃｒ ｉｌｌ成のソース・ｉ・レイン電極８を蒸
着した後、リフ］オノ法によりし・シストパターン６を
除去し７て、ソース・トレイン電極部を形成した状態で
ある。
（ニ）図は、マスクを使用しでし・シストパターン形成
に続き、前記ソース・］−し・イン電電極部のメタ１１
ノ電極とｎ＋アモルファスシリコン膜７とをエツチング
除去し°ζソース電極部と１−レイン電極部とを分離す
る。と共に水素化アモルファスシリコン股５を、 ＣＦ
４プラスマガスによＪ、 ｌ；ライエッチニア・グ除去
したもの。この時、酸化シリコンはエツチング速度か極
端に遅い為に水素化アモルファスソリ、二１ン映５の力
が選択的に除去さ４１る。
に続き、前記ソース・］−し・イン電電極部のメタ１１
ノ電極とｎ＋アモルファスシリコン膜７とをエツチング
除去し°ζソース電極部と１−レイン電極部とを分離す
る。と共に水素化アモルファスシリコン股５を、 ＣＦ
４プラスマガスによＪ、 ｌ；ライエッチニア・グ除去
したもの。この時、酸化シリコンはエツチング速度か極
端に遅い為に水素化アモルファスソリ、二１ン映５の力
が選択的に除去さ４１る。
（ホ）図は、ＩＴＯ膜（透明導電膜）からなる表示電極
９を、リフ１−オフ法により形成した前記マＩ・リノク
ス駆動の導電膜回路形成の状態である。
９を、リフ１−オフ法により形成した前記マＩ・リノク
ス駆動の導電膜回路形成の状態である。
（ｇ）発明のりＪ果
以上、詳１１１１に説明し７た本発明の薄膜１−ラユ／
ジスタの構成方法によれば、アモルファスシリ：１ン１
１史のみが容易に選択エツチングされ、前記ソース・ト
レイン電極と表示１ｆｆｉ極との間の接続段差が低い薄
膜トランジスタが得られる。斯くして電＋！ｊａ Ｉν
続部の信頼性か向上する等の効果か期待される。
ジスタの構成方法によれば、アモルファスシリ：１ン１
１史のみが容易に選択エツチングされ、前記ソース・ト
レイン電極と表示１ｆｆｉ極との間の接続段差が低い薄
膜トランジスタが得られる。斯くして電＋！ｊａ Ｉν
続部の信頼性か向上する等の効果か期待される。
第１図（イ）乃至（ポ）は１本発明薄１模！・ランリス
タ構成のブ１＝Ｊセス要部Ｊ一段を説明するＩ・ソノン
シソ、り素子断面図である。 図中、１はガラス基板、２はグーｉ・電極、ａｔ、＋窒
化シリコン層、４は酸化シリコ１フ層、５は水素化アモ
ルファスシリコン’Ａ’Ａ、７ Ｌ；ｔ： ｎ＋アモル
ファスシリコン膜、８はソース・１−レイン電極、皮ひ
９は表示電極（ＩＴＯ映電極電極ある。
タ構成のブ１＝Ｊセス要部Ｊ一段を説明するＩ・ソノン
シソ、り素子断面図である。 図中、１はガラス基板、２はグーｉ・電極、ａｔ、＋窒
化シリコン層、４は酸化シリコ１フ層、５は水素化アモ
ルファスシリコン’Ａ’Ａ、７ Ｌ；ｔ： ｎ＋アモル
ファスシリコン膜、８はソース・１−レイン電極、皮ひ
９は表示電極（ＩＴＯ映電極電極ある。
Claims (1)
- デー１−電極、ゲート絶縁層、動作半導体層砂層ての水
素化アモルファスシリコン、及びソース並びにドレイン
電極よりなる薄膜ト・ランリスタに於いて、前記グーＩ
・絶縁層を窒化シリコンと酸化シリコンの二層構成とす
ることを特徴とする薄膜トランジスタの構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2538384A JPS60170261A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2538384A JPS60170261A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの構成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170261A true JPS60170261A (ja) | 1985-09-03 |
Family
ID=12164338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2538384A Pending JPS60170261A (ja) | 1984-02-14 | 1984-02-14 | 薄膜トランジスタの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170261A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5045485A (en) * | 1988-02-04 | 1991-09-03 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US5049952A (en) * | 1989-12-30 | 1991-09-17 | Samsung Electron Devices Co., Ltd. | Thin film transistor for use in a flat plate display |
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
-
1984
- 1984-02-14 JP JP2538384A patent/JPS60170261A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5045485A (en) * | 1988-02-04 | 1991-09-03 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US5049952A (en) * | 1989-12-30 | 1991-09-17 | Samsung Electron Devices Co., Ltd. | Thin film transistor for use in a flat plate display |
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