JPS6132474A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS6132474A JPS6132474A JP15286084A JP15286084A JPS6132474A JP S6132474 A JPS6132474 A JP S6132474A JP 15286084 A JP15286084 A JP 15286084A JP 15286084 A JP15286084 A JP 15286084A JP S6132474 A JPS6132474 A JP S6132474A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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- H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
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- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78642—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、薄膜トランジスタ（以下ＴＰＴと略す）と称
される半導体素子に関するもので、特に非晶質シリコン
（アモルファスシリコン）を半導体薄膜とした電界効果
型の薄膜トランジスタに関するものである。
される半導体素子に関するもので、特に非晶質シリコン
（アモルファスシリコン）を半導体薄膜とした電界効果
型の薄膜トランジスタに関するものである。
ＴＰＴと称される薄膜電界効果トランジスタは、基板の
選択が容易であり大面積のものが得られること、製造工
程が比較的容易であることなどにより大型液晶表示パネ
ルなどにその利用価値が見いだされている。このＴＰＴ
の基本的構造は、例えば特開昭５８−１４８４５８号公
報に示されるようなものである。基本的な構造とその製
造プロセスについて第１図ａ−ｃにスタガ構造を、第２
図ａ−ｃに逆スタガ構造の例を示す。一般には逆スタガ
檎造のものが最も多く用いられている。この逆スタガ構
造については、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、
Ｖｏｌ、 １５ ＋Ｎ（１６，１９７９゜のＧ、Ｌｅ
Ｃｏｍｂｅｒ等による１１Ａｍｏｒｐｈｏｕｓ−５ｉ１
．１ｃｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｄｅｖｊ
ｃｅ ａｎｄ Ｐｏ５ｓｉｂｌｅＡｐｐｌｉｃａｔ
ｉｏｎ ”と賦する文献において述べられている。
選択が容易であり大面積のものが得られること、製造工
程が比較的容易であることなどにより大型液晶表示パネ
ルなどにその利用価値が見いだされている。このＴＰＴ
の基本的構造は、例えば特開昭５８−１４８４５８号公
報に示されるようなものである。基本的な構造とその製
造プロセスについて第１図ａ−ｃにスタガ構造を、第２
図ａ−ｃに逆スタガ構造の例を示す。一般には逆スタガ
檎造のものが最も多く用いられている。この逆スタガ構
造については、Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔ、
Ｖｏｌ、 １５ ＋Ｎ（１６，１９７９゜のＧ、Ｌｅ
Ｃｏｍｂｅｒ等による１１Ａｍｏｒｐｈｏｕｓ−５ｉ１
．１ｃｏｎ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｄｅｖｊ
ｃｅ ａｎｄ Ｐｏ５ｓｉｂｌｅＡｐｐｌｉｃａｔ
ｉｏｎ ”と賦する文献において述べられている。
第１図ａの１は基板でありガラスなセラミックなどの絶
縁物および絶縁物で被着された導体材であってもよい。
縁物および絶縁物で被着された導体材であってもよい。
電極２，４は薄膜トランジスタのソースおよびドレイン
電極になるものでＣｒ 。
電極になるものでＣｒ 。
Ｍ Ｏ？ Ａ Ｑ ｇ Ｃｒ−Ａ Ｑ ＊ Ｔ Ａ Ｈ
Ｔ ｉ ｇ Ｃｒ−Ｃｕなどの金属や、Ｔ ｎ、０．、
ＳｎＯ２などの透明導電性材料などが用いられる。第１
図すの５はｎ＋アモルファスシリコン（ａ−８ｊ）で、
これは電極とのオーミック接触を向上させるもので数百
Å以下のうすい膜を形成する。６は、半導体で一般に蒸
着法やＣＶＤ法などにより形成され、通常の多結晶や非
晶質になる。７は絶縁膜で、Ｓ ｉ Ｏ，、Ｔ ａ、、
Ｏｇ、 Ａ Ｑ、、Ｏ，、またはＳｉ、、Ｎ。
Ｔ ｉ ｇ Ｃｒ−Ｃｕなどの金属や、Ｔ ｎ、０．、
ＳｎＯ２などの透明導電性材料などが用いられる。第１
図すの５はｎ＋アモルファスシリコン（ａ−８ｊ）で、
これは電極とのオーミック接触を向上させるもので数百
Å以下のうすい膜を形成する。６は、半導体で一般に蒸
着法やＣＶＤ法などにより形成され、通常の多結晶や非
晶質になる。７は絶縁膜で、Ｓ ｉ Ｏ，、Ｔ ａ、、
Ｏｇ、 Ａ Ｑ、、Ｏ，、またはＳｉ、、Ｎ。
なる窒化膜などである。同図Ｃの８はゲート電極で、ソ
ース、ドレイン電極と同様な材料が用いられる。このよ
うな構造において、ソースからドレイン電極へ半導体簿
膜６を通して流れる電流を絶縁膜７を介してゲート電極
８に与える電圧によって制御するものである。逆スタガ
構造では第２図の如＜、ｆｆｌｉ図と各層の堆積状態は
逆になってなっているが使用目的などによりいずれの構
造でも良い。
ース、ドレイン電極と同様な材料が用いられる。このよ
うな構造において、ソースからドレイン電極へ半導体簿
膜６を通して流れる電流を絶縁膜７を介してゲート電極
８に与える電圧によって制御するものである。逆スタガ
構造では第２図の如＜、ｆｆｌｉ図と各層の堆積状態は
逆になってなっているが使用目的などによりいずれの構
造でも良い。
ｈ述の如きＴＰＴの構造において、ソース電極とドレイ
ン電極の間隔およびゲート電極の幅がＴＰＴの特性に大
きな影響をあたえる。ゲート電極幅を精度よく形成する
ため一般にセルファライン方式がとられる。この方法は
、ソース、ドレイン電極を形成し、この両電極パターン
をホトマスクにして、ホトレジストによるリフトオフエ
ツチング技術によりゲート電極を作製するものである。
ン電極の間隔およびゲート電極の幅がＴＰＴの特性に大
きな影響をあたえる。ゲート電極幅を精度よく形成する
ため一般にセルファライン方式がとられる。この方法は
、ソース、ドレイン電極を形成し、この両電極パターン
をホトマスクにして、ホトレジストによるリフトオフエ
ツチング技術によりゲート電極を作製するものである。
この方法では、ソース、ドレイン電極の間隔に問題があ
り、数μｍ以下の間隔を精度よく形成する事がむずかし
い６ 〔発明の目的〕 本発明の目的は、以上述べてきた従来技術の問題点をな
くシ、良好な特性を有するＴＰＴを提供することにある
。
り、数μｍ以下の間隔を精度よく形成する事がむずかし
い６ 〔発明の目的〕 本発明の目的は、以上述べてきた従来技術の問題点をな
くシ、良好な特性を有するＴＰＴを提供することにある
。
上記目的を達成するために、本発明のＴＦＴ４１１Ｊ造
は、蒸着、スパッタリングなどによる堆積膜厚をソース
、ドレイン電極の間隔として利用する事および、エアー
アイソレーション技術により中間層を除去することを特
徴とするものでいる。この結果ソース、ドレイン電極間
隔は、堆積膜厚を制御することにより非常に精度よく１
μｍ以下でも形成する事ができる。また良好なオーミッ
ク接触をえるためソース、ドレイン電極表面にｎ”ａ
−８ｉ ：Ｈ膜を形成するが、エアーアイソレーション
の構成により除去することを特徴とするものである。
は、蒸着、スパッタリングなどによる堆積膜厚をソース
、ドレイン電極の間隔として利用する事および、エアー
アイソレーション技術により中間層を除去することを特
徴とするものでいる。この結果ソース、ドレイン電極間
隔は、堆積膜厚を制御することにより非常に精度よく１
μｍ以下でも形成する事ができる。また良好なオーミッ
ク接触をえるためソース、ドレイン電極表面にｎ”ａ
−８ｉ ：Ｈ膜を形成するが、エアーアイソレーション
の構成により除去することを特徴とするものである。
以下本発明の実施例をによって詳しく説明する。
本発明の方法を、工程順にしたがって述べる。
第３図ａは、ガラス基板１上に、蒸着、電子ビーム蒸着
、スパッタリングなどの方法によりＣｒを約２０００人
程度堆積し、ホトエツチング技術によリソース電極（又
はドレイン電極）２を形成する。
、スパッタリングなどの方法によりＣｒを約２０００人
程度堆積し、ホトエツチング技術によリソース電極（又
はドレイン電極）２を形成する。
図すは上記電極の上面にＣｒとは異なる金属例えばＣｕ
を蒸着、電子ビーム蒸着、スパッタリングなどの方法に
より数μｍ堆積する。この金属をホトエツチング技術に
よりソース電極（又はドレイン電極）上に図のように形
成する。これをアイソレーション用金属３と呼ぶ。図Ｃ
では１図ａの工程と同様な方法によりＣｒを約２００ｏ
人堆積したホトエツチング技術によりドレイン電極（又
はソース電極）４を形成する。この場合ドレイン電極４
の一部は前記アイソレーション用金属３の上部に形成さ
れることはもちろんである。次いで図ｄ〜ｅの如く上面
にｎ”ａ−８ｉ：Ｈ膜５を数百本堆積し、連続しテａ
−Ｓ ｉ ： Ｈ膜６を４０００人堆積し、さらに窒化
シリコン膜７を３０００人連続堆積する。
を蒸着、電子ビーム蒸着、スパッタリングなどの方法に
より数μｍ堆積する。この金属をホトエツチング技術に
よりソース電極（又はドレイン電極）上に図のように形
成する。これをアイソレーション用金属３と呼ぶ。図Ｃ
では１図ａの工程と同様な方法によりＣｒを約２００ｏ
人堆積したホトエツチング技術によりドレイン電極（又
はソース電極）４を形成する。この場合ドレイン電極４
の一部は前記アイソレーション用金属３の上部に形成さ
れることはもちろんである。次いで図ｄ〜ｅの如く上面
にｎ”ａ−８ｉ：Ｈ膜５を数百本堆積し、連続しテａ
−Ｓ ｉ ： Ｈ膜６を４０００人堆積し、さらに窒化
シリコン膜７を３０００人連続堆積する。
この一連の堆積膜は、プラズマＣＶＤ装置により。
ｎ”ａ−８ｉ：Ｈ膜はシランガスとホスフィンガスの混
合ガスで、ａ−８ｉ：Ｈ膜はシランガスで形成し、窒化
シリコン膜は、シランガス、アンモニアガス、Ｎ、ガス
の混合ガスで形成する。次いで図ｆの如く、前記ｎ”ａ
−８ｉ：Ｈ膜、ａ−８ｉ ：Ｈ膜および窒化シリコン膜
をＣＦ４ガスなどにより選択的にプラズマエツチングし
、さらにエアーアイソレーション金属３をエツチング液
で除去する。この場合、注意することは、ソース、ドレ
イン電極用金属をエツチングしないエツチング溶液を使
用することである。ａ−８ｉ：Ｈ膜および、窒化シリコ
ン膜をエツチングしないことはもちろんである。ここで
はアイソレーション用金属にＣｕを使用しておりエツチ
ング液に塩化第二鉄の水溶液（例えば４０％水溶液）を
用いる。このエツチング液は、ソース、ドレイン電極と
して用いたＣｒを全くエツチングしない。他の例として
はエアーアイソレーション用金属としてＡＱを用いても
良い。この場合はＡＱのエツチング液として半導体で使
用されているリン酸と硝酸の混液（例えばリン酸６：硝
酸２：水１）を用いる。このエツチング液でＣｒは全く
エツチングされないことはもちろんである。前記エアー
アイソレーション用金属３をエツチング除去する工程に
おいて、エアーアイソレーション用金属３と接触してい
る部分のｎ”ａ−８ｉ：Ｈ膜も同時に除去することが可
能である。次に、窒化シリコン膜上に、蒸着。
合ガスで、ａ−８ｉ：Ｈ膜はシランガスで形成し、窒化
シリコン膜は、シランガス、アンモニアガス、Ｎ、ガス
の混合ガスで形成する。次いで図ｆの如く、前記ｎ”ａ
−８ｉ：Ｈ膜、ａ−８ｉ ：Ｈ膜および窒化シリコン膜
をＣＦ４ガスなどにより選択的にプラズマエツチングし
、さらにエアーアイソレーション金属３をエツチング液
で除去する。この場合、注意することは、ソース、ドレ
イン電極用金属をエツチングしないエツチング溶液を使
用することである。ａ−８ｉ：Ｈ膜および、窒化シリコ
ン膜をエツチングしないことはもちろんである。ここで
はアイソレーション用金属にＣｕを使用しておりエツチ
ング液に塩化第二鉄の水溶液（例えば４０％水溶液）を
用いる。このエツチング液は、ソース、ドレイン電極と
して用いたＣｒを全くエツチングしない。他の例として
はエアーアイソレーション用金属としてＡＱを用いても
良い。この場合はＡＱのエツチング液として半導体で使
用されているリン酸と硝酸の混液（例えばリン酸６：硝
酸２：水１）を用いる。このエツチング液でＣｒは全く
エツチングされないことはもちろんである。前記エアー
アイソレーション用金属３をエツチング除去する工程に
おいて、エアーアイソレーション用金属３と接触してい
る部分のｎ”ａ−８ｉ：Ｈ膜も同時に除去することが可
能である。次に、窒化シリコン膜上に、蒸着。
電子ビーム蒸着、スパッタリング法などにより金属（例
えばＡｆｌ＋ Ｃｒ、Ｍｏ、Ｔａ、Ｃｒ、ＣｒＡ ｕ
ｙ Ｃｒ Ａ Ｑなど）や透明導電膜を堆積し、ホト
エツチング技術によりゲート電極８を形成する。この製
造方法により構成されたＴＰＴは、エアーアイソレーシ
ョン用金属の膜厚をコントロールすることにより、ソー
ス、ドレイン電極間隔を精度よく形成でき短チャンネル
化が容易なので高性能の特性を有する。
えばＡｆｌ＋ Ｃｒ、Ｍｏ、Ｔａ、Ｃｒ、ＣｒＡ ｕ
ｙ Ｃｒ Ａ Ｑなど）や透明導電膜を堆積し、ホト
エツチング技術によりゲート電極８を形成する。この製
造方法により構成されたＴＰＴは、エアーアイソレーシ
ョン用金属の膜厚をコントロールすることにより、ソー
ス、ドレイン電極間隔を精度よく形成でき短チャンネル
化が容易なので高性能の特性を有する。
他の実施例を第４図に示す。この実施例は、エアーアイ
ソレーション金属除去部３′をドレイン電極４（又はソ
ース電極）より大きく形成しテーパーエツチングする。
ソレーション金属除去部３′をドレイン電極４（又はソ
ース電極）より大きく形成しテーパーエツチングする。
このテーパーの長さおよび電極４の大きさを調整するこ
とにより、チャンネル長を制御すると同時に、セルファ
ラインによりゲート電極８を形成することが可能となる
。
とにより、チャンネル長を制御すると同時に、セルファ
ラインによりゲート電極８を形成することが可能となる
。
第５図はさらに他の実施例を示したもので、ソス電極２
（又はドレイン電極）とアイソレーション用金属を分離
して構成し、これによりゲート電極８との間で発生する
寄生容量をなくす効果をねらったものである。
（又はドレイン電極）とアイソレーション用金属を分離
して構成し、これによりゲート電極８との間で発生する
寄生容量をなくす効果をねらったものである。
以上述べたなかで、アイソレーション金属の代りに耐熱
性の有機材料を用いてもよい。有機材料としては、感光
性ポリイミド（Ｐｏｌｙａｍｉｃ Ａｃ１ｄ）を用いる
ことができる。感光性ポリイミドは４００℃前後の耐熱
性を有し、ホトレジスｔ・技術により容易にバタ・−ン
を形成することができる。またソースおよびドレイン電
極用としてＣｒ金属を用いたが、これにとられれるもの
ではなく透明導電膜（例えばＩ ｎ、ｏ３，５ｎＯ２）
を用いても良い。
性の有機材料を用いてもよい。有機材料としては、感光
性ポリイミド（Ｐｏｌｙａｍｉｃ Ａｃ１ｄ）を用いる
ことができる。感光性ポリイミドは４００℃前後の耐熱
性を有し、ホトレジスｔ・技術により容易にバタ・−ン
を形成することができる。またソースおよびドレイン電
極用としてＣｒ金属を用いたが、これにとられれるもの
ではなく透明導電膜（例えばＩ ｎ、ｏ３，５ｎＯ２）
を用いても良い。
以上説明したごどく本発明によれば、エアーアイソレー
ションを利用し、ソース、ドレインｔ２ｄ１間隔を堆積
膜厚の精度で形成することができるのでチャンネル長の
短いＴＰＴを構成することができる。その結果高性能の
ＴＰＴを作製することができる。
ションを利用し、ソース、ドレインｔ２ｄ１間隔を堆積
膜厚の精度で形成することができるのでチャンネル長の
短いＴＰＴを構成することができる。その結果高性能の
ＴＰＴを作製することができる。
第１図は、従来のスタガー構造の薄膜トランジスタ工程
断面図、第２図は、従来の逆スタガー構造の薄膜トラン
ジスタ工程断面図、第３図は本発明による薄膜トランジ
スタの製造工程を示す図。 第４図および第５図は本発明による他の薄膜トランジス
タの断面図である。 ■・・・基板、２・・・ソース電極（又はドレイン電極
）、３・・・エアーアイソレーション用金属、４・・・
ドレイン電極（又はソース電極）、５・・・ｎ”ａ−８
ｉ：Ｈ膜、６・・・ａ−８ｉ：Ｈ膜、７・・・窒化シリ
コン膜、８・・・ゲート電極。 第 １ 図 ＶＪ ２ 図 第３図
断面図、第２図は、従来の逆スタガー構造の薄膜トラン
ジスタ工程断面図、第３図は本発明による薄膜トランジ
スタの製造工程を示す図。 第４図および第５図は本発明による他の薄膜トランジス
タの断面図である。 ■・・・基板、２・・・ソース電極（又はドレイン電極
）、３・・・エアーアイソレーション用金属、４・・・
ドレイン電極（又はソース電極）、５・・・ｎ”ａ−８
ｉ：Ｈ膜、６・・・ａ−８ｉ：Ｈ膜、７・・・窒化シリ
コン膜、８・・・ゲート電極。 第 １ 図 ＶＪ ２ 図 第３図
Claims (1)
- 【特許請求の範囲】 １、ソース電極とドレイン電極の層間に、金属膜を形成
する工程と、ソース電極とドレイン電極上に導体層を形
成する工程とこの導体層の上に半導体層を形成する工程
と、この半導体層の上に絶縁膜を形成する工程と、この
絶縁膜の上にゲート電極を形成する工程において、金属
膜を除去し空間を構成することによりソース電極とドレ
イン電極を分離することを特徴とする薄膜トランジスタ
の製造方法。 ２、導体層を金属膜除去と同時に除去することを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタの製
造方法。 ３、導体膜が、不純物をドープした半導体膜または金属
膜である特許請求の範囲第１項記載の薄膜トランジスタ
の製造方法。 ４、半導体膜が非晶質シリコンまたは多結晶シリコンで
ある特許請求の範囲第１項記載の薄膜トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15286084A JPS6132474A (ja) | 1984-07-25 | 1984-07-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15286084A JPS6132474A (ja) | 1984-07-25 | 1984-07-25 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132474A true JPS6132474A (ja) | 1986-02-15 |
Family
ID=15549701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15286084A Pending JPS6132474A (ja) | 1984-07-25 | 1984-07-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280370A2 (en) * | 1987-02-27 | 1988-08-31 | Philips Electronics Uk Limited | Thin film transistors, display devices incorporting such transistors, and methods for their fabrication |
| CN110416316A (zh) * | 2019-08-02 | 2019-11-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板及显示装置 |
-
1984
- 1984-07-25 JP JP15286084A patent/JPS6132474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280370A2 (en) * | 1987-02-27 | 1988-08-31 | Philips Electronics Uk Limited | Thin film transistors, display devices incorporting such transistors, and methods for their fabrication |
| JPS63249373A (ja) * | 1987-02-27 | 1988-10-17 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 薄膜トランジスタ、このようなトランジスタを有する表示デバイスおよび薄膜トランジスタの製造方法 |
| CN110416316A (zh) * | 2019-08-02 | 2019-11-05 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、显示基板及显示装置 |
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