JPS62155567A - 絶縁ゲ−ト型半導体装置の製造方法 - Google Patents
絶縁ゲ−ト型半導体装置の製造方法Info
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- JPS62155567A JPS62155567A JP61267900A JP26790086A JPS62155567A JP S62155567 A JPS62155567 A JP S62155567A JP 61267900 A JP61267900 A JP 61267900A JP 26790086 A JP26790086 A JP 26790086A JP S62155567 A JPS62155567 A JP S62155567A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁ゲート型電力スイッチング素子に関し、
特に金属−酸化物−シリコン電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）および絶縁ゲート型トランジスタ（ＴＧＴ
）を製造する方法に関する。
特に金属−酸化物−シリコン電界効果トランジスタ（Ｍ
ＯＳＦＥＴ）および絶縁ゲート型トランジスタ（ＴＧＴ
）を製造する方法に関する。
発明の背景
典型的な金属−酸化物−半導体電界効果トランジスタ（
ＭＯＳＦＥＴ）は、ゲート電極に印加される比較的低い
バイアス電圧により大きな順方向電流を制御するのに適
している。ＭＯＳＦＥＴは、バイポーラ接合型トランジ
スタ（Ｂ Ｊ Ｔ）および絶縁ゲート型トランジスタ（
ＩＧＴ）と共に、比較的高い電圧回路における大電流の
スイッチングを制御する電力用途に使用される。
ＭＯＳＦＥＴ）は、ゲート電極に印加される比較的低い
バイアス電圧により大きな順方向電流を制御するのに適
している。ＭＯＳＦＥＴは、バイポーラ接合型トランジ
スタ（Ｂ Ｊ Ｔ）および絶縁ゲート型トランジスタ（
ＩＧＴ）と共に、比較的高い電圧回路における大電流の
スイッチングを制御する電力用途に使用される。
本技術分野に専門知識を有する者に知られているように
、典型的なＭＯＳＦＥＴは導通状態にあるとき、比較的
高い抵抗を示す。この高い順方向抵抗は電力回路に損失
をもたらし、ＭＯＳＦＥＴに熱を発生させるので、この
熱を高価な放熱手段で消散して、ＭＯＳＦＥＴを熱的損
傷から保護しなければならない。従ってＭＯＳＦＥＴが
安全に処理できる電流の大きさはその比較的大きな順方
向抵抗によって制限される。また、絶縁ゲート型トラン
ジスタ（ＩＧＴ）も比較的大きい順方向抵抗すなわち「
オン」抵抗を有する欠点がある。よく理解されているよ
うに、ＭＯＳＦＥＴおよび■ＧＴ装置のこの大きい順方
向抵抗特性は部分的にはドレイン領域の高い抵抗率に起
因しており、この高い抵抗率は所要の高い逆電圧阻止能
力を得るのに必要なものである。
、典型的なＭＯＳＦＥＴは導通状態にあるとき、比較的
高い抵抗を示す。この高い順方向抵抗は電力回路に損失
をもたらし、ＭＯＳＦＥＴに熱を発生させるので、この
熱を高価な放熱手段で消散して、ＭＯＳＦＥＴを熱的損
傷から保護しなければならない。従ってＭＯＳＦＥＴが
安全に処理できる電流の大きさはその比較的大きな順方
向抵抗によって制限される。また、絶縁ゲート型トラン
ジスタ（ＩＧＴ）も比較的大きい順方向抵抗すなわち「
オン」抵抗を有する欠点がある。よく理解されているよ
うに、ＭＯＳＦＥＴおよび■ＧＴ装置のこの大きい順方
向抵抗特性は部分的にはドレイン領域の高い抵抗率に起
因しており、この高い抵抗率は所要の高い逆電圧阻止能
力を得るのに必要なものである。
米国特許第４３７６２８６号には、ＭＯＳＦＥＴセル中
に形成される順方向電流導通用の反転チャンネルに近接
してドレイン領域として同じ導電型の低抵抗区域を形成
することによって低い順方向抵抗を有するＭＯＳＦＥＴ
を製造する方法が開示されている。この高導電率（低抵
抗）の区域は、ＭＯＳＦＥＴの電圧阻止能力をそこなう
ことなくＭＯＳＦＥＴの順方向抵抗を低くする。上記米
国特許によると、この高導電率の区域は、ＭＯＳＦＥＴ
のセル本体領域の部分が形成された後、あらかじめ形成
されたマスクを使用してイオン注入および拡散を組み合
わせた方法によって形成されている。この方法は比較的
腹雑であるとともに、正確なドーパント不純物濃度をを
する高導電率の領域を設定するための制御が困難である
。
に形成される順方向電流導通用の反転チャンネルに近接
してドレイン領域として同じ導電型の低抵抗区域を形成
することによって低い順方向抵抗を有するＭＯＳＦＥＴ
を製造する方法が開示されている。この高導電率（低抵
抗）の区域は、ＭＯＳＦＥＴの電圧阻止能力をそこなう
ことなくＭＯＳＦＥＴの順方向抵抗を低くする。上記米
国特許によると、この高導電率の区域は、ＭＯＳＦＥＴ
のセル本体領域の部分が形成された後、あらかじめ形成
されたマスクを使用してイオン注入および拡散を組み合
わせた方法によって形成されている。この方法は比較的
腹雑であるとともに、正確なドーパント不純物濃度をを
する高導電率の領域を設定するための制御が困難である
。
従って、本発明の目的は、ＭＯＳＦＥＴまたはＩＧＴ形
式の改良された絶縁ゲート型装置を提供することにある
。
式の改良された絶縁ゲート型装置を提供することにある
。
本発明の他の目的は、典型的なＭＯＳＦＥＴおよびＩＧ
Ｔ装置よりも順方向抵抗の低い上述の絶縁ゲート型装置
を提供することにある。
Ｔ装置よりも順方向抵抗の低い上述の絶縁ゲート型装置
を提供することにある。
本発明の別の目的は、順方向抵抗を低くした絶縁ゲート
型装置を製造する改良された方法を提供することにある
。
型装置を製造する改良された方法を提供することにある
。
本発明のその他の目的は以下の説明から明らかになるで
あろう。
あろう。
発明の概要
本発明によれば、先ず、所望の電圧阻止能力（逆電圧耐
量）を得るのに必要な高い抵抗率を有する第１の導電型
のドレイン領域すなわちバルク領域を含むシリコン半導
体ウェーハを用意する。
量）を得るのに必要な高い抵抗率を有する第１の導電型
のドレイン領域すなわちバルク領域を含むシリコン半導
体ウェーハを用意する。
本発明の重要な特徴によると、ドレイン領域と同じ導電
型の高導電率の区域が、能動ＭＯ３ＦＥＴまたはＩＧＴ
セルによって占有されるべきトレイン領域の部分の表面
に隣接してほぼ均一に形成される。次いで能動セルが形
成される。能動セルを形成するには、先ず高導電率の区
域を介してドリフト領域の中にセル本体領域を拡散によ
り形成し、それからソース領域をセル本体領域の中に形
成して、セル本体領域中に生じる順方向電流導通用のＭ
ＯＳＦＥＴチャンネルがソース領域と高導電率の区域の
残りの部分との間に位置するようにする。
型の高導電率の区域が、能動ＭＯ３ＦＥＴまたはＩＧＴ
セルによって占有されるべきトレイン領域の部分の表面
に隣接してほぼ均一に形成される。次いで能動セルが形
成される。能動セルを形成するには、先ず高導電率の区
域を介してドリフト領域の中にセル本体領域を拡散によ
り形成し、それからソース領域をセル本体領域の中に形
成して、セル本体領域中に生じる順方向電流導通用のＭ
ＯＳＦＥＴチャンネルがソース領域と高導電率の区域の
残りの部分との間に位置するようにする。
この構成により、順方向電流が高導電率の区域を通って
ドレイン領域およびドレイン電極へと流れるので、順方
向抵抗は低下する。更に、セル本体領域は高導電率の区
域を介して拡散により形成されるので、ＭＯＳＦＥＴチ
ャンネルの長さがかなり短くなり、このため順方向抵抗
すなわち「オン」抵抗が更に低下する。
ドレイン領域およびドレイン電極へと流れるので、順方
向抵抗は低下する。更に、セル本体領域は高導電率の区
域を介して拡散により形成されるので、ＭＯＳＦＥＴチ
ャンネルの長さがかなり短くなり、このため順方向抵抗
すなわち「オン」抵抗が更に低下する。
従って、本発明は以下詳しく説明する構造および方法の
特徴を有し、本発明の範囲は特許請求の範囲に示されて
いる。
特徴を有し、本発明の範囲は特許請求の範囲に示されて
いる。
本発明の特徴および目的が十分理解されるように、添付
図面を参照して以下に詳しく説明する。
図面を参照して以下に詳しく説明する。
図面全体にわたって、対応する構成要素には同じ符号が
付されている。
付されている。
詳細な説明
図面を参照すると、第１図は従来技術によって構成され
た全体的に符号１０で示す立て形電力用ＭＯ３ＦＥＴの
一部を示す。このＭＯ３ＦＥＴＩＯはシリコン半導体ウ
ェーハまたはチップ１２を含み、このチップ１２はＮ十
導電型の基板１４とこの基板１・４上に形成されたＮ−
導電型のエピタキシャル層すなわちドレイン領域１６と
を有する。
た全体的に符号１０で示す立て形電力用ＭＯ３ＦＥＴの
一部を示す。このＭＯ３ＦＥＴＩＯはシリコン半導体ウ
ェーハまたはチップ１２を含み、このチップ１２はＮ十
導電型の基板１４とこの基板１・４上に形成されたＮ−
導電型のエピタキシャル層すなわちドレイン領域１６と
を有する。
分布して配置されたドレイン電極１８が基板１４の下面
１４ａにオーミック接触する。ドレイン領域１６の中に
はチップの上面１２ａを介して複数の能動セルが形成さ
れている。第１図には２つの能動セルがそれぞれ符号２
０で全体的に示されている。各々のセル２０は、チップ
の上面１２ａからドレイン領域１６の中に拡散により形
成されたＰ導電型のセル本体領域２２を含み、このセル
本体領域には中央の深いＰ＋ウェル部分２２ａが設けら
れている。このＰ＋ウェル部分２２ａはＭＯ３ＦＥＴＩ
Ｏの逆電圧耐量を高めるように作用する。ＤＭＯ３ＦＥ
Ｔ （二重拡散ＭＯＳＦＥＴ）の製造技術を使用して、
２つのソース領域２４かシリコン・チップの上面１２ａ
の直ぐ下でセル本体領域２２の中に形成される。チップ
の上面１２ａ上にはゲート酸化物層２６が形成され、こ
の酸化物層２６はその上に設けられているゲート電極２
８を絶縁して離間させる。ゲート電極２８は典型的には
並列接続線２８ａによって簡略化して示すように分配し
て配置された導電性被膜として形成される。ゲート電極
２８の側縁および上面には符号３０で示す絶縁被膜が設
けられる。各ゲート電極２８とその周りの絶縁体とから
成る各セグメント間の空所は窓３２として作用し、この
窓３２を介してセル本体領域２２およびソース領域２４
がドリフト領域１６の中に拡散により形成される。
１４ａにオーミック接触する。ドレイン領域１６の中に
はチップの上面１２ａを介して複数の能動セルが形成さ
れている。第１図には２つの能動セルがそれぞれ符号２
０で全体的に示されている。各々のセル２０は、チップ
の上面１２ａからドレイン領域１６の中に拡散により形
成されたＰ導電型のセル本体領域２２を含み、このセル
本体領域には中央の深いＰ＋ウェル部分２２ａが設けら
れている。このＰ＋ウェル部分２２ａはＭＯ３ＦＥＴＩ
Ｏの逆電圧耐量を高めるように作用する。ＤＭＯ３ＦＥ
Ｔ （二重拡散ＭＯＳＦＥＴ）の製造技術を使用して、
２つのソース領域２４かシリコン・チップの上面１２ａ
の直ぐ下でセル本体領域２２の中に形成される。チップ
の上面１２ａ上にはゲート酸化物層２６が形成され、こ
の酸化物層２６はその上に設けられているゲート電極２
８を絶縁して離間させる。ゲート電極２８は典型的には
並列接続線２８ａによって簡略化して示すように分配し
て配置された導電性被膜として形成される。ゲート電極
２８の側縁および上面には符号３０で示す絶縁被膜が設
けられる。各ゲート電極２８とその周りの絶縁体とから
成る各セグメント間の空所は窓３２として作用し、この
窓３２を介してセル本体領域２２およびソース領域２４
がドリフト領域１６の中に拡散により形成される。
また、これらの窓は、分配されたソース電極３４とオー
ミック接触させるために上面１２ａの所でセル本体領域
およびソース領域の一部分を露出させる。ソース電極３
４はゲート電極２８と同様に典型的には導電材料の被膜
て形成され、このため種々の能動セル用のソース電極は
接続線３４ａで示すように並列に電気的に接続される。
ミック接触させるために上面１２ａの所でセル本体領域
およびソース領域の一部分を露出させる。ソース電極３
４はゲート電極２８と同様に典型的には導電材料の被膜
て形成され、このため種々の能動セル用のソース電極は
接続線３４ａで示すように並列に電気的に接続される。
第１図に示されているように、ゲート電極２８の各セグ
メントは、隣り合うセル２０の間の共通のドレイン領域
１６と各セルのソース領域２４との間にあるＰ導電型セ
ル本体領域の介在部分の上に重なっている。このため、
従来よく理解されているように、適当な電圧をゲート電
極２８に印加すると、各セル本体領域のこの介在部分に
３６で示すＭＯ５ＦＥＴ反転チャンネルか形成される。
メントは、隣り合うセル２０の間の共通のドレイン領域
１６と各セルのソース領域２４との間にあるＰ導電型セ
ル本体領域の介在部分の上に重なっている。このため、
従来よく理解されているように、適当な電圧をゲート電
極２８に印加すると、各セル本体領域のこの介在部分に
３６で示すＭＯ５ＦＥＴ反転チャンネルか形成される。
この結果、順方向電流かソース電極３４からソース領域
２４、ＭＯＳＦＥＴチャンネル３６、ドレイン領域１６
および基板１４を通ってドレイン電極１８へ矢印３８で
示すように流れることができる。この電流路の大部分は
低濃度にドープされたＮ−ドレイン領域１６によって構
成され、その抵抗率が逆電圧耐量のためにかなり高くさ
れているので、この順方向電流の流れに対する抵抗は好
ましくないほど高くなる。この結果、ＭＯＳＦＥＴ１０
によって電力回路に生じる損失は高い電流レベルではか
なり大きくなり、用途によってはこれらのＦＥＴを用い
ることができない。更に、この順方向抵抗によってＭＯ
ＳＦＥＴｌ０内に生じる熱は、熱的損傷を避けるために
十分放熱させることが必要である。
２４、ＭＯＳＦＥＴチャンネル３６、ドレイン領域１６
および基板１４を通ってドレイン電極１８へ矢印３８で
示すように流れることができる。この電流路の大部分は
低濃度にドープされたＮ−ドレイン領域１６によって構
成され、その抵抗率が逆電圧耐量のためにかなり高くさ
れているので、この順方向電流の流れに対する抵抗は好
ましくないほど高くなる。この結果、ＭＯＳＦＥＴ１０
によって電力回路に生じる損失は高い電流レベルではか
なり大きくなり、用途によってはこれらのＦＥＴを用い
ることができない。更に、この順方向抵抗によってＭＯ
ＳＦＥＴｌ０内に生じる熱は、熱的損傷を避けるために
十分放熱させることが必要である。
第１図に示すＭＯ５ＦＥＴＩＯの構造について更に説明
すると、全体的に符号４０で示す高電圧阻止領域が設け
られている。この高電圧阻止領域は、典型的には例えば
制御回路論理素子のような低電圧集積回路素子が設けら
れているチップ１０の隣接する部分を、ＭＯＳＦＥＴの
セル２０がしばしば動作するような高電圧から効果的に
隔離するために利用される。このため、第１図に示され
ているように、絶縁被膜４２に符号４４で示すように適
当に孔があけられて窓を形成し、この窓を通してＰ導電
型の電圧阻止用リング４６がドレイン領域１６の中に拡
散により形成される。
すると、全体的に符号４０で示す高電圧阻止領域が設け
られている。この高電圧阻止領域は、典型的には例えば
制御回路論理素子のような低電圧集積回路素子が設けら
れているチップ１０の隣接する部分を、ＭＯＳＦＥＴの
セル２０がしばしば動作するような高電圧から効果的に
隔離するために利用される。このため、第１図に示され
ているように、絶縁被膜４２に符号４４で示すように適
当に孔があけられて窓を形成し、この窓を通してＰ導電
型の電圧阻止用リング４６がドレイン領域１６の中に拡
散により形成される。
次に第２図を参照すると、本発明に従って構成された符
号５０で全体的に示すＭＯＳＦＥＴ装置が図示されてい
る。この装置は本発明に従って抵抗をかなり低くした順
方向電流路を有する。第１図のＭＯＳＦＥＴｌ０の場合
と同様に、ＭＯＳＦＥＴ５０はＮ子基板１４を含み、こ
の基板１４の上にＮ−エピタキシャル層すなわちドレイ
ン領域１６が設けられている。ドレイン電極１８がチッ
プ１２の下面１４ａに設けられている。高電圧阻止領域
４０は第１図のＭＯ５ＦＥＴＩＯについて示したものと
同じ構成である。同様に、ＭＯＳＦＥＴ５０の能動セル
２０は、ドレイン領域１６内に拡散された深いウェル形
のＰ導電型のセル本体領域２２と、セル本体領域の中に
形成されたＮ＋ソース領域２４とで構成されている。
号５０で全体的に示すＭＯＳＦＥＴ装置が図示されてい
る。この装置は本発明に従って抵抗をかなり低くした順
方向電流路を有する。第１図のＭＯＳＦＥＴｌ０の場合
と同様に、ＭＯＳＦＥＴ５０はＮ子基板１４を含み、こ
の基板１４の上にＮ−エピタキシャル層すなわちドレイ
ン領域１６が設けられている。ドレイン電極１８がチッ
プ１２の下面１４ａに設けられている。高電圧阻止領域
４０は第１図のＭＯ５ＦＥＴＩＯについて示したものと
同じ構成である。同様に、ＭＯＳＦＥＴ５０の能動セル
２０は、ドレイン領域１６内に拡散された深いウェル形
のＰ導電型のセル本体領域２２と、セル本体領域の中に
形成されたＮ＋ソース領域２４とで構成されている。
ゲート電極２８はゲート酸化物層２６によって能動セル
から絶縁されて離間して配置され、その側縁および上面
には絶縁被膜３０が設けられている。また、このゲート
電極の分配配置が並列接続１２８ａによって例示されて
いる。各セルのセル本体領域およびソース領域の露出面
とオーミック接触して窓３２内にソース電極３４の各セ
グメントが設けられ、このソース電極の分配配置がまた
並列接続線３４ａによって例示されている。
から絶縁されて離間して配置され、その側縁および上面
には絶縁被膜３０が設けられている。また、このゲート
電極の分配配置が並列接続１２８ａによって例示されて
いる。各セルのセル本体領域およびソース領域の露出面
とオーミック接触して窓３２内にソース電極３４の各セ
グメントが設けられ、このソース電極の分配配置がまた
並列接続線３４ａによって例示されている。
本発明において重要なことは、ＭＯＳＦＥＴ５０の中に
低抵抗率すなわち高導電率のＮ導電型の区域５２を設け
たことである。この区域５２は、チップ１２の主面１２
ａの直ぐ下のドレイン領域１６の上側部分に注入されて
、横方向に隣り合う能動セル２０の順方向電流導通用の
反転チャンネル５４間に配置される。従って、これらの
チャンネル５４を流れる順方向電流は高導電率の区域５
２を通ってからドレイン領域１６およびドレイン電極１
８に流れなければならないことがわかる。
低抵抗率すなわち高導電率のＮ導電型の区域５２を設け
たことである。この区域５２は、チップ１２の主面１２
ａの直ぐ下のドレイン領域１６の上側部分に注入されて
、横方向に隣り合う能動セル２０の順方向電流導通用の
反転チャンネル５４間に配置される。従って、これらの
チャンネル５４を流れる順方向電流は高導電率の区域５
２を通ってからドレイン領域１６およびドレイン電極１
８に流れなければならないことがわかる。
この結果、矢印３８で示す電流路の内、高導電率の区域
５２によって構成される部分は、第１図のＭＯＳＦＥＴ
ｌ０における場合よりも低い抵抗を有する。第１図のＭ
ＯＳＦＥＴｌ０の場合には、高い抵抗率を有するＮ−ド
レイン領域１６が横方向に隣り合う能動セルの間を上方
にチップの主面１２ａまで延在している。以上のように
高導電率の区域５２を設けたことにより、順方向電流路
の全体の抵抗が低下する。この利点はＭＯＳＦＥＴ５０
の逆電圧耐量を犠牲にすることなく達成される。
５２によって構成される部分は、第１図のＭＯＳＦＥＴ
ｌ０における場合よりも低い抵抗を有する。第１図のＭ
ＯＳＦＥＴｌ０の場合には、高い抵抗率を有するＮ−ド
レイン領域１６が横方向に隣り合う能動セルの間を上方
にチップの主面１２ａまで延在している。以上のように
高導電率の区域５２を設けたことにより、順方向電流路
の全体の抵抗が低下する。この利点はＭＯＳＦＥＴ５０
の逆電圧耐量を犠牲にすることなく達成される。
第３図および第４図に関連して後で説明するように、本
発明に従ってドレイン領域１６の中に高導電率の区域５
２を注入することにより、ＭＯＳＦＥＴチャンネルの長
さが実効的に短くなる。これは、第１図のＭＯＳＦＥＴ
チャンネル３６の長さが寸法Ｌ１によって示されている
のに対して、第２図のＭＯＳＦＥＴチャンネル５４の長
さＬ２はかなり短かく示されていることから理解するこ
とができよう。ＭＯＳＦＥＴチャンネルの順方向電流に
対する抵抗はチャンネルの長さに逆比例するので、チャ
ンネルの長さが短くなると、チャンネルの抵抗は比例し
て小さくなる。本発明のこの特徴はＭＯＳＦＥＴ５０の
オン抵抗を更に小さくする効果を有する。
発明に従ってドレイン領域１６の中に高導電率の区域５
２を注入することにより、ＭＯＳＦＥＴチャンネルの長
さが実効的に短くなる。これは、第１図のＭＯＳＦＥＴ
チャンネル３６の長さが寸法Ｌ１によって示されている
のに対して、第２図のＭＯＳＦＥＴチャンネル５４の長
さＬ２はかなり短かく示されていることから理解するこ
とができよう。ＭＯＳＦＥＴチャンネルの順方向電流に
対する抵抗はチャンネルの長さに逆比例するので、チャ
ンネルの長さが短くなると、チャンネルの抵抗は比例し
て小さくなる。本発明のこの特徴はＭＯＳＦＥＴ５０の
オン抵抗を更に小さくする効果を有する。
第３図は第２図のＭＯＳＦＥＴ５０を製造するための独
特な処理工程を例示するもので、それ以外は通常の方法
で製造される。エピタキシャルＮ−ドレイン領域１６を
チップ基板上に形成し、そして二酸化シリコンの絶縁層
をチップの上面１２ａ上に堆積した後、チップをマスク
し、この絶縁層の選択した部分を取り除いて、高電圧阻
止領域の保護リング４６（第１図および第２図）を形成
するための窓４４を設けると共に、ＭＯＳＦＥＴの能動
セル２０を形成するために必要なチップ上面１２ａの一
部分５６を露出させる。本発明によると、製造のこの段
階において、高導電率の区域５２がチップの部分５６に
わたってドレイン領域１６の上側部分に均一に形成され
る。同時に、Ｎ型の保護リング領域５８が、高電圧阻止
領域４０により最終的に占有されるチップの部分に、わ
たって窓４４を介してドレイン領域に形成される。高導
電率の区域５２は、本発明によると、たとえば露出した
チップ上面１２ａにおけるリン、ヒ素またはアンチモン
のような適当なＮ型不純物の荷電粒子の量が約５Ｘ１０
１Ｇ乃至ｌＸ１０１４個／ｃＪとなるようにイオン注入
法を注意深く制御することによって達成される。この不
純物濃度はＮ型ドレイン領域１６の不純物濃度よりも少
なくとも５倍大きいものである。注入された高導電率の
区域５２の深さはＰ型セル本体領域２２の浅いウェルの
深さに匹敵する深さ、すなわち低電圧定格のＭＯ８ＦＥ
Ｔ電力スイッチの場合の約０，２５ミクロンから高電圧
定格のＭＯ８ＦＥＴ電力スイッチの場合の約６ミクロン
までの範囲の深さにするのが好ましいものである。また
、その後この高導電率の区域５２をドレイン領域１６の
中に更に深く形成させるような拡散を行わないようにし
て、区域５２とドレイン領域１６との間の良好に画定さ
れた境界を維持するのが好ましい。
特な処理工程を例示するもので、それ以外は通常の方法
で製造される。エピタキシャルＮ−ドレイン領域１６を
チップ基板上に形成し、そして二酸化シリコンの絶縁層
をチップの上面１２ａ上に堆積した後、チップをマスク
し、この絶縁層の選択した部分を取り除いて、高電圧阻
止領域の保護リング４６（第１図および第２図）を形成
するための窓４４を設けると共に、ＭＯＳＦＥＴの能動
セル２０を形成するために必要なチップ上面１２ａの一
部分５６を露出させる。本発明によると、製造のこの段
階において、高導電率の区域５２がチップの部分５６に
わたってドレイン領域１６の上側部分に均一に形成され
る。同時に、Ｎ型の保護リング領域５８が、高電圧阻止
領域４０により最終的に占有されるチップの部分に、わ
たって窓４４を介してドレイン領域に形成される。高導
電率の区域５２は、本発明によると、たとえば露出した
チップ上面１２ａにおけるリン、ヒ素またはアンチモン
のような適当なＮ型不純物の荷電粒子の量が約５Ｘ１０
１Ｇ乃至ｌＸ１０１４個／ｃＪとなるようにイオン注入
法を注意深く制御することによって達成される。この不
純物濃度はＮ型ドレイン領域１６の不純物濃度よりも少
なくとも５倍大きいものである。注入された高導電率の
区域５２の深さはＰ型セル本体領域２２の浅いウェルの
深さに匹敵する深さ、すなわち低電圧定格のＭＯ８ＦＥ
Ｔ電力スイッチの場合の約０，２５ミクロンから高電圧
定格のＭＯ８ＦＥＴ電力スイッチの場合の約６ミクロン
までの範囲の深さにするのが好ましいものである。また
、その後この高導電率の区域５２をドレイン領域１６の
中に更に深く形成させるような拡散を行わないようにし
て、区域５２とドレイン領域１６との間の良好に画定さ
れた境界を維持するのが好ましい。
チップ１２の能動セル部分の中に高導電率の区域５２を
注入した後、従来のＭＯＳＦＥＴ製造方法に従って、チ
ップ上面を適当にマスクし、Ｐ型セル本体領域２２（第
２図）を高導電率の区域５２を介してドレイン領域１６
の中に形成する。セル本体領域に対するイオン注入量は
ホウ素のような適当なＰ型不純物の荷電粒子をＩ×１０
１３乃至５Ｘ１０１４個／Ｃｄの範囲にするのが好まし
く、その後１０００乃至１１００℃の温度で窒素雰囲気
内で６時間乃至１０時間にわたって拡散駆動を行なうこ
とか好ましい。同時に、Ｎ型保護リング５８を第２図に
示すようにＰ型に変換することができる。次いで、ソー
ス領域２４をセル本体領域内に形成して、チップ１２内
に多数の能動セルを形成する。これらのソース領域に対
する典型的な注入量は、ヒ素またはリンのような適当な
Ｎ型不純物の荷電粒子を５Ｘ１０１５個／Ｃ♂とする。
注入した後、従来のＭＯＳＦＥＴ製造方法に従って、チ
ップ上面を適当にマスクし、Ｐ型セル本体領域２２（第
２図）を高導電率の区域５２を介してドレイン領域１６
の中に形成する。セル本体領域に対するイオン注入量は
ホウ素のような適当なＰ型不純物の荷電粒子をＩ×１０
１３乃至５Ｘ１０１４個／Ｃｄの範囲にするのが好まし
く、その後１０００乃至１１００℃の温度で窒素雰囲気
内で６時間乃至１０時間にわたって拡散駆動を行なうこ
とか好ましい。同時に、Ｎ型保護リング５８を第２図に
示すようにＰ型に変換することができる。次いで、ソー
ス領域２４をセル本体領域内に形成して、チップ１２内
に多数の能動セルを形成する。これらのソース領域に対
する典型的な注入量は、ヒ素またはリンのような適当な
Ｎ型不純物の荷電粒子を５Ｘ１０１５個／Ｃ♂とする。
高導電率の区域５２を介してドレイン領域の中にセル本
体領域２２を注入して拡散させる際、ドレイン領域１６
の不純物濃度に対して高導電率の区域５２の不純物濃度
が高くなるにつれて、Ｐ型セル本体領域の拡散深さがよ
り一層制限され、この結果セル本体領域の横方向の末端
が第２図に符号６０で示すように丸まった形状になるこ
とに注意されたい。この結果、第１図および第２図から
れかるように、ＭＯＳＦＥＴ５０のチャンネルの長さＬ
２はＭＯＳＦＥＴｌ０のチャンネルＬ１よりもかなり短
かくなる。この現象を第４図にも例示する。
体領域２２を注入して拡散させる際、ドレイン領域１６
の不純物濃度に対して高導電率の区域５２の不純物濃度
が高くなるにつれて、Ｐ型セル本体領域の拡散深さがよ
り一層制限され、この結果セル本体領域の横方向の末端
が第２図に符号６０で示すように丸まった形状になるこ
とに注意されたい。この結果、第１図および第２図から
れかるように、ＭＯＳＦＥＴ５０のチャンネルの長さＬ
２はＭＯＳＦＥＴｌ０のチャンネルＬ１よりもかなり短
かくなる。この現象を第４図にも例示する。
第４図は能動ＭＯ８ＦＥＴセルのソース電極からドレイ
ン電極に伸びる順方向電流路の部分に沿った能動ＭＯ５
ＦＥＴセルの不純物濃度分布を示す。点線の曲線６２は
第１図のＭＯＳＦＥＴセル１０の場合の分布を表わし、
実線の曲線６４は第２図のＭＯＳＦＥＴセル５０の場合
の分布を表わす。曲線６２を考察すると、曲線部分６２
ａはソース領域２４の巾の電流路の部分に対応し、部分
６２ｂはセル本体領域２２の中の電流路の部分に対応し
、部分６２ｃはＮドレイン領域１６の中の電流路の部分
に対応する。点６２ｄおよび６２ｅはＭＯＳＦＥＴＩＯ
のチャンネル３６の始めと終りを示し、両者の間の距離
は第１図に示すチャンネルの長さＬｌに対応しているこ
とがわかる。曲線６４は同様に曲線部分６４ａ（ソース
領域の中の電流路部分）、曲線部分６４ｂ（セル本体領
域の中の電流路部分）、および曲線部分６４Ｃ（高導電
率の区域５２の中の電流路部分）を有している。そして
、点６４ｄおよび６４ｅはＭＯＳＦＥＴ５０のチャンネ
ル５４の始めおよび終りを示し、これらの点の間の距離
は第２図に示すチャンネルの長さＬ２に対応している。
ン電極に伸びる順方向電流路の部分に沿った能動ＭＯ５
ＦＥＴセルの不純物濃度分布を示す。点線の曲線６２は
第１図のＭＯＳＦＥＴセル１０の場合の分布を表わし、
実線の曲線６４は第２図のＭＯＳＦＥＴセル５０の場合
の分布を表わす。曲線６２を考察すると、曲線部分６２
ａはソース領域２４の巾の電流路の部分に対応し、部分
６２ｂはセル本体領域２２の中の電流路の部分に対応し
、部分６２ｃはＮドレイン領域１６の中の電流路の部分
に対応する。点６２ｄおよび６２ｅはＭＯＳＦＥＴＩＯ
のチャンネル３６の始めと終りを示し、両者の間の距離
は第１図に示すチャンネルの長さＬｌに対応しているこ
とがわかる。曲線６４は同様に曲線部分６４ａ（ソース
領域の中の電流路部分）、曲線部分６４ｂ（セル本体領
域の中の電流路部分）、および曲線部分６４Ｃ（高導電
率の区域５２の中の電流路部分）を有している。そして
、点６４ｄおよび６４ｅはＭＯＳＦＥＴ５０のチャンネ
ル５４の始めおよび終りを示し、これらの点の間の距離
は第２図に示すチャンネルの長さＬ２に対応している。
区域５２の比較的高い不純物濃度はセル本体領域２２の
拡散の深さを遅らせる効果があり、この結果第２図のＭ
ＯＳＦＥＴセル５０の反転チャンネルの長さを短かくす
る。このように、個々のＭＯＳＦＥＴセルのセル本体領
域およびソース領域を形成する前にチップ１２内に高導
電率の区域５２を形成することにより、短い反転チャン
ネルが得られると共に、セルの反転チャンネルとドレイ
ン領域との間に高導電率の領域が形成される。これらの
両特徴はＭＯＳＦＥＴ電力スイッチを流れる順方向電流
の導通路の抵抗をかなり低下させる効果を有する。
拡散の深さを遅らせる効果があり、この結果第２図のＭ
ＯＳＦＥＴセル５０の反転チャンネルの長さを短かくす
る。このように、個々のＭＯＳＦＥＴセルのセル本体領
域およびソース領域を形成する前にチップ１２内に高導
電率の区域５２を形成することにより、短い反転チャン
ネルが得られると共に、セルの反転チャンネルとドレイ
ン領域との間に高導電率の領域が形成される。これらの
両特徴はＭＯＳＦＥＴ電力スイッチを流れる順方向電流
の導通路の抵抗をかなり低下させる効果を有する。
本技術分野に専門知識を有する者においては、ドレイン
領域１６の上側部分に高導電率の区域５２を注入により
形成するのではな（、等価な高導電率の区域をドレイン
領域の上面にエピタキシャル成長により形成できること
も理解されよう。従って、特許請求の範囲はこのような
場合も含むものとして解釈されるへきである。
領域１６の上側部分に高導電率の区域５２を注入により
形成するのではな（、等価な高導電率の区域をドレイン
領域の上面にエピタキシャル成長により形成できること
も理解されよう。従って、特許請求の範囲はこのような
場合も含むものとして解釈されるへきである。
更に、本発明はＰチャンネルＭＯＳＦＥＴのみならずＮ
チャンネルおよびＰチャンネル絶縁ゲート型トランジス
タ（ＩＧＴ）のオン抵抗を減らすことに利用できること
も理解されるであろう。典型的なＩＧＴは、基板領域１
４がドリフト領域と反対の導電型であって、コレクタ領
域と称されることを除いて、上述したＭＯＳＦＥＴと構
造が同じである。更に、ＭＯＳＦＥＴのソース領域、セ
ル本体領域およびドレイン領域はそれぞれＩＧＴのエミ
ッタ領域、ベース領域およびドリフト領域に対応する。
チャンネルおよびＰチャンネル絶縁ゲート型トランジス
タ（ＩＧＴ）のオン抵抗を減らすことに利用できること
も理解されるであろう。典型的なＩＧＴは、基板領域１
４がドリフト領域と反対の導電型であって、コレクタ領
域と称されることを除いて、上述したＭＯＳＦＥＴと構
造が同じである。更に、ＭＯＳＦＥＴのソース領域、セ
ル本体領域およびドレイン領域はそれぞれＩＧＴのエミ
ッタ領域、ベース領域およびドリフト領域に対応する。
従って、１つの装置の要素を表わすために特許請求の範
囲に使用されている用語は他の装置の対応する要素をも
表わすものと理解されたい。
囲に使用されている用語は他の装置の対応する要素をも
表わすものと理解されたい。
以上の説明から前述の目的が達成されたことが理解され
よう。また本発明の範囲から逸脱することなく、図面を
参照して説明した方法に種々の変更を行い得ることは明
らかであろう。本発明は図示し例示した事項にのみ限定
されないことに留意されたい。
よう。また本発明の範囲から逸脱することなく、図面を
参照して説明した方法に種々の変更を行い得ることは明
らかであろう。本発明は図示し例示した事項にのみ限定
されないことに留意されたい。
第１図は従来の製造技術に従って構成された立て形電力
用ＭＯＳＦＥＴチップの部分断面図である。 第２図は本発明の方法によって構成された立て形電力用
ＭＯＳＦＥＴチップの部分断面図である。 第３図は第２図のＭＯ３ＦＥＴ装置の順方向電流導通路
中に高導電率の区域を注入する工程を示す部分断面図で
ある。 第４図は本発明の詳細な説明するＭＯＳＦＥＴセルの不
純物濃度分布を表わすグラフである。 （主な符号の説明） １２・・・シリコン半導体ウェーハ（チップ）、１４・
・・基板、１６・・・ドレイン領域、２０・・・能動セ
ル、２２・・・セル本体領域、２４・・・ソース領域、
２６・・・ゲート酸化物層、２８・・・ゲート電極、４
０・・・高電圧阻止領域、５０・・・ＭＯＳＦＥＴ、５
２・・・高導電率の区域、５４・・・チャンネル。
用ＭＯＳＦＥＴチップの部分断面図である。 第２図は本発明の方法によって構成された立て形電力用
ＭＯＳＦＥＴチップの部分断面図である。 第３図は第２図のＭＯ３ＦＥＴ装置の順方向電流導通路
中に高導電率の区域を注入する工程を示す部分断面図で
ある。 第４図は本発明の詳細な説明するＭＯＳＦＥＴセルの不
純物濃度分布を表わすグラフである。 （主な符号の説明） １２・・・シリコン半導体ウェーハ（チップ）、１４・
・・基板、１６・・・ドレイン領域、２０・・・能動セ
ル、２２・・・セル本体領域、２４・・・ソース領域、
２６・・・ゲート酸化物層、２８・・・ゲート電極、４
０・・・高電圧阻止領域、５０・・・ＭＯＳＦＥＴ、５
２・・・高導電率の区域、５４・・・チャンネル。
Claims (1)
- 【特許請求の範囲】 １、電力用半導体装置を製造する方法において、実質的
に均一な不純物濃度レベルを有する第１の導電型の第１
の領域を含むシリコン半導体材料のチップを設け、 前記第１の領域の上面に直ぐ隣接して、前記第１の領域
の不純物濃度レベルよりも高い不純物濃度レベルを有す
る前記第１の導電型の連続した高導電率の区域を形成し
、 前記高導電率の区域を介して第２の導電型の不純物を前
記第１の領域の中にドープすることにより、前記電力用
半導体装置の能動セルのための個別のセル本体領域を形
成し、 前記第１の導電型の不純物を前記セル本体領域の中にド
ープすることにより各々の前記能動セルに少なくとも１
つのソース領域を形成して、該ソース領域を前記高導電
率の区域から前記セル本体領域の介在部分により隔たる
ように配置し、これにより前記セル本体領域の前記介在
部分に形成されるチャンネルを通して導かれる順方向電
流が前記高導電率の区域を通って前記第１の領域に流れ
るようにしたことを特徴とする電力用半導体装置の製造
方法。 ２、前記高導電率の区域が前記第１の領域の中にイオン
注入法によって０．２５乃至６ミクロンの深さまで形成
される特許請求の範囲第１項記載の電力用半導体装置の
製造方法。 ３、前記高導電率の区域が前記セル本体領域の前記介在
部分の最終深さに匹敵する深さまで形成される特許請求
の範囲第１項記載の電力用半導体装置の製造方法。 ４、前記高導電率の区域の不純物濃度が前記第１の領域
の不純物濃度よりも少なくとも５倍大きい特許請求の範
囲第１項記載の電力用半導体装置の製造方法。 ５、前記高導電率の区域が前記第１の導電型の不純物粒
子を５×１０＾１＾０乃至１×１０＾１＾４個／ｃｍ＾
２の量でイオン注入することによって前記第１の領域の
中に形成される特許請求の範囲第４項記載の電力用半導
体装置の製造方法。 ６、前記個別のセル本体領域が前記第２の導電型の不純
物粒子を約１×１０＾１＾３乃至５×１０＾１＾４個／
ｃｍ＾２の量でイオン注入した後、１０００乃至１１０
０℃の温度で６乃至１０時間にわたって拡散駆動するこ
とにより形成される特許請求の範囲第５項記載の電力用
半導体装置の製造方法。 ７、前記高導電率の区域が前記セル本体領域の前記介在
部分の最終深さにほぼ等しい深さまで注入される特許請
求の範囲第６項記載の電力用半導体装置の製造方法。 ８、前記セル本体領域が前記介在部分よりも深い深さお
よび高い不純物濃度の深いウェル部を有するように形成
される特許請求の範囲第７項記載の電力用半導体装置の
製造方法。 ９、各々の前記セル本体領域の中に一対のソース領域が
ＤＭＯＳ製造技術を使用して形成される特許請求の範囲
第８項記載の電力用半導体装置の製造方法。 １０、前記電力用半導体装置の前記能動セルに横方向に
隣接した場所で前記第１の領域の中に高電圧阻止領域を
形成する工程を含む特許請求の範囲第９項記載の電力用
半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US79707085A | 1985-11-12 | 1985-11-12 | |
| US797070 | 1985-11-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155567A true JPS62155567A (ja) | 1987-07-10 |
Family
ID=25169813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61267900A Pending JPS62155567A (ja) | 1985-11-12 | 1986-11-12 | 絶縁ゲ−ト型半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0222326A2 (ja) |
| JP (1) | JPS62155567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397268A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 電力用半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| US5766966A (en) * | 1996-02-09 | 1998-06-16 | International Rectifier Corporation | Power transistor device having ultra deep increased concentration region |
| IT1247293B (it) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | Dispositivo transistore di potenza presentante una regione ultra-profonda, a maggior concentrazione |
| US5218220A (en) * | 1991-11-12 | 1993-06-08 | Harris Corporation | Power fet having reduced threshold voltage |
| JPH05160407A (ja) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | 縦型絶縁ゲート型半導体装置およびその製造方法 |
| JP3216743B2 (ja) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | トランジスタ用保護ダイオード |
| US5904525A (en) * | 1996-05-08 | 1999-05-18 | Siliconix Incorporated | Fabrication of high-density trench DMOS using sidewall spacers |
| WO2001015235A1 (de) * | 1999-08-19 | 2001-03-01 | Infineon Technologies Ag | Vertikal aufgebautes leistungshalbleiterbauelement |
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-
1986
- 1986-11-06 EP EP86115390A patent/EP0222326A2/en not_active Withdrawn
- 1986-11-12 JP JP61267900A patent/JPS62155567A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397268A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 電力用半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0222326A2 (en) | 1987-05-20 |
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