JPS61102068A - 縦型2重拡散mos装置 - Google Patents
縦型2重拡散mos装置Info
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- JPS61102068A JPS61102068A JP60237175A JP23717585A JPS61102068A JP S61102068 A JPS61102068 A JP S61102068A JP 60237175 A JP60237175 A JP 60237175A JP 23717585 A JP23717585 A JP 23717585A JP S61102068 A JPS61102068 A JP S61102068A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は縦型の金属酸化物半導体電界効果トランジス
タ(MOSFET )のような電n 効果)ランジスタ
に関するもので、更に詳しくは、半導体ウェハの主表面
上にソース電極とゲート電極が設けられ、ドレン電極が
それと反対側の主表面に配置され、さらに、ゲートボン
ドパッドを高電圧半導体領域から分離しておく必要があ
る導電性変調型FET(COMFE’j)のような縦型
2重拡散5M03FET(VDMO3)装置11C関ス
ルモのである。
タ(MOSFET )のような電n 効果)ランジスタ
に関するもので、更に詳しくは、半導体ウェハの主表面
上にソース電極とゲート電極が設けられ、ドレン電極が
それと反対側の主表面に配置され、さらに、ゲートボン
ドパッドを高電圧半導体領域から分離しておく必要があ
る導電性変調型FET(COMFE’j)のような縦型
2重拡散5M03FET(VDMO3)装置11C関ス
ルモのである。
VDMOS装置は、名前が示すように、2又はそれ以上
の半導体・領域が拡散法によって形成されているMOS
FETである。この装置が縦型と呼ばれるのは、ソース
電極とドレン電極がそれぞれウェハの反対の主表面に設
けられていて、装置の動作時に、これらウェハの主表面
にほぼ垂直に電流が流れるということによる。ゲート電
極とそれに関連するゲートボンドパッドがソース電極と
同じウェハ表面に設けられるのが一般である。
の半導体・領域が拡散法によって形成されているMOS
FETである。この装置が縦型と呼ばれるのは、ソース
電極とドレン電極がそれぞれウェハの反対の主表面に設
けられていて、装置の動作時に、これらウェハの主表面
にほぼ垂直に電流が流れるということによる。ゲート電
極とそれに関連するゲートボンドパッドがソース電極と
同じウェハ表面に設けられるのが一般である。
通常、VDMOS装置は電力スイッチング関係に用めら
れ、ソース電極をアースし、ドレン電蔭を約50〜2.
000 Vの間にバイアスし、ゲート電極は約0〜IO
Vの間にバイアスして使用する。ゲート電極に対する外
部からの電気接続は、ゲート電極に直接接触しているゲ
ートボンドパラドラ介して行われる。典型的な装置構成
では、ゲートボンドパッドは矩形をしておシ、ドレン領
域の一部分の上にある。しばしば、このゲートボンドパ
ッドには、ランナと称する比較的長細い延長部が設けら
れ、これによってゲート電圧がゲート電極の表面全体に
より均一に分配されるようにしている。
れ、ソース電極をアースし、ドレン電蔭を約50〜2.
000 Vの間にバイアスし、ゲート電極は約0〜IO
Vの間にバイアスして使用する。ゲート電極に対する外
部からの電気接続は、ゲート電極に直接接触しているゲ
ートボンドパラドラ介して行われる。典型的な装置構成
では、ゲートボンドパッドは矩形をしておシ、ドレン領
域の一部分の上にある。しばしば、このゲートボンドパ
ッドには、ランナと称する比較的長細い延長部が設けら
れ、これによってゲート電圧がゲート電極の表面全体に
より均一に分配されるようにしている。
普通は、ドレン領域がドレン電極の電位にあるのテ、ケ
ートホントパッドをこの比較的高いドレン電圧からシー
ルドするだめに何らかの手段を施てねばならない。この
ようなンールド手段の1つ(これをここでは、ゲートシ
ールド領域と呼ぶ)ば、ドレン領域と逆の導電型の比較
的強((he&Vi工y)ドープ芒几だ半導体領域を有
し、この領域はゲートボンドパッドとランナの下の半導
体ウェハ表面に設けられる。
ートホントパッドをこの比較的高いドレン電圧からシー
ルドするだめに何らかの手段を施てねばならない。この
ようなンールド手段の1つ(これをここでは、ゲートシ
ールド領域と呼ぶ)ば、ドレン領域と逆の導電型の比較
的強((he&Vi工y)ドープ芒几だ半導体領域を有
し、この領域はゲートボンドパッドとランナの下の半導
体ウェハ表面に設けられる。
典型的なV D M OS装置構造は、ウェハの主表面
の1つに2次元アレーを成す複数個の2重拡散ンース/
本体セルを具備している。これらのセルはセル相互間及
びゲートシールド領域から間隔を置いて形成されている
。しかし、この出願の発明者らは、装置をある動作条件
下においた時、ゲートシールド領域に最も近いソース/
本体セルに大きな問題が生じることを発見した。すなわ
ち、例えば、時間軸に関してドレン−ソース間電圧の変
化率が大きい(すなわち、d■/α℃が大きいン等のた
めに、ゲートシールド領域とドレン領域との間のPN接
合に比較的大きな接合電流が発生すると、この電流の一
部を隣接するセルに流入石せてしまうような値にまでシ
ールド領域のバイアスが上昇する可能性がある。そうな
ると、これらのセルがターンオンし、最終的には、装置
が第2の降伏モードの故障に陥ってしまうことになる。
の1つに2次元アレーを成す複数個の2重拡散ンース/
本体セルを具備している。これらのセルはセル相互間及
びゲートシールド領域から間隔を置いて形成されている
。しかし、この出願の発明者らは、装置をある動作条件
下においた時、ゲートシールド領域に最も近いソース/
本体セルに大きな問題が生じることを発見した。すなわ
ち、例えば、時間軸に関してドレン−ソース間電圧の変
化率が大きい(すなわち、d■/α℃が大きいン等のた
めに、ゲートシールド領域とドレン領域との間のPN接
合に比較的大きな接合電流が発生すると、この電流の一
部を隣接するセルに流入石せてしまうような値にまでシ
ールド領域のバイアスが上昇する可能性がある。そうな
ると、これらのセルがターンオンし、最終的には、装置
が第2の降伏モードの故障に陥ってしまうことになる。
このような問題の解決を計る中で、この発明がなされた
のである。
のである。
この発明によるV D M OS装置は第1と第2の互
いに反対側にある主表面を持つ゛た半導体ウェハを備え
ている。基体領域中の上記第1の主表面にチャンネル領
域が画定きれるようにソース領域がドレン領域から隔れ
て形成式れている。ソース電極がソース領域に接触して
おシ、絶縁されたゲート電極がチャンネル領域上にあシ
、さらに、ゲートボンドパッドがゲートシールド領域上
を覆っている。ゲートシールド領域はドレン領域に接し
ているがチャンネル領域からは離れており、基体領域と
導電型は同じであるが、基体領域に比して比較的高い導
電度を持っている。この発明によれば、ゲートシールド
領域の周縁に沿って複数の接触領域が設けられ、ソース
電極がこれらの接触領域にオーム接触している。
いに反対側にある主表面を持つ゛た半導体ウェハを備え
ている。基体領域中の上記第1の主表面にチャンネル領
域が画定きれるようにソース領域がドレン領域から隔れ
て形成式れている。ソース電極がソース領域に接触して
おシ、絶縁されたゲート電極がチャンネル領域上にあシ
、さらに、ゲートボンドパッドがゲートシールド領域上
を覆っている。ゲートシールド領域はドレン領域に接し
ているがチャンネル領域からは離れており、基体領域と
導電型は同じであるが、基体領域に比して比較的高い導
電度を持っている。この発明によれば、ゲートシールド
領域の周縁に沿って複数の接触領域が設けられ、ソース
電極がこれらの接触領域にオーム接触している。
第1図には、従来型のVDMOS装置10 (これは例
えば三層M OS F E T又は四層COMF’ET
である)が示されている。装置10は第1と第2の表裏
2つの主表面14と16を有する半導体ウェハ12を備
えている。第2の主表面16側にはN十又はP千尋電型
の比較的高い導電度の領域18が設けられている。三層
Nチャン2FルM OS F E ’rの場合は、この
領域18はN十型材料で形成され、ドレン領域と呼ばれ
る。NチャンネルC0MFETの場合には、領域18は
P十型材斜からな9、ここでは陽極領域と呼ぶ。(Pチ
ャンネ/L/COM F E Tでは、領域18はN十
型材料で、この場合は陰極領域と呼んだ方がよい。)N
チャンネルC0MFET構造では、典型的には、N+型
ドレン領域20が、図に破線で示したように、陰極領域
ユ8上に設けられる。
えば三層M OS F E T又は四層COMF’ET
である)が示されている。装置10は第1と第2の表裏
2つの主表面14と16を有する半導体ウェハ12を備
えている。第2の主表面16側にはN十又はP千尋電型
の比較的高い導電度の領域18が設けられている。三層
Nチャン2FルM OS F E ’rの場合は、この
領域18はN十型材料で形成され、ドレン領域と呼ばれ
る。NチャンネルC0MFETの場合には、領域18は
P十型材斜からな9、ここでは陽極領域と呼ぶ。(Pチ
ャンネ/L/COM F E Tでは、領域18はN十
型材料で、この場合は陰極領域と呼んだ方がよい。)N
チャンネルC0MFET構造では、典型的には、N+型
ドレン領域20が、図に破線で示したように、陰極領域
ユ8上に設けられる。
N十型ドレン領域20に隣接して、あるいは、領域20
が設けられていない場合には比較的高導電度の領域18
に隣接して、第1の主表面14まで達するN−型ドレン
延長領域22が設けられているっ表面14からウェハ1
2中へ複数のP−型基体領域24が伸延しておシ、各領
域24はN−型ドレン延長領域22との境界に基体−ド
レンPN接合26を形成している。基体領域24は表面
14の選択された部分からウェハ中へ、基体−ドレンP
N接合26と表面14との交差線が六角形の2次元アレ
ーを形成するように拡散形成でれている。各基体領域2
4の境界内で第1の表面からウェハ12中へN十型ソー
ス領域28が伸延し、それぞれの基体領域24との境界
においてソース−基体PN接合30を形成している。
が設けられていない場合には比較的高導電度の領域18
に隣接して、第1の主表面14まで達するN−型ドレン
延長領域22が設けられているっ表面14からウェハ1
2中へ複数のP−型基体領域24が伸延しておシ、各領
域24はN−型ドレン延長領域22との境界に基体−ド
レンPN接合26を形成している。基体領域24は表面
14の選択された部分からウェハ中へ、基体−ドレンP
N接合26と表面14との交差線が六角形の2次元アレ
ーを形成するように拡散形成でれている。各基体領域2
4の境界内で第1の表面からウェハ12中へN十型ソー
ス領域28が伸延し、それぞれの基体領域24との境界
においてソース−基体PN接合30を形成している。
各ソース領域28とそれに付随する基体領域24をソー
ス・基体セルと呼ぶ。各ソースー基体PN接合30は、
表面14において各基体−ドVンPN接合26” と
間隔を置かれておシ、表面14において基体領域24内
にチャンネル領域32の長δと幅とを規定している。ソ
ース領域28は環状で、ソース−基体PN接合30の外
側部分が表面ユ4と交差して六角形を描く。この六角形
は対応する基体−ドレンPN接合26の交差部が形成す
る六角形と同心である。表面14から各基体領域24の
中央部分中へ、環状ソース領域28に囲こまれて、P十
型補助基体領域34が伸延している。この補助基体領域
34は基体領域24の深さよシ更に深く延びている。
ス・基体セルと呼ぶ。各ソースー基体PN接合30は、
表面14において各基体−ドVンPN接合26” と
間隔を置かれておシ、表面14において基体領域24内
にチャンネル領域32の長δと幅とを規定している。ソ
ース領域28は環状で、ソース−基体PN接合30の外
側部分が表面ユ4と交差して六角形を描く。この六角形
は対応する基体−ドレンPN接合26の交差部が形成す
る六角形と同心である。表面14から各基体領域24の
中央部分中へ、環状ソース領域28に囲こまれて、P十
型補助基体領域34が伸延している。この補助基体領域
34は基体領域24の深さよシ更に深く延びている。
第1の主表面14上でチャンネル領域32を覆うように
絶縁ゲート電極が設けられている。このゲート電極は表
面14上のゲート絶縁物36とその上に設けられたゲー
ト電極38とで構成されている。ゲート絶縁物36は代
表的には、約500〜2,000人の範囲内の長さの二
酸化シリコンであり、一方、ゲート電極38は代表的に
はドープされた多結晶シリコンで構成されている。代表
的には、燐珪酸塩ガラス(PSG)、硼珪酸塩ガラス(
BSG )あるいは硼燐珪酸塩ガラス(BPSG)のよ
うな珪酸塩 1ガラスからなる絶縁層40がゲー
ト電極38上に設けられてゲート電極をその上に形成さ
れる層から絶縁する。ソース電極42が絶縁層40上に
設けられ、ソース領域28と補助基体領域34と接触す
るように第1の主表面14と接触している。ドレン電極
44が第2の主表面16で高導電度領域18に接触して
いる。
絶縁ゲート電極が設けられている。このゲート電極は表
面14上のゲート絶縁物36とその上に設けられたゲー
ト電極38とで構成されている。ゲート絶縁物36は代
表的には、約500〜2,000人の範囲内の長さの二
酸化シリコンであり、一方、ゲート電極38は代表的に
はドープされた多結晶シリコンで構成されている。代表
的には、燐珪酸塩ガラス(PSG)、硼珪酸塩ガラス(
BSG )あるいは硼燐珪酸塩ガラス(BPSG)のよ
うな珪酸塩 1ガラスからなる絶縁層40がゲー
ト電極38上に設けられてゲート電極をその上に形成さ
れる層から絶縁する。ソース電極42が絶縁層40上に
設けられ、ソース領域28と補助基体領域34と接触す
るように第1の主表面14と接触している。ドレン電極
44が第2の主表面16で高導電度領域18に接触して
いる。
ゲート電極38に対する外部からの電気接触は、通・常
は金属で形成されているゲートボンドバッド48を介し
て行われる。ゲートボンドパッド48はゲート電極38
と直接接触しておシ、ソース・基体セルを含んでいない
表面14の部分を覆っている。ウニへ表面ユ4の部分で
、ゲートボンドバッド48とその下のゲート電極38が
設けられている部分は、ゲートボンドバッド48とゲー
ト電極38とからゲートボンドパッド絶縁層50によっ
て絶縁されている7このゲートボンドパッド絶縁層50
は代表的には、10、000人程度の厚さの二酸化シリ
コンで形成されており、さらには、ゲート絶縁層36を
含ませることもできる。
は金属で形成されているゲートボンドバッド48を介し
て行われる。ゲートボンドパッド48はゲート電極38
と直接接触しておシ、ソース・基体セルを含んでいない
表面14の部分を覆っている。ウニへ表面ユ4の部分で
、ゲートボンドバッド48とその下のゲート電極38が
設けられている部分は、ゲートボンドバッド48とゲー
ト電極38とからゲートボンドパッド絶縁層50によっ
て絶縁されている7このゲートボンドパッド絶縁層50
は代表的には、10、000人程度の厚さの二酸化シリ
コンで形成されており、さらには、ゲート絶縁層36を
含ませることもできる。
半導体ウェハ12中に、表面14に隣接して、ゲートボ
ンドバッド48と同じ幾何学的形状を有しかつこれと重
なシあう、P+導電型のゲートシールド領域52が設け
られている。ゲートシールド領域52は通常は補助P+
型基体領域34と同時に形成され、従って、補助基体領
域34と同じ深さまで延びかつ同じ導電度断面分布(プ
ロファイ/I/)を持っている。
ンドバッド48と同じ幾何学的形状を有しかつこれと重
なシあう、P+導電型のゲートシールド領域52が設け
られている。ゲートシールド領域52は通常は補助P+
型基体領域34と同時に形成され、従って、補助基体領
域34と同じ深さまで延びかつ同じ導電度断面分布(プ
ロファイ/I/)を持っている。
第2図と第3図は同じく、この発明の装置に適するゲー
トボンドバッドの従来構造の2つの例を示す上面図であ
る。第2図において、実質的に矩形のゲートボンドバッ
ド148は、ある間隔を隔ててソース電極142によっ
て取囲こまれている。第3図の実施例においては、ゲー
トボンドバッド248は実質的に矩形のボンディング領
域249とこの領域249に接続する比較的細長い線の
形をした一対のランナ(延長部)とを備えている。この
ゲートボンドバッド248も、第1の表面において、ソ
ース電極242からある間隔をあけて、この電極によっ
て取囲こまれている。第1図のゲートボンドバッド48
に関して説明したように、ゲートボンド絶縁体がゲート
ボンドバッド148又は248とその下の表面部分との
間に設けられておシ、また、ゲートシールド領域が半導
体ウェハ中で、ウェハ表面においてゲートボンドバッド
148又は248と整列するように設けられている。
トボンドバッドの従来構造の2つの例を示す上面図であ
る。第2図において、実質的に矩形のゲートボンドバッ
ド148は、ある間隔を隔ててソース電極142によっ
て取囲こまれている。第3図の実施例においては、ゲー
トボンドバッド248は実質的に矩形のボンディング領
域249とこの領域249に接続する比較的細長い線の
形をした一対のランナ(延長部)とを備えている。この
ゲートボンドバッド248も、第1の表面において、ソ
ース電極242からある間隔をあけて、この電極によっ
て取囲こまれている。第1図のゲートボンドバッド48
に関して説明したように、ゲートボンド絶縁体がゲート
ボンドバッド148又は248とその下の表面部分との
間に設けられておシ、また、ゲートシールド領域が半導
体ウェハ中で、ウェハ表面においてゲートボンドバッド
148又は248と整列するように設けられている。
この発明によれば、装置のある動作パラメータを予期以
上に大きく強める特別なゲートシールド構造が用いられ
る。この構造は第4図と第5図を参照して説明する。第
4図は、この発明を実施した装置310の一部の上面図
で69、第5図は第4図の線5−5に沿う断面図である
。第4図ワエハ主表面314が示されておシ更にその上
に設けられている種々の層の一部が断面で示されている
。説明の便宜上、第4図と第5図の装置の特徴を示すた
め参照番号は第1図に用いられている番号に「3」を頭
に付したものとされている。
上に大きく強める特別なゲートシールド構造が用いられ
る。この構造は第4図と第5図を参照して説明する。第
4図は、この発明を実施した装置310の一部の上面図
で69、第5図は第4図の線5−5に沿う断面図である
。第4図ワエハ主表面314が示されておシ更にその上
に設けられている種々の層の一部が断面で示されている
。説明の便宜上、第4図と第5図の装置の特徴を示すた
め参照番号は第1図に用いられている番号に「3」を頭
に付したものとされている。
装置31Oはドレン延長領域322によって囲こまれた
複数個の6角形ソース−基体セルを含んでいる。前述の
従来装置の構造におけると同様、これらのソース−基体
セルの各々は、友対導電型の基体領域324に囲こまれ
た環状ソース領域328を備え、表面314において、
ソース領域328とそれを囲こんでいるドレン延長領域
322との間に六角形のチャンネル領域332を画定し
ている。比較的高い導電度の補助基体領域334が各ソ
ースー基体セルの中央部に配置されており、表面314
から周囲の基体領域324よシも深く伸延し、各基体領
域324を表面3ユ4に接続している。第4図と第5図
に示す装置310の部分はこの発明のゲートシールド領
域353と、このゲートシールド領域353に隣接し、
かつ、ゲートボンドバッド348上にあるソース−基体
セルとを示している。
複数個の6角形ソース−基体セルを含んでいる。前述の
従来装置の構造におけると同様、これらのソース−基体
セルの各々は、友対導電型の基体領域324に囲こまれ
た環状ソース領域328を備え、表面314において、
ソース領域328とそれを囲こんでいるドレン延長領域
322との間に六角形のチャンネル領域332を画定し
ている。比較的高い導電度の補助基体領域334が各ソ
ースー基体セルの中央部に配置されており、表面314
から周囲の基体領域324よシも深く伸延し、各基体領
域324を表面3ユ4に接続している。第4図と第5図
に示す装置310の部分はこの発明のゲートシールド領
域353と、このゲートシールド領域353に隣接し、
かつ、ゲートボンドバッド348上にあるソース−基体
セルとを示している。
第4図と第5図には、この発明を、装置10のような六
角形ソース−基体セル構造を採用したVDMOS装置に
実施する際に適したゲートシールド領域353の形状を
示す。図示するように、ゲートシールド領域353の第
1の表面314との交差部(355で示す)は、表面3
14と交差する六角形ソース−基体セルアレーと実質的
に幾何学的相補関係になっている。好ましい構造におい
ては、ゲートζ シールド領域353とそれに隣接するソース一基体セル
との間の間隔(第4図にDで示す)は、セル間の最小間
隔に等しい。間隔がDよシ大きくなっても小式くなって
も、この発明の構造によって得られる効果が減少する。
角形ソース−基体セル構造を採用したVDMOS装置に
実施する際に適したゲートシールド領域353の形状を
示す。図示するように、ゲートシールド領域353の第
1の表面314との交差部(355で示す)は、表面3
14と交差する六角形ソース−基体セルアレーと実質的
に幾何学的相補関係になっている。好ましい構造におい
ては、ゲートζ シールド領域353とそれに隣接するソース一基体セル
との間の間隔(第4図にDで示す)は、セル間の最小間
隔に等しい。間隔がDよシ大きくなっても小式くなって
も、この発明の構造によって得られる効果が減少する。
このような構造の製造工程は、以下に述べるように、従
来の装置の製造技法に容易に組入れることが可能である
。
来の装置の製造技法に容易に組入れることが可能である
。
従来装置10の場合と同様に、ゲート絶縁体336とゲ
ート電極338とを備える絶縁ゲート電極が各セル間の
延長ドレン領域322と各セルのチャンネル領域332
とを覆っている。このように、装置10の場合と同様、
装置310の絶縁ゲート電極も有孔シート構造を持つ。
ート電極338とを備える絶縁ゲート電極が各セル間の
延長ドレン領域322と各セルのチャンネル領域332
とを覆っている。このように、装置10の場合と同様、
装置310の絶縁ゲート電極も有孔シート構造を持つ。
装置310においては、ゲート電極338はゲートシー
ルド領域353上に延びかつそれからゲートボンドパッ
ド絶縁体351によって絶縁石れている。しかし、装置
310では、ゲート電[338は更にゲートシールド領
域353に達する開口354を含んでいる。ゲートシー
ルド領域353のみの一部分を露出させるこれらの開口
354を設けたことがこの発明にとって重要な点である
。好ましい実施例においては、開口354はゲートシー
ルド領域353の表面314との交差部の近くに配置さ
れる。
ルド領域353上に延びかつそれからゲートボンドパッ
ド絶縁体351によって絶縁石れている。しかし、装置
310では、ゲート電[338は更にゲートシールド領
域353に達する開口354を含んでいる。ゲートシー
ルド領域353のみの一部分を露出させるこれらの開口
354を設けたことがこの発明にとって重要な点である
。好ましい実施例においては、開口354はゲートシー
ルド領域353の表面314との交差部の近くに配置さ
れる。
ゲート電極338の一部分を覆って、このゲート電極を
その上に形成される層から絶縁する絶縁層340が設け
られる。この絶縁層340は絶縁されたゲート電極中の
開口354に対応する位置に表面314に達する開口を
備えておシ、これらの開口を通して層340の上のソー
ス電極342が表面314に接触している。ソース電極
342は、一般にはアルミニウムのような金属からなり
、ソース−基体セルに対応する開口を通して、ソース領
域328と補助基体領域334の双方に接触する。更に
、この発明の構造では、ソース電極342は、絶縁ゲー
ト電極とその上の絶縁層にある開口354を通して、複
数の位置でゲートシールド領域353と接触している。
その上に形成される層から絶縁する絶縁層340が設け
られる。この絶縁層340は絶縁されたゲート電極中の
開口354に対応する位置に表面314に達する開口を
備えておシ、これらの開口を通して層340の上のソー
ス電極342が表面314に接触している。ソース電極
342は、一般にはアルミニウムのような金属からなり
、ソース−基体セルに対応する開口を通して、ソース領
域328と補助基体領域334の双方に接触する。更に
、この発明の構造では、ソース電極342は、絶縁ゲー
ト電極とその上の絶縁層にある開口354を通して、複
数の位置でゲートシールド領域353と接触している。
ゲート電極338とオーム接触を形成するようにこのゲ
ート電極上にゲートボンドバッド348が形成されてい
る。更に、図示のように、ゲートボンドバッド348は
ゲート電極338の上にある絶縁層340の一部と重な
らせてもよい。典型的なゲートボンドバッド348の構
造には、一般に矩形形状で、外部接続が行われるボンデ
ィング領域部分と、それから延びる1本以上のランナと
が含まれている。
ート電極上にゲートボンドバッド348が形成されてい
る。更に、図示のように、ゲートボンドバッド348は
ゲート電極338の上にある絶縁層340の一部と重な
らせてもよい。典型的なゲートボンドバッド348の構
造には、一般に矩形形状で、外部接続が行われるボンデ
ィング領域部分と、それから延びる1本以上のランナと
が含まれている。
第3図はその一例を示している。装置1oの場合と同様
、ゲートシールド領域353がゲートポンドパッド34
8の全領域の下に設けられて−る。即ち、領域353は
ポンチ゛イング領域部分とそれに付随しているランナと
の下側を延びている。しかし、この発明の構造において
は、ゲートシールド領域353は更にゲートポンドパッ
ド348の横方向端縁を超えて延びてソース領域342
に対する接触領域を提供している。ゲートポンドパッド
348がボンディング領域部分とランナとを含んでいる
場合には、ボンディング領域部分の周縁に沿った実質的
に全てのソーヌー基体セルに対応する位置と、ランナの
周縁に沿った5個目毎のソース−基体セルに対応する位
置とに、開口354とゲートシールド領域353へのソ
ース電極接触とを形成することに・ よシ、良好な結
果が得られる。しかし、開口354の最適数と位置は目
的の装置構成について実験的に決められねばならない。
、ゲートシールド領域353がゲートポンドパッド34
8の全領域の下に設けられて−る。即ち、領域353は
ポンチ゛イング領域部分とそれに付随しているランナと
の下側を延びている。しかし、この発明の構造において
は、ゲートシールド領域353は更にゲートポンドパッ
ド348の横方向端縁を超えて延びてソース領域342
に対する接触領域を提供している。ゲートポンドパッド
348がボンディング領域部分とランナとを含んでいる
場合には、ボンディング領域部分の周縁に沿った実質的
に全てのソーヌー基体セルに対応する位置と、ランナの
周縁に沿った5個目毎のソース−基体セルに対応する位
置とに、開口354とゲートシールド領域353へのソ
ース電極接触とを形成することに・ よシ、良好な結
果が得られる。しかし、開口354の最適数と位置は目
的の装置構成について実験的に決められねばならない。
この発明の装置は通常の技法によって製作できる。例え
ば、装置10の製造に使用する装置(例えば、ホトマス
クンにいくらかの改変を加えることによシ、この発明に
よる装置310を使うことができる。VDMOS装置の
基本的な製造工程は半導体分野ではよく知られている。
ば、装置10の製造に使用する装置(例えば、ホトマス
クンにいくらかの改変を加えることによシ、この発明に
よる装置310を使うことができる。VDMOS装置の
基本的な製造工程は半導体分野ではよく知られている。
基本的には、この製造工程は、比較的高濃度にドープし
たウェハを準備し、その上に比較的低濃度にドープ賂れ
た延長ドレン領域層をエピタキシャル形成、マスクを施
して、ドープ剤を拡散して補助基体領域とゲートシール
ド領域とを形成し、開口を有する絶縁きれたゲート電極
を形成し、基体領域用ドーパントとソース領域ドーパン
トとを順次導入して拡散させ、上部絶縁層及び半導体ウ
ェハの両面への電極とを形成するという工程を含んでい
る。
たウェハを準備し、その上に比較的低濃度にドープ賂れ
た延長ドレン領域層をエピタキシャル形成、マスクを施
して、ドープ剤を拡散して補助基体領域とゲートシール
ド領域とを形成し、開口を有する絶縁きれたゲート電極
を形成し、基体領域用ドーパントとソース領域ドーパン
トとを順次導入して拡散させ、上部絶縁層及び半導体ウ
ェハの両面への電極とを形成するという工程を含んでい
る。
第1図を参照して説明すると、装置310を形成するた
めに必要とされる装置10形成用工程への変更には、基
本的には、ゲートシールド領域52に隣接するソース−
基体セルからソース領域28を除くこと、ゲートシール
ド領域52とそれに隣接するソース−基体セルの間にあ
る延長ドレン領域22を除くこと、及び、延長ドレン領
域22の省略された部分に代えて、ゲートシールド領域
52を延長することが含まれる。
めに必要とされる装置10形成用工程への変更には、基
本的には、ゲートシールド領域52に隣接するソース−
基体セルからソース領域28を除くこと、ゲートシール
ド領域52とそれに隣接するソース−基体セルの間にあ
る延長ドレン領域22を除くこと、及び、延長ドレン領
域22の省略された部分に代えて、ゲートシールド領域
52を延長することが含まれる。
第4図と第5図に示すように、ゲートシールド領域35
3は、その周縁に沿って複数のP−型部分356を備え
ている。P−型部分356は延長ドレン領域322と連
続し、ゲートシールド領域353のソース電極との接触
領域に隣接している。これらのP−型部分356はP−
型基体領域324と同じ深さまで延びておシ、かつ、好
ましくは、それと同じ導電度分布断面を有し、他方、ゲ
ートシールド領域353の残シの部分、即ち、P十型領
域はP十型補助基体領域334と同程度の深さまで延び
ている。
3は、その周縁に沿って複数のP−型部分356を備え
ている。P−型部分356は延長ドレン領域322と連
続し、ゲートシールド領域353のソース電極との接触
領域に隣接している。これらのP−型部分356はP−
型基体領域324と同じ深さまで延びておシ、かつ、好
ましくは、それと同じ導電度分布断面を有し、他方、ゲ
ートシールド領域353の残シの部分、即ち、P十型領
域はP十型補助基体領域334と同程度の深さまで延び
ている。
このように、P−型部分356はゲートシールド領域3
53の残シの部分に比べて比較的浅い。ソース−基体セ
ルの形成中、基体領域用ドーパントが導入拡散される時
、この基体領域用ドーパントは開口354からゲートシ
ールド領域353へも導入葛れて、P−型部分356を
形成する。これらのP−型部分356は、改造セルの各
々において基体領域及びチャンネ/L/領域となること
になっていた部分の一部である。
53の残シの部分に比べて比較的浅い。ソース−基体セ
ルの形成中、基体領域用ドーパントが導入拡散される時
、この基体領域用ドーパントは開口354からゲートシ
ールド領域353へも導入葛れて、P−型部分356を
形成する。これらのP−型部分356は、改造セルの各
々において基体領域及びチャンネ/L/領域となること
になっていた部分の一部である。
P−型部分356を設けることには、少くとも2つの利
点がある。その1つは、これらの部分を作るだめの技法
そのものが、隣接するソース−基体領域に対する良好な
位置関係(即ち、間隔D)を与えることであシ、第2は
、P−型部分356がゲートシールド領域353のP十
型部分と連続していることによシ、P−型部分356と
隣接のN−延長ドレン領域322との間のPN接合が、
ゲートシールド領域353のP十部分と延長ドレン領域
322との間のPN接合に連続するということである。
点がある。その1つは、これらの部分を作るだめの技法
そのものが、隣接するソース−基体領域に対する良好な
位置関係(即ち、間隔D)を与えることであシ、第2は
、P−型部分356がゲートシールド領域353のP十
型部分と連続していることによシ、P−型部分356と
隣接のN−延長ドレン領域322との間のPN接合が、
ゲートシールド領域353のP十部分と延長ドレン領域
322との間のPN接合に連続するということである。
P−型部分356に関連する比較的浅いPN接合とゲー
トシールド領域353の残シの部分に付帯する比較的深
いPN接合とが組合わされることよシ、P−型部分35
6がある部分におけるゲートシールド領域353の曲率
半径が実質的に増大する。従って、ある与えられたバイ
アスに対して、ゲートシールド領域と延長ドレン領域間
のPN接合のこれらの部分を囲こむ電界はP−型部分3
56を設けない場合にくらべて低くなる。
トシールド領域353の残シの部分に付帯する比較的深
いPN接合とが組合わされることよシ、P−型部分35
6がある部分におけるゲートシールド領域353の曲率
半径が実質的に増大する。従って、ある与えられたバイ
アスに対して、ゲートシールド領域と延長ドレン領域間
のPN接合のこれらの部分を囲こむ電界はP−型部分3
56を設けない場合にくらべて低くなる。
この発明のゲートシールド領域353を設けた装置は従
来装置に比していくつかの大きな利点を持っている。そ
の利点は、装置310を接合電流と呼ぶもの、即ち、ゲ
ートシールド領域353と延長ドレン領域322との間
のPN接合と基体−ドレンPN接合326に非常に均一
な単位面積当シミ流を生じさせるような状態に置く時に
発揮される。この接合電流を発生させる条件には、急速
上昇電圧(即ち、高dV/dt ) 、アバランシェ降
伏、熱拡散、及び、重金属汚染、転位、放射線損傷等の
欠陥からの熱の発生などがある。ゲートシールド領域・
ドレン領域PN接合に生じるいかなる電流も、ゲートシ
ールド領域353が装置を損傷させるような電圧まで上
昇しないようにするに充分低い抵抗の電路を介してソー
ス電極342まで運ばねばならない。
来装置に比していくつかの大きな利点を持っている。そ
の利点は、装置310を接合電流と呼ぶもの、即ち、ゲ
ートシールド領域353と延長ドレン領域322との間
のPN接合と基体−ドレンPN接合326に非常に均一
な単位面積当シミ流を生じさせるような状態に置く時に
発揮される。この接合電流を発生させる条件には、急速
上昇電圧(即ち、高dV/dt ) 、アバランシェ降
伏、熱拡散、及び、重金属汚染、転位、放射線損傷等の
欠陥からの熱の発生などがある。ゲートシールド領域・
ドレン領域PN接合に生じるいかなる電流も、ゲートシ
ールド領域353が装置を損傷させるような電圧まで上
昇しないようにするに充分低い抵抗の電路を介してソー
ス電極342まで運ばねばならない。
各ソースー基体セルはその基体領域324がセルの中央
の補助基体領域334を介してソース電極342に接続
δれている。接合電流があると、基体−ドレンPN接合
326からンーヌ頒域328の下のP−型基体領域62
4を通9、補助基体領域534を 、。
の補助基体領域334を介してソース電極342に接続
δれている。接合電流があると、基体−ドレンPN接合
326からンーヌ頒域328の下のP−型基体領域62
4を通9、補助基体領域534を 、。
通ってソース電極342へ電流が流れる。この電流が、
基体領域324中の電圧降下を10分の数V程度とする
ほど小さいものである限シ、この電流が大きく増幅δれ
ることはない。しかし、上記の電圧降下が0.6V程度
又はそれ以上になると、電子がN十型ンース領域328
から基体領域324中に注入され、基体領域324中に
拡散し、N−型延長ドレン領域322によって収集され
る。これによって、ソース、基体及びドレン各領域によ
って形成でれる寄生バイポーラトランジスタがターンオ
ンでれ、第2降服型の電流増幅及び装置の損傷が生じて
しまう。
基体領域324中の電圧降下を10分の数V程度とする
ほど小さいものである限シ、この電流が大きく増幅δれ
ることはない。しかし、上記の電圧降下が0.6V程度
又はそれ以上になると、電子がN十型ンース領域328
から基体領域324中に注入され、基体領域324中に
拡散し、N−型延長ドレン領域322によって収集され
る。これによって、ソース、基体及びドレン各領域によ
って形成でれる寄生バイポーラトランジスタがターンオ
ンでれ、第2降服型の電流増幅及び装置の損傷が生じて
しまう。
各ソース一基体セルに寸隨する基体−ドレンPN接合の
面積は一般に非常に小さいために、各セルは一般に、1
0”V/μ秒程度のdv/ dtに耐えるこ 1とが
でき、MOSFET動作性能についてはほとんど、ある
いは全く問題がない。しかし、従来の装置では、ゲート
シールド領域の近くのソース−基体セルにおいて、高d
V/atの如き接合電流発生条件が生じた時に問題が生
じる。従来装置(更に、この発明の装置)においては、
ゲートシールド領域・延長ドレン領域PN接合の面積は
典型的には、各セルに付随する基体・ドレンPN接合の
面積の数100倍であるので、接合電流を生じさせるよ
うな高dV/lit条件やその他の条件がある時、それ
に相当する大きな電流を処理しなければならない。
面積は一般に非常に小さいために、各セルは一般に、1
0”V/μ秒程度のdv/ dtに耐えるこ 1とが
でき、MOSFET動作性能についてはほとんど、ある
いは全く問題がない。しかし、従来の装置では、ゲート
シールド領域の近くのソース−基体セルにおいて、高d
V/atの如き接合電流発生条件が生じた時に問題が生
じる。従来装置(更に、この発明の装置)においては、
ゲートシールド領域・延長ドレン領域PN接合の面積は
典型的には、各セルに付随する基体・ドレンPN接合の
面積の数100倍であるので、接合電流を生じさせるよ
うな高dV/lit条件やその他の条件がある時、それ
に相当する大きな電流を処理しなければならない。
従来装置においては、ゲートシールド領域−延長ドレン
領域間PN接合の接合電流のために、ゲートシールド領
域のバイアスが、電流の一部を隣接セルに流入させてそ
のセルをターンオンさせ、そのために破壊してしまう程
、上昇してしまう。
領域間PN接合の接合電流のために、ゲートシールド領
域のバイアスが、電流の一部を隣接セルに流入させてそ
のセルをターンオンさせ、そのために破壊してしまう程
、上昇してしまう。
この発明の装置においては、ゲートシールド領域と、隣
接ソース一基体セルに付随する寄生バイポーラトランジ
スタとの間にはいかなる直接接続もない。従って、寄生
トランジヌタのターンオンが生じる時には、ゲートシー
ルド領域353の電位は約10V程度にまで上昇してい
なければならない。
接ソース一基体セルに付随する寄生バイポーラトランジ
スタとの間にはいかなる直接接続もない。従って、寄生
トランジヌタのターンオンが生じる時には、ゲートシー
ルド領域353の電位は約10V程度にまで上昇してい
なければならない。
換言すれば、ゲートシールド領域353中の電位は、領
域353と隣接ソース−基体セル間の間隔りを橋絡させ
るほど充分に高くならねばならない。この発明の装置で
は、寄生ターンオンの発生には、接合電流が1桁増加せ
ねばならない。従って、これによシ、高、iV/dt条
件、降服エネルギ、温度及び熱輻射損傷に対する対処能
力が従来装置にくらべて改善される。C0MFETでは
、この発明の構造はよシ高いラッチング電流を与える。
域353と隣接ソース−基体セル間の間隔りを橋絡させ
るほど充分に高くならねばならない。この発明の装置で
は、寄生ターンオンの発生には、接合電流が1桁増加せ
ねばならない。従って、これによシ、高、iV/dt条
件、降服エネルギ、温度及び熱輻射損傷に対する対処能
力が従来装置にくらべて改善される。C0MFETでは
、この発明の構造はよシ高いラッチング電流を与える。
最後に、この発明をNチャンネ/L/MOsFET構造
を例にして説明してきたが、Pチャンネル構造にも同様
に適していることに注意されたい。更に、この発明が六
角形セル構造以外の構造を持ったVDMOS装置にも適
していることは明らかである。また、他の多くチャンネ
ル構造、例えば、矩形、格子状、間挿指状あるいは蛇行
形チャンネルを持った装置にもこの発明を実施できる。
を例にして説明してきたが、Pチャンネル構造にも同様
に適していることに注意されたい。更に、この発明が六
角形セル構造以外の構造を持ったVDMOS装置にも適
していることは明らかである。また、他の多くチャンネ
ル構造、例えば、矩形、格子状、間挿指状あるいは蛇行
形チャンネルを持った装置にもこの発明を実施できる。
第1図は従来のVDMOS装置の斜視断面図、第2図及
び第3図はゲートボンドバンド構成を示すVDMOS装
置の主表面の一方の平面図、第4図はこの発明のゲート
シールド構造を備えだVDMOS装置の一部破断平面図
、第5図はだの発明のゲートシールド構造を更に例解す
る第4図のVDMOS装置の断面図である。 12・・・半導体ウェハ、314・・・第1の主表面、
20・・・ドレン領域、324・・・基体領域、328
・・ソース領域、332・・・チャンネル領域、338
・・・ゲート電極、342・・・ソース電極、348・
・・ゲートポンドパッド、353・・・ゲートシールド
領域。 特許出願人 アールシーニー コーポレーション代
理 人 清 水 哲 ほか2名才2図
23図 ブ5図
び第3図はゲートボンドバンド構成を示すVDMOS装
置の主表面の一方の平面図、第4図はこの発明のゲート
シールド構造を備えだVDMOS装置の一部破断平面図
、第5図はだの発明のゲートシールド構造を更に例解す
る第4図のVDMOS装置の断面図である。 12・・・半導体ウェハ、314・・・第1の主表面、
20・・・ドレン領域、324・・・基体領域、328
・・ソース領域、332・・・チャンネル領域、338
・・・ゲート電極、342・・・ソース電極、348・
・・ゲートポンドパッド、353・・・ゲートシールド
領域。 特許出願人 アールシーニー コーポレーション代
理 人 清 水 哲 ほか2名才2図
23図 ブ5図
Claims (1)
- (1)第1と第2の対向主表面を有する半導体ウェハと
、上記第1の主表面において基体領域中にチャンネル領
域を画定するようにドレン領域から間隔を置いて設けら
れているソース領域と、このソース領域と基体領域とに
接触しているソース電極と、上記チャンネル領域上の絶
縁されたゲート電極と、ゲートシールド領域上に設けら
れているゲートボンドパッドとを含む縦型2重拡散MO
S装置であつて、上記ゲートシールド領域は上記ドレン
領域に隣接し、上記チャンネル領域から間隔を置いて配
置されており、かつ、上記基体領域と同じ導電型ではあ
るが基体領域に比して高い導電度を有するものであり、 上記装置は、更に、上記第1の主表面に形成され、互い
に距離Dだけ隔てられているソース−基体セルのアレー
と、上記ゲートシールド領域に隣接し、それから距離D
だけ隔てられている所定数のソース・基体セルとを含み
、上記ゲートシールド領域はその周縁近傍に複数の接触
領域を有し、上記ソース電極は上記接触領域にオーム接
触していることを特徴とする縦型2重拡散MOS装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/664,027 US4631564A (en) | 1984-10-23 | 1984-10-23 | Gate shield structure for power MOS device |
US664027 | 1984-10-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61102068A true JPS61102068A (ja) | 1986-05-20 |
JPH0732248B2 JPH0732248B2 (ja) | 1995-04-10 |
Family
ID=24664213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60237175A Expired - Fee Related JPH0732248B2 (ja) | 1984-10-23 | 1985-10-22 | 縦型2重拡散mos装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4631564A (ja) |
JP (1) | JPH0732248B2 (ja) |
DE (1) | DE3537004A1 (ja) |
FR (1) | FR2572220A1 (ja) |
GB (1) | GB2166290B (ja) |
IT (1) | IT1185391B (ja) |
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- 1984-10-23 US US06/664,027 patent/US4631564A/en not_active Expired - Lifetime
-
1985
- 1985-09-26 IT IT22287/85A patent/IT1185391B/it active
- 1985-10-17 GB GB8525661A patent/GB2166290B/en not_active Expired
- 1985-10-17 DE DE19853537004 patent/DE3537004A1/de not_active Withdrawn
- 1985-10-22 JP JP60237175A patent/JPH0732248B2/ja not_active Expired - Fee Related
- 1985-10-23 FR FR8515757A patent/FR2572220A1/fr active Pending
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GB2166290B (en) | 1989-07-12 |
GB2166290A (en) | 1986-04-30 |
GB8525661D0 (en) | 1985-11-20 |
IT1185391B (it) | 1987-11-12 |
FR2572220A1 (fr) | 1986-04-25 |
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IT8522287A0 (it) | 1985-09-26 |
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