JPS61102068A - 縦型２重拡散ｍｏｓ装置 - Google Patents
縦型２重拡散ｍｏｓ装置Info
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- JPS61102068A JPS61102068A JP60237175A JP23717585A JPS61102068A JP S61102068 A JPS61102068 A JP S61102068A JP 60237175 A JP60237175 A JP 60237175A JP 23717585 A JP23717585 A JP 23717585A JP S61102068 A JPS61102068 A JP S61102068A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は縦型の金属酸化物半導体電界効果トランジス
タ（ＭＯＳＦＥＴ ）のような電ｎ 効果）ランジスタ
に関するもので、更に詳しくは、半導体ウェハの主表面
上にソース電極とゲート電極が設けられ、ドレン電極が
それと反対側の主表面に配置され、さらに、ゲートボン
ドパッドを高電圧半導体領域から分離しておく必要があ
る導電性変調型ＦＥＴ（ＣＯＭＦＥ’ｊ）のような縦型
２重拡散５Ｍ０３ＦＥＴ（ＶＤＭＯ３）装置１１Ｃ関ス
ルモのである。
タ（ＭＯＳＦＥＴ ）のような電ｎ 効果）ランジスタ
に関するもので、更に詳しくは、半導体ウェハの主表面
上にソース電極とゲート電極が設けられ、ドレン電極が
それと反対側の主表面に配置され、さらに、ゲートボン
ドパッドを高電圧半導体領域から分離しておく必要があ
る導電性変調型ＦＥＴ（ＣＯＭＦＥ’ｊ）のような縦型
２重拡散５Ｍ０３ＦＥＴ（ＶＤＭＯ３）装置１１Ｃ関ス
ルモのである。
ＶＤＭＯＳ装置は、名前が示すように、２又はそれ以上
の半導体・領域が拡散法によって形成されているＭＯＳ
ＦＥＴである。この装置が縦型と呼ばれるのは、ソース
電極とドレン電極がそれぞれウェハの反対の主表面に設
けられていて、装置の動作時に、これらウェハの主表面
にほぼ垂直に電流が流れるということによる。ゲート電
極とそれに関連するゲートボンドパッドがソース電極と
同じウェハ表面に設けられるのが一般である。
の半導体・領域が拡散法によって形成されているＭＯＳ
ＦＥＴである。この装置が縦型と呼ばれるのは、ソース
電極とドレン電極がそれぞれウェハの反対の主表面に設
けられていて、装置の動作時に、これらウェハの主表面
にほぼ垂直に電流が流れるということによる。ゲート電
極とそれに関連するゲートボンドパッドがソース電極と
同じウェハ表面に設けられるのが一般である。
通常、ＶＤＭＯＳ装置は電力スイッチング関係に用めら
れ、ソース電極をアースし、ドレン電蔭を約５０〜２．
０００ Ｖの間にバイアスし、ゲート電極は約０〜ＩＯ
Ｖの間にバイアスして使用する。ゲート電極に対する外
部からの電気接続は、ゲート電極に直接接触しているゲ
ートボンドパラドラ介して行われる。典型的な装置構成
では、ゲートボンドパッドは矩形をしておシ、ドレン領
域の一部分の上にある。しばしば、このゲートボンドパ
ッドには、ランナと称する比較的長細い延長部が設けら
れ、これによってゲート電圧がゲート電極の表面全体に
より均一に分配されるようにしている。
れ、ソース電極をアースし、ドレン電蔭を約５０〜２．
０００ Ｖの間にバイアスし、ゲート電極は約０〜ＩＯ
Ｖの間にバイアスして使用する。ゲート電極に対する外
部からの電気接続は、ゲート電極に直接接触しているゲ
ートボンドパラドラ介して行われる。典型的な装置構成
では、ゲートボンドパッドは矩形をしておシ、ドレン領
域の一部分の上にある。しばしば、このゲートボンドパ
ッドには、ランナと称する比較的長細い延長部が設けら
れ、これによってゲート電圧がゲート電極の表面全体に
より均一に分配されるようにしている。
普通は、ドレン領域がドレン電極の電位にあるのテ、ケ
ートホントパッドをこの比較的高いドレン電圧からシー
ルドするだめに何らかの手段を施てねばならない。この
ようなンールド手段の１つ（これをここでは、ゲートシ
ールド領域と呼ぶ）ば、ドレン領域と逆の導電型の比較
的強（（ｈｅ＆Ｖｉ工ｙ）ドープ芒几だ半導体領域を有
し、この領域はゲートボンドパッドとランナの下の半導
体ウェハ表面に設けられる。
ートホントパッドをこの比較的高いドレン電圧からシー
ルドするだめに何らかの手段を施てねばならない。この
ようなンールド手段の１つ（これをここでは、ゲートシ
ールド領域と呼ぶ）ば、ドレン領域と逆の導電型の比較
的強（（ｈｅ＆Ｖｉ工ｙ）ドープ芒几だ半導体領域を有
し、この領域はゲートボンドパッドとランナの下の半導
体ウェハ表面に設けられる。
典型的なＶ Ｄ Ｍ ＯＳ装置構造は、ウェハの主表面
の１つに２次元アレーを成す複数個の２重拡散ンース／
本体セルを具備している。これらのセルはセル相互間及
びゲートシールド領域から間隔を置いて形成されている
。しかし、この出願の発明者らは、装置をある動作条件
下においた時、ゲートシールド領域に最も近いソース／
本体セルに大きな問題が生じることを発見した。すなわ
ち、例えば、時間軸に関してドレン−ソース間電圧の変
化率が大きい（すなわち、ｄ■／α℃が大きいン等のた
めに、ゲートシールド領域とドレン領域との間のＰＮ接
合に比較的大きな接合電流が発生すると、この電流の一
部を隣接するセルに流入石せてしまうような値にまでシ
ールド領域のバイアスが上昇する可能性がある。そうな
ると、これらのセルがターンオンし、最終的には、装置
が第２の降伏モードの故障に陥ってしまうことになる。
の１つに２次元アレーを成す複数個の２重拡散ンース／
本体セルを具備している。これらのセルはセル相互間及
びゲートシールド領域から間隔を置いて形成されている
。しかし、この出願の発明者らは、装置をある動作条件
下においた時、ゲートシールド領域に最も近いソース／
本体セルに大きな問題が生じることを発見した。すなわ
ち、例えば、時間軸に関してドレン−ソース間電圧の変
化率が大きい（すなわち、ｄ■／α℃が大きいン等のた
めに、ゲートシールド領域とドレン領域との間のＰＮ接
合に比較的大きな接合電流が発生すると、この電流の一
部を隣接するセルに流入石せてしまうような値にまでシ
ールド領域のバイアスが上昇する可能性がある。そうな
ると、これらのセルがターンオンし、最終的には、装置
が第２の降伏モードの故障に陥ってしまうことになる。
このような問題の解決を計る中で、この発明がなされた
のである。
のである。
この発明によるＶ Ｄ Ｍ ＯＳ装置は第１と第２の互
いに反対側にある主表面を持つ゛た半導体ウェハを備え
ている。基体領域中の上記第１の主表面にチャンネル領
域が画定きれるようにソース領域がドレン領域から隔れ
て形成式れている。ソース電極がソース領域に接触して
おシ、絶縁されたゲート電極がチャンネル領域上にあシ
、さらに、ゲートボンドパッドがゲートシールド領域上
を覆っている。ゲートシールド領域はドレン領域に接し
ているがチャンネル領域からは離れており、基体領域と
導電型は同じであるが、基体領域に比して比較的高い導
電度を持っている。この発明によれば、ゲートシールド
領域の周縁に沿って複数の接触領域が設けられ、ソース
電極がこれらの接触領域にオーム接触している。
いに反対側にある主表面を持つ゛た半導体ウェハを備え
ている。基体領域中の上記第１の主表面にチャンネル領
域が画定きれるようにソース領域がドレン領域から隔れ
て形成式れている。ソース電極がソース領域に接触して
おシ、絶縁されたゲート電極がチャンネル領域上にあシ
、さらに、ゲートボンドパッドがゲートシールド領域上
を覆っている。ゲートシールド領域はドレン領域に接し
ているがチャンネル領域からは離れており、基体領域と
導電型は同じであるが、基体領域に比して比較的高い導
電度を持っている。この発明によれば、ゲートシールド
領域の周縁に沿って複数の接触領域が設けられ、ソース
電極がこれらの接触領域にオーム接触している。
第１図には、従来型のＶＤＭＯＳ装置１０ （これは例
えば三層Ｍ ＯＳ Ｆ Ｅ Ｔ又は四層ＣＯＭＦ’ＥＴ
である）が示されている。装置１０は第１と第２の表裏
２つの主表面１４と１６を有する半導体ウェハ１２を備
えている。第２の主表面１６側にはＮ十又はＰ千尋電型
の比較的高い導電度の領域１８が設けられている。三層
Ｎチャン２ＦルＭ ＯＳ Ｆ Ｅ ’ｒの場合は、この
領域１８はＮ十型材料で形成され、ドレン領域と呼ばれ
る。ＮチャンネルＣ０ＭＦＥＴの場合には、領域１８は
Ｐ十型材斜からな９、ここでは陽極領域と呼ぶ。（Ｐチ
ャンネ／Ｌ／ＣＯＭ Ｆ Ｅ Ｔでは、領域１８はＮ十
型材料で、この場合は陰極領域と呼んだ方がよい。）Ｎ
チャンネルＣ０ＭＦＥＴ構造では、典型的には、Ｎ＋型
ドレン領域２０が、図に破線で示したように、陰極領域
ユ８上に設けられる。
えば三層Ｍ ＯＳ Ｆ Ｅ Ｔ又は四層ＣＯＭＦ’ＥＴ
である）が示されている。装置１０は第１と第２の表裏
２つの主表面１４と１６を有する半導体ウェハ１２を備
えている。第２の主表面１６側にはＮ十又はＰ千尋電型
の比較的高い導電度の領域１８が設けられている。三層
Ｎチャン２ＦルＭ ＯＳ Ｆ Ｅ ’ｒの場合は、この
領域１８はＮ十型材料で形成され、ドレン領域と呼ばれ
る。ＮチャンネルＣ０ＭＦＥＴの場合には、領域１８は
Ｐ十型材斜からな９、ここでは陽極領域と呼ぶ。（Ｐチ
ャンネ／Ｌ／ＣＯＭ Ｆ Ｅ Ｔでは、領域１８はＮ十
型材料で、この場合は陰極領域と呼んだ方がよい。）Ｎ
チャンネルＣ０ＭＦＥＴ構造では、典型的には、Ｎ＋型
ドレン領域２０が、図に破線で示したように、陰極領域
ユ８上に設けられる。
Ｎ十型ドレン領域２０に隣接して、あるいは、領域２０
が設けられていない場合には比較的高導電度の領域１８
に隣接して、第１の主表面１４まで達するＮ−型ドレン
延長領域２２が設けられているっ表面１４からウェハ１
２中へ複数のＰ−型基体領域２４が伸延しておシ、各領
域２４はＮ−型ドレン延長領域２２との境界に基体−ド
レンＰＮ接合２６を形成している。基体領域２４は表面
１４の選択された部分からウェハ中へ、基体−ドレンＰ
Ｎ接合２６と表面１４との交差線が六角形の２次元アレ
ーを形成するように拡散形成でれている。各基体領域２
４の境界内で第１の表面からウェハ１２中へＮ十型ソー
ス領域２８が伸延し、それぞれの基体領域２４との境界
においてソース−基体ＰＮ接合３０を形成している。
が設けられていない場合には比較的高導電度の領域１８
に隣接して、第１の主表面１４まで達するＮ−型ドレン
延長領域２２が設けられているっ表面１４からウェハ１
２中へ複数のＰ−型基体領域２４が伸延しておシ、各領
域２４はＮ−型ドレン延長領域２２との境界に基体−ド
レンＰＮ接合２６を形成している。基体領域２４は表面
１４の選択された部分からウェハ中へ、基体−ドレンＰ
Ｎ接合２６と表面１４との交差線が六角形の２次元アレ
ーを形成するように拡散形成でれている。各基体領域２
４の境界内で第１の表面からウェハ１２中へＮ十型ソー
ス領域２８が伸延し、それぞれの基体領域２４との境界
においてソース−基体ＰＮ接合３０を形成している。
各ソース領域２８とそれに付随する基体領域２４をソー
ス・基体セルと呼ぶ。各ソースー基体ＰＮ接合３０は、
表面１４において各基体−ドＶンＰＮ接合２６” と
間隔を置かれておシ、表面１４において基体領域２４内
にチャンネル領域３２の長δと幅とを規定している。ソ
ース領域２８は環状で、ソース−基体ＰＮ接合３０の外
側部分が表面ユ４と交差して六角形を描く。この六角形
は対応する基体−ドレンＰＮ接合２６の交差部が形成す
る六角形と同心である。表面１４から各基体領域２４の
中央部分中へ、環状ソース領域２８に囲こまれて、Ｐ十
型補助基体領域３４が伸延している。この補助基体領域
３４は基体領域２４の深さよシ更に深く延びている。
ス・基体セルと呼ぶ。各ソースー基体ＰＮ接合３０は、
表面１４において各基体−ドＶンＰＮ接合２６” と
間隔を置かれておシ、表面１４において基体領域２４内
にチャンネル領域３２の長δと幅とを規定している。ソ
ース領域２８は環状で、ソース−基体ＰＮ接合３０の外
側部分が表面ユ４と交差して六角形を描く。この六角形
は対応する基体−ドレンＰＮ接合２６の交差部が形成す
る六角形と同心である。表面１４から各基体領域２４の
中央部分中へ、環状ソース領域２８に囲こまれて、Ｐ十
型補助基体領域３４が伸延している。この補助基体領域
３４は基体領域２４の深さよシ更に深く延びている。
第１の主表面１４上でチャンネル領域３２を覆うように
絶縁ゲート電極が設けられている。このゲート電極は表
面１４上のゲート絶縁物３６とその上に設けられたゲー
ト電極３８とで構成されている。ゲート絶縁物３６は代
表的には、約５００〜２，０００人の範囲内の長さの二
酸化シリコンであり、一方、ゲート電極３８は代表的に
はドープされた多結晶シリコンで構成されている。代表
的には、燐珪酸塩ガラス（ＰＳＧ）、硼珪酸塩ガラス（
ＢＳＧ ）あるいは硼燐珪酸塩ガラス（ＢＰＳＧ）のよ
うな珪酸塩 １ガラスからなる絶縁層４０がゲー
ト電極３８上に設けられてゲート電極をその上に形成さ
れる層から絶縁する。ソース電極４２が絶縁層４０上に
設けられ、ソース領域２８と補助基体領域３４と接触す
るように第１の主表面１４と接触している。ドレン電極
４４が第２の主表面１６で高導電度領域１８に接触して
いる。
絶縁ゲート電極が設けられている。このゲート電極は表
面１４上のゲート絶縁物３６とその上に設けられたゲー
ト電極３８とで構成されている。ゲート絶縁物３６は代
表的には、約５００〜２，０００人の範囲内の長さの二
酸化シリコンであり、一方、ゲート電極３８は代表的に
はドープされた多結晶シリコンで構成されている。代表
的には、燐珪酸塩ガラス（ＰＳＧ）、硼珪酸塩ガラス（
ＢＳＧ ）あるいは硼燐珪酸塩ガラス（ＢＰＳＧ）のよ
うな珪酸塩 １ガラスからなる絶縁層４０がゲー
ト電極３８上に設けられてゲート電極をその上に形成さ
れる層から絶縁する。ソース電極４２が絶縁層４０上に
設けられ、ソース領域２８と補助基体領域３４と接触す
るように第１の主表面１４と接触している。ドレン電極
４４が第２の主表面１６で高導電度領域１８に接触して
いる。
ゲート電極３８に対する外部からの電気接触は、通・常
は金属で形成されているゲートボンドバッド４８を介し
て行われる。ゲートボンドパッド４８はゲート電極３８
と直接接触しておシ、ソース・基体セルを含んでいない
表面１４の部分を覆っている。ウニへ表面ユ４の部分で
、ゲートボンドバッド４８とその下のゲート電極３８が
設けられている部分は、ゲートボンドバッド４８とゲー
ト電極３８とからゲートボンドパッド絶縁層５０によっ
て絶縁されている７このゲートボンドパッド絶縁層５０
は代表的には、１０、０００人程度の厚さの二酸化シリ
コンで形成されており、さらには、ゲート絶縁層３６を
含ませることもできる。
は金属で形成されているゲートボンドバッド４８を介し
て行われる。ゲートボンドパッド４８はゲート電極３８
と直接接触しておシ、ソース・基体セルを含んでいない
表面１４の部分を覆っている。ウニへ表面ユ４の部分で
、ゲートボンドバッド４８とその下のゲート電極３８が
設けられている部分は、ゲートボンドバッド４８とゲー
ト電極３８とからゲートボンドパッド絶縁層５０によっ
て絶縁されている７このゲートボンドパッド絶縁層５０
は代表的には、１０、０００人程度の厚さの二酸化シリ
コンで形成されており、さらには、ゲート絶縁層３６を
含ませることもできる。
半導体ウェハ１２中に、表面１４に隣接して、ゲートボ
ンドバッド４８と同じ幾何学的形状を有しかつこれと重
なシあう、Ｐ＋導電型のゲートシールド領域５２が設け
られている。ゲートシールド領域５２は通常は補助Ｐ＋
型基体領域３４と同時に形成され、従って、補助基体領
域３４と同じ深さまで延びかつ同じ導電度断面分布（プ
ロファイ／Ｉ／）を持っている。
ンドバッド４８と同じ幾何学的形状を有しかつこれと重
なシあう、Ｐ＋導電型のゲートシールド領域５２が設け
られている。ゲートシールド領域５２は通常は補助Ｐ＋
型基体領域３４と同時に形成され、従って、補助基体領
域３４と同じ深さまで延びかつ同じ導電度断面分布（プ
ロファイ／Ｉ／）を持っている。
第２図と第３図は同じく、この発明の装置に適するゲー
トボンドバッドの従来構造の２つの例を示す上面図であ
る。第２図において、実質的に矩形のゲートボンドバッ
ド１４８は、ある間隔を隔ててソース電極１４２によっ
て取囲こまれている。第３図の実施例においては、ゲー
トボンドバッド２４８は実質的に矩形のボンディング領
域２４９とこの領域２４９に接続する比較的細長い線の
形をした一対のランナ（延長部）とを備えている。この
ゲートボンドバッド２４８も、第１の表面において、ソ
ース電極２４２からある間隔をあけて、この電極によっ
て取囲こまれている。第１図のゲートボンドバッド４８
に関して説明したように、ゲートボンド絶縁体がゲート
ボンドバッド１４８又は２４８とその下の表面部分との
間に設けられておシ、また、ゲートシールド領域が半導
体ウェハ中で、ウェハ表面においてゲートボンドバッド
１４８又は２４８と整列するように設けられている。
トボンドバッドの従来構造の２つの例を示す上面図であ
る。第２図において、実質的に矩形のゲートボンドバッ
ド１４８は、ある間隔を隔ててソース電極１４２によっ
て取囲こまれている。第３図の実施例においては、ゲー
トボンドバッド２４８は実質的に矩形のボンディング領
域２４９とこの領域２４９に接続する比較的細長い線の
形をした一対のランナ（延長部）とを備えている。この
ゲートボンドバッド２４８も、第１の表面において、ソ
ース電極２４２からある間隔をあけて、この電極によっ
て取囲こまれている。第１図のゲートボンドバッド４８
に関して説明したように、ゲートボンド絶縁体がゲート
ボンドバッド１４８又は２４８とその下の表面部分との
間に設けられておシ、また、ゲートシールド領域が半導
体ウェハ中で、ウェハ表面においてゲートボンドバッド
１４８又は２４８と整列するように設けられている。
この発明によれば、装置のある動作パラメータを予期以
上に大きく強める特別なゲートシールド構造が用いられ
る。この構造は第４図と第５図を参照して説明する。第
４図は、この発明を実施した装置３１０の一部の上面図
で６９、第５図は第４図の線５−５に沿う断面図である
。第４図ワエハ主表面３１４が示されておシ更にその上
に設けられている種々の層の一部が断面で示されている
。説明の便宜上、第４図と第５図の装置の特徴を示すた
め参照番号は第１図に用いられている番号に「３」を頭
に付したものとされている。
上に大きく強める特別なゲートシールド構造が用いられ
る。この構造は第４図と第５図を参照して説明する。第
４図は、この発明を実施した装置３１０の一部の上面図
で６９、第５図は第４図の線５−５に沿う断面図である
。第４図ワエハ主表面３１４が示されておシ更にその上
に設けられている種々の層の一部が断面で示されている
。説明の便宜上、第４図と第５図の装置の特徴を示すた
め参照番号は第１図に用いられている番号に「３」を頭
に付したものとされている。
装置３１Ｏはドレン延長領域３２２によって囲こまれた
複数個の６角形ソース−基体セルを含んでいる。前述の
従来装置の構造におけると同様、これらのソース−基体
セルの各々は、友対導電型の基体領域３２４に囲こまれ
た環状ソース領域３２８を備え、表面３１４において、
ソース領域３２８とそれを囲こんでいるドレン延長領域
３２２との間に六角形のチャンネル領域３３２を画定し
ている。比較的高い導電度の補助基体領域３３４が各ソ
ースー基体セルの中央部に配置されており、表面３１４
から周囲の基体領域３２４よシも深く伸延し、各基体領
域３２４を表面３ユ４に接続している。第４図と第５図
に示す装置３１０の部分はこの発明のゲートシールド領
域３５３と、このゲートシールド領域３５３に隣接し、
かつ、ゲートボンドバッド３４８上にあるソース−基体
セルとを示している。
複数個の６角形ソース−基体セルを含んでいる。前述の
従来装置の構造におけると同様、これらのソース−基体
セルの各々は、友対導電型の基体領域３２４に囲こまれ
た環状ソース領域３２８を備え、表面３１４において、
ソース領域３２８とそれを囲こんでいるドレン延長領域
３２２との間に六角形のチャンネル領域３３２を画定し
ている。比較的高い導電度の補助基体領域３３４が各ソ
ースー基体セルの中央部に配置されており、表面３１４
から周囲の基体領域３２４よシも深く伸延し、各基体領
域３２４を表面３ユ４に接続している。第４図と第５図
に示す装置３１０の部分はこの発明のゲートシールド領
域３５３と、このゲートシールド領域３５３に隣接し、
かつ、ゲートボンドバッド３４８上にあるソース−基体
セルとを示している。
第４図と第５図には、この発明を、装置１０のような六
角形ソース−基体セル構造を採用したＶＤＭＯＳ装置に
実施する際に適したゲートシールド領域３５３の形状を
示す。図示するように、ゲートシールド領域３５３の第
１の表面３１４との交差部（３５５で示す）は、表面３
１４と交差する六角形ソース−基体セルアレーと実質的
に幾何学的相補関係になっている。好ましい構造におい
ては、ゲートζ シールド領域３５３とそれに隣接するソース一基体セル
との間の間隔（第４図にＤで示す）は、セル間の最小間
隔に等しい。間隔がＤよシ大きくなっても小式くなって
も、この発明の構造によって得られる効果が減少する。
角形ソース−基体セル構造を採用したＶＤＭＯＳ装置に
実施する際に適したゲートシールド領域３５３の形状を
示す。図示するように、ゲートシールド領域３５３の第
１の表面３１４との交差部（３５５で示す）は、表面３
１４と交差する六角形ソース−基体セルアレーと実質的
に幾何学的相補関係になっている。好ましい構造におい
ては、ゲートζ シールド領域３５３とそれに隣接するソース一基体セル
との間の間隔（第４図にＤで示す）は、セル間の最小間
隔に等しい。間隔がＤよシ大きくなっても小式くなって
も、この発明の構造によって得られる効果が減少する。
このような構造の製造工程は、以下に述べるように、従
来の装置の製造技法に容易に組入れることが可能である
。
来の装置の製造技法に容易に組入れることが可能である
。
従来装置１０の場合と同様に、ゲート絶縁体３３６とゲ
ート電極３３８とを備える絶縁ゲート電極が各セル間の
延長ドレン領域３２２と各セルのチャンネル領域３３２
とを覆っている。このように、装置１０の場合と同様、
装置３１０の絶縁ゲート電極も有孔シート構造を持つ。
ート電極３３８とを備える絶縁ゲート電極が各セル間の
延長ドレン領域３２２と各セルのチャンネル領域３３２
とを覆っている。このように、装置１０の場合と同様、
装置３１０の絶縁ゲート電極も有孔シート構造を持つ。
装置３１０においては、ゲート電極３３８はゲートシー
ルド領域３５３上に延びかつそれからゲートボンドパッ
ド絶縁体３５１によって絶縁石れている。しかし、装置
３１０では、ゲート電［３３８は更にゲートシールド領
域３５３に達する開口３５４を含んでいる。ゲートシー
ルド領域３５３のみの一部分を露出させるこれらの開口
３５４を設けたことがこの発明にとって重要な点である
。好ましい実施例においては、開口３５４はゲートシー
ルド領域３５３の表面３１４との交差部の近くに配置さ
れる。
ルド領域３５３上に延びかつそれからゲートボンドパッ
ド絶縁体３５１によって絶縁石れている。しかし、装置
３１０では、ゲート電［３３８は更にゲートシールド領
域３５３に達する開口３５４を含んでいる。ゲートシー
ルド領域３５３のみの一部分を露出させるこれらの開口
３５４を設けたことがこの発明にとって重要な点である
。好ましい実施例においては、開口３５４はゲートシー
ルド領域３５３の表面３１４との交差部の近くに配置さ
れる。
ゲート電極３３８の一部分を覆って、このゲート電極を
その上に形成される層から絶縁する絶縁層３４０が設け
られる。この絶縁層３４０は絶縁されたゲート電極中の
開口３５４に対応する位置に表面３１４に達する開口を
備えておシ、これらの開口を通して層３４０の上のソー
ス電極３４２が表面３１４に接触している。ソース電極
３４２は、一般にはアルミニウムのような金属からなり
、ソース−基体セルに対応する開口を通して、ソース領
域３２８と補助基体領域３３４の双方に接触する。更に
、この発明の構造では、ソース電極３４２は、絶縁ゲー
ト電極とその上の絶縁層にある開口３５４を通して、複
数の位置でゲートシールド領域３５３と接触している。
その上に形成される層から絶縁する絶縁層３４０が設け
られる。この絶縁層３４０は絶縁されたゲート電極中の
開口３５４に対応する位置に表面３１４に達する開口を
備えておシ、これらの開口を通して層３４０の上のソー
ス電極３４２が表面３１４に接触している。ソース電極
３４２は、一般にはアルミニウムのような金属からなり
、ソース−基体セルに対応する開口を通して、ソース領
域３２８と補助基体領域３３４の双方に接触する。更に
、この発明の構造では、ソース電極３４２は、絶縁ゲー
ト電極とその上の絶縁層にある開口３５４を通して、複
数の位置でゲートシールド領域３５３と接触している。
ゲート電極３３８とオーム接触を形成するようにこのゲ
ート電極上にゲートボンドバッド３４８が形成されてい
る。更に、図示のように、ゲートボンドバッド３４８は
ゲート電極３３８の上にある絶縁層３４０の一部と重な
らせてもよい。典型的なゲートボンドバッド３４８の構
造には、一般に矩形形状で、外部接続が行われるボンデ
ィング領域部分と、それから延びる１本以上のランナと
が含まれている。
ート電極上にゲートボンドバッド３４８が形成されてい
る。更に、図示のように、ゲートボンドバッド３４８は
ゲート電極３３８の上にある絶縁層３４０の一部と重な
らせてもよい。典型的なゲートボンドバッド３４８の構
造には、一般に矩形形状で、外部接続が行われるボンデ
ィング領域部分と、それから延びる１本以上のランナと
が含まれている。
第３図はその一例を示している。装置１ｏの場合と同様
、ゲートシールド領域３５３がゲートポンドパッド３４
８の全領域の下に設けられて−る。即ち、領域３５３は
ポンチ゛イング領域部分とそれに付随しているランナと
の下側を延びている。しかし、この発明の構造において
は、ゲートシールド領域３５３は更にゲートポンドパッ
ド３４８の横方向端縁を超えて延びてソース領域３４２
に対する接触領域を提供している。ゲートポンドパッド
３４８がボンディング領域部分とランナとを含んでいる
場合には、ボンディング領域部分の周縁に沿った実質的
に全てのソーヌー基体セルに対応する位置と、ランナの
周縁に沿った５個目毎のソース−基体セルに対応する位
置とに、開口３５４とゲートシールド領域３５３へのソ
ース電極接触とを形成することに・ よシ、良好な結
果が得られる。しかし、開口３５４の最適数と位置は目
的の装置構成について実験的に決められねばならない。
、ゲートシールド領域３５３がゲートポンドパッド３４
８の全領域の下に設けられて−る。即ち、領域３５３は
ポンチ゛イング領域部分とそれに付随しているランナと
の下側を延びている。しかし、この発明の構造において
は、ゲートシールド領域３５３は更にゲートポンドパッ
ド３４８の横方向端縁を超えて延びてソース領域３４２
に対する接触領域を提供している。ゲートポンドパッド
３４８がボンディング領域部分とランナとを含んでいる
場合には、ボンディング領域部分の周縁に沿った実質的
に全てのソーヌー基体セルに対応する位置と、ランナの
周縁に沿った５個目毎のソース−基体セルに対応する位
置とに、開口３５４とゲートシールド領域３５３へのソ
ース電極接触とを形成することに・ よシ、良好な結
果が得られる。しかし、開口３５４の最適数と位置は目
的の装置構成について実験的に決められねばならない。
この発明の装置は通常の技法によって製作できる。例え
ば、装置１０の製造に使用する装置（例えば、ホトマス
クンにいくらかの改変を加えることによシ、この発明に
よる装置３１０を使うことができる。ＶＤＭＯＳ装置の
基本的な製造工程は半導体分野ではよく知られている。
ば、装置１０の製造に使用する装置（例えば、ホトマス
クンにいくらかの改変を加えることによシ、この発明に
よる装置３１０を使うことができる。ＶＤＭＯＳ装置の
基本的な製造工程は半導体分野ではよく知られている。
基本的には、この製造工程は、比較的高濃度にドープし
たウェハを準備し、その上に比較的低濃度にドープ賂れ
た延長ドレン領域層をエピタキシャル形成、マスクを施
して、ドープ剤を拡散して補助基体領域とゲートシール
ド領域とを形成し、開口を有する絶縁きれたゲート電極
を形成し、基体領域用ドーパントとソース領域ドーパン
トとを順次導入して拡散させ、上部絶縁層及び半導体ウ
ェハの両面への電極とを形成するという工程を含んでい
る。
たウェハを準備し、その上に比較的低濃度にドープ賂れ
た延長ドレン領域層をエピタキシャル形成、マスクを施
して、ドープ剤を拡散して補助基体領域とゲートシール
ド領域とを形成し、開口を有する絶縁きれたゲート電極
を形成し、基体領域用ドーパントとソース領域ドーパン
トとを順次導入して拡散させ、上部絶縁層及び半導体ウ
ェハの両面への電極とを形成するという工程を含んでい
る。
第１図を参照して説明すると、装置３１０を形成するた
めに必要とされる装置１０形成用工程への変更には、基
本的には、ゲートシールド領域５２に隣接するソース−
基体セルからソース領域２８を除くこと、ゲートシール
ド領域５２とそれに隣接するソース−基体セルの間にあ
る延長ドレン領域２２を除くこと、及び、延長ドレン領
域２２の省略された部分に代えて、ゲートシールド領域
５２を延長することが含まれる。
めに必要とされる装置１０形成用工程への変更には、基
本的には、ゲートシールド領域５２に隣接するソース−
基体セルからソース領域２８を除くこと、ゲートシール
ド領域５２とそれに隣接するソース−基体セルの間にあ
る延長ドレン領域２２を除くこと、及び、延長ドレン領
域２２の省略された部分に代えて、ゲートシールド領域
５２を延長することが含まれる。
第４図と第５図に示すように、ゲートシールド領域３５
３は、その周縁に沿って複数のＰ−型部分３５６を備え
ている。Ｐ−型部分３５６は延長ドレン領域３２２と連
続し、ゲートシールド領域３５３のソース電極との接触
領域に隣接している。これらのＰ−型部分３５６はＰ−
型基体領域３２４と同じ深さまで延びておシ、かつ、好
ましくは、それと同じ導電度分布断面を有し、他方、ゲ
ートシールド領域３５３の残シの部分、即ち、Ｐ十型領
域はＰ十型補助基体領域３３４と同程度の深さまで延び
ている。
３は、その周縁に沿って複数のＰ−型部分３５６を備え
ている。Ｐ−型部分３５６は延長ドレン領域３２２と連
続し、ゲートシールド領域３５３のソース電極との接触
領域に隣接している。これらのＰ−型部分３５６はＰ−
型基体領域３２４と同じ深さまで延びておシ、かつ、好
ましくは、それと同じ導電度分布断面を有し、他方、ゲ
ートシールド領域３５３の残シの部分、即ち、Ｐ十型領
域はＰ十型補助基体領域３３４と同程度の深さまで延び
ている。
このように、Ｐ−型部分３５６はゲートシールド領域３
５３の残シの部分に比べて比較的浅い。ソース−基体セ
ルの形成中、基体領域用ドーパントが導入拡散される時
、この基体領域用ドーパントは開口３５４からゲートシ
ールド領域３５３へも導入葛れて、Ｐ−型部分３５６を
形成する。これらのＰ−型部分３５６は、改造セルの各
々において基体領域及びチャンネ／Ｌ／領域となること
になっていた部分の一部である。
５３の残シの部分に比べて比較的浅い。ソース−基体セ
ルの形成中、基体領域用ドーパントが導入拡散される時
、この基体領域用ドーパントは開口３５４からゲートシ
ールド領域３５３へも導入葛れて、Ｐ−型部分３５６を
形成する。これらのＰ−型部分３５６は、改造セルの各
々において基体領域及びチャンネ／Ｌ／領域となること
になっていた部分の一部である。
Ｐ−型部分３５６を設けることには、少くとも２つの利
点がある。その１つは、これらの部分を作るだめの技法
そのものが、隣接するソース−基体領域に対する良好な
位置関係（即ち、間隔Ｄ）を与えることであシ、第２は
、Ｐ−型部分３５６がゲートシールド領域３５３のＰ十
型部分と連続していることによシ、Ｐ−型部分３５６と
隣接のＮ−延長ドレン領域３２２との間のＰＮ接合が、
ゲートシールド領域３５３のＰ十部分と延長ドレン領域
３２２との間のＰＮ接合に連続するということである。
点がある。その１つは、これらの部分を作るだめの技法
そのものが、隣接するソース−基体領域に対する良好な
位置関係（即ち、間隔Ｄ）を与えることであシ、第２は
、Ｐ−型部分３５６がゲートシールド領域３５３のＰ十
型部分と連続していることによシ、Ｐ−型部分３５６と
隣接のＮ−延長ドレン領域３２２との間のＰＮ接合が、
ゲートシールド領域３５３のＰ十部分と延長ドレン領域
３２２との間のＰＮ接合に連続するということである。
Ｐ−型部分３５６に関連する比較的浅いＰＮ接合とゲー
トシールド領域３５３の残シの部分に付帯する比較的深
いＰＮ接合とが組合わされることよシ、Ｐ−型部分３５
６がある部分におけるゲートシールド領域３５３の曲率
半径が実質的に増大する。従って、ある与えられたバイ
アスに対して、ゲートシールド領域と延長ドレン領域間
のＰＮ接合のこれらの部分を囲こむ電界はＰ−型部分３
５６を設けない場合にくらべて低くなる。
トシールド領域３５３の残シの部分に付帯する比較的深
いＰＮ接合とが組合わされることよシ、Ｐ−型部分３５
６がある部分におけるゲートシールド領域３５３の曲率
半径が実質的に増大する。従って、ある与えられたバイ
アスに対して、ゲートシールド領域と延長ドレン領域間
のＰＮ接合のこれらの部分を囲こむ電界はＰ−型部分３
５６を設けない場合にくらべて低くなる。
この発明のゲートシールド領域３５３を設けた装置は従
来装置に比していくつかの大きな利点を持っている。そ
の利点は、装置３１０を接合電流と呼ぶもの、即ち、ゲ
ートシールド領域３５３と延長ドレン領域３２２との間
のＰＮ接合と基体−ドレンＰＮ接合３２６に非常に均一
な単位面積当シミ流を生じさせるような状態に置く時に
発揮される。この接合電流を発生させる条件には、急速
上昇電圧（即ち、高ｄＶ／ｄｔ ） 、アバランシェ降
伏、熱拡散、及び、重金属汚染、転位、放射線損傷等の
欠陥からの熱の発生などがある。ゲートシールド領域・
ドレン領域ＰＮ接合に生じるいかなる電流も、ゲートシ
ールド領域３５３が装置を損傷させるような電圧まで上
昇しないようにするに充分低い抵抗の電路を介してソー
ス電極３４２まで運ばねばならない。
来装置に比していくつかの大きな利点を持っている。そ
の利点は、装置３１０を接合電流と呼ぶもの、即ち、ゲ
ートシールド領域３５３と延長ドレン領域３２２との間
のＰＮ接合と基体−ドレンＰＮ接合３２６に非常に均一
な単位面積当シミ流を生じさせるような状態に置く時に
発揮される。この接合電流を発生させる条件には、急速
上昇電圧（即ち、高ｄＶ／ｄｔ ） 、アバランシェ降
伏、熱拡散、及び、重金属汚染、転位、放射線損傷等の
欠陥からの熱の発生などがある。ゲートシールド領域・
ドレン領域ＰＮ接合に生じるいかなる電流も、ゲートシ
ールド領域３５３が装置を損傷させるような電圧まで上
昇しないようにするに充分低い抵抗の電路を介してソー
ス電極３４２まで運ばねばならない。
各ソースー基体セルはその基体領域３２４がセルの中央
の補助基体領域３３４を介してソース電極３４２に接続
δれている。接合電流があると、基体−ドレンＰＮ接合
３２６からンーヌ頒域３２８の下のＰ−型基体領域６２
４を通９、補助基体領域５３４を 、。
の補助基体領域３３４を介してソース電極３４２に接続
δれている。接合電流があると、基体−ドレンＰＮ接合
３２６からンーヌ頒域３２８の下のＰ−型基体領域６２
４を通９、補助基体領域５３４を 、。
通ってソース電極３４２へ電流が流れる。この電流が、
基体領域３２４中の電圧降下を１０分の数Ｖ程度とする
ほど小さいものである限シ、この電流が大きく増幅δれ
ることはない。しかし、上記の電圧降下が０．６Ｖ程度
又はそれ以上になると、電子がＮ十型ンース領域３２８
から基体領域３２４中に注入され、基体領域３２４中に
拡散し、Ｎ−型延長ドレン領域３２２によって収集され
る。これによって、ソース、基体及びドレン各領域によ
って形成でれる寄生バイポーラトランジスタがターンオ
ンでれ、第２降服型の電流増幅及び装置の損傷が生じて
しまう。
基体領域３２４中の電圧降下を１０分の数Ｖ程度とする
ほど小さいものである限シ、この電流が大きく増幅δれ
ることはない。しかし、上記の電圧降下が０．６Ｖ程度
又はそれ以上になると、電子がＮ十型ンース領域３２８
から基体領域３２４中に注入され、基体領域３２４中に
拡散し、Ｎ−型延長ドレン領域３２２によって収集され
る。これによって、ソース、基体及びドレン各領域によ
って形成でれる寄生バイポーラトランジスタがターンオ
ンでれ、第２降服型の電流増幅及び装置の損傷が生じて
しまう。
各ソース一基体セルに寸隨する基体−ドレンＰＮ接合の
面積は一般に非常に小さいために、各セルは一般に、１
０”Ｖ／μ秒程度のｄｖ／ ｄｔに耐えるこ １とが
でき、ＭＯＳＦＥＴ動作性能についてはほとんど、ある
いは全く問題がない。しかし、従来の装置では、ゲート
シールド領域の近くのソース−基体セルにおいて、高ｄ
Ｖ／ａｔの如き接合電流発生条件が生じた時に問題が生
じる。従来装置（更に、この発明の装置）においては、
ゲートシールド領域・延長ドレン領域ＰＮ接合の面積は
典型的には、各セルに付随する基体・ドレンＰＮ接合の
面積の数１００倍であるので、接合電流を生じさせるよ
うな高ｄＶ／ｌｉｔ条件やその他の条件がある時、それ
に相当する大きな電流を処理しなければならない。
面積は一般に非常に小さいために、各セルは一般に、１
０”Ｖ／μ秒程度のｄｖ／ ｄｔに耐えるこ １とが
でき、ＭＯＳＦＥＴ動作性能についてはほとんど、ある
いは全く問題がない。しかし、従来の装置では、ゲート
シールド領域の近くのソース−基体セルにおいて、高ｄ
Ｖ／ａｔの如き接合電流発生条件が生じた時に問題が生
じる。従来装置（更に、この発明の装置）においては、
ゲートシールド領域・延長ドレン領域ＰＮ接合の面積は
典型的には、各セルに付随する基体・ドレンＰＮ接合の
面積の数１００倍であるので、接合電流を生じさせるよ
うな高ｄＶ／ｌｉｔ条件やその他の条件がある時、それ
に相当する大きな電流を処理しなければならない。
従来装置においては、ゲートシールド領域−延長ドレン
領域間ＰＮ接合の接合電流のために、ゲートシールド領
域のバイアスが、電流の一部を隣接セルに流入させてそ
のセルをターンオンさせ、そのために破壊してしまう程
、上昇してしまう。
領域間ＰＮ接合の接合電流のために、ゲートシールド領
域のバイアスが、電流の一部を隣接セルに流入させてそ
のセルをターンオンさせ、そのために破壊してしまう程
、上昇してしまう。
この発明の装置においては、ゲートシールド領域と、隣
接ソース一基体セルに付随する寄生バイポーラトランジ
スタとの間にはいかなる直接接続もない。従って、寄生
トランジヌタのターンオンが生じる時には、ゲートシー
ルド領域３５３の電位は約１０Ｖ程度にまで上昇してい
なければならない。
接ソース一基体セルに付随する寄生バイポーラトランジ
スタとの間にはいかなる直接接続もない。従って、寄生
トランジヌタのターンオンが生じる時には、ゲートシー
ルド領域３５３の電位は約１０Ｖ程度にまで上昇してい
なければならない。
換言すれば、ゲートシールド領域３５３中の電位は、領
域３５３と隣接ソース−基体セル間の間隔りを橋絡させ
るほど充分に高くならねばならない。この発明の装置で
は、寄生ターンオンの発生には、接合電流が１桁増加せ
ねばならない。従って、これによシ、高、ｉＶ／ｄｔ条
件、降服エネルギ、温度及び熱輻射損傷に対する対処能
力が従来装置にくらべて改善される。Ｃ０ＭＦＥＴでは
、この発明の構造はよシ高いラッチング電流を与える。
域３５３と隣接ソース−基体セル間の間隔りを橋絡させ
るほど充分に高くならねばならない。この発明の装置で
は、寄生ターンオンの発生には、接合電流が１桁増加せ
ねばならない。従って、これによシ、高、ｉＶ／ｄｔ条
件、降服エネルギ、温度及び熱輻射損傷に対する対処能
力が従来装置にくらべて改善される。Ｃ０ＭＦＥＴでは
、この発明の構造はよシ高いラッチング電流を与える。
最後に、この発明をＮチャンネ／Ｌ／ＭＯｓＦＥＴ構造
を例にして説明してきたが、Ｐチャンネル構造にも同様
に適していることに注意されたい。更に、この発明が六
角形セル構造以外の構造を持ったＶＤＭＯＳ装置にも適
していることは明らかである。また、他の多くチャンネ
ル構造、例えば、矩形、格子状、間挿指状あるいは蛇行
形チャンネルを持った装置にもこの発明を実施できる。
を例にして説明してきたが、Ｐチャンネル構造にも同様
に適していることに注意されたい。更に、この発明が六
角形セル構造以外の構造を持ったＶＤＭＯＳ装置にも適
していることは明らかである。また、他の多くチャンネ
ル構造、例えば、矩形、格子状、間挿指状あるいは蛇行
形チャンネルを持った装置にもこの発明を実施できる。
第１図は従来のＶＤＭＯＳ装置の斜視断面図、第２図及
び第３図はゲートボンドバンド構成を示すＶＤＭＯＳ装
置の主表面の一方の平面図、第４図はこの発明のゲート
シールド構造を備えだＶＤＭＯＳ装置の一部破断平面図
、第５図はだの発明のゲートシールド構造を更に例解す
る第４図のＶＤＭＯＳ装置の断面図である。 １２・・・半導体ウェハ、３１４・・・第１の主表面、
２０・・・ドレン領域、３２４・・・基体領域、３２８
・・ソース領域、３３２・・・チャンネル領域、３３８
・・・ゲート電極、３４２・・・ソース電極、３４８・
・・ゲートポンドパッド、３５３・・・ゲートシールド
領域。 特許出願人 アールシーニー コーポレーション代
理 人 清 水 哲 ほか２名才２図
２３図 ブ５図
び第３図はゲートボンドバンド構成を示すＶＤＭＯＳ装
置の主表面の一方の平面図、第４図はこの発明のゲート
シールド構造を備えだＶＤＭＯＳ装置の一部破断平面図
、第５図はだの発明のゲートシールド構造を更に例解す
る第４図のＶＤＭＯＳ装置の断面図である。 １２・・・半導体ウェハ、３１４・・・第１の主表面、
２０・・・ドレン領域、３２４・・・基体領域、３２８
・・ソース領域、３３２・・・チャンネル領域、３３８
・・・ゲート電極、３４２・・・ソース電極、３４８・
・・ゲートポンドパッド、３５３・・・ゲートシールド
領域。 特許出願人 アールシーニー コーポレーション代
理 人 清 水 哲 ほか２名才２図
２３図 ブ５図
Claims (1)
- （１）第１と第２の対向主表面を有する半導体ウェハと
、上記第１の主表面において基体領域中にチャンネル領
域を画定するようにドレン領域から間隔を置いて設けら
れているソース領域と、このソース領域と基体領域とに
接触しているソース電極と、上記チャンネル領域上の絶
縁されたゲート電極と、ゲートシールド領域上に設けら
れているゲートボンドパッドとを含む縦型２重拡散ＭＯ
Ｓ装置であつて、上記ゲートシールド領域は上記ドレン
領域に隣接し、上記チャンネル領域から間隔を置いて配
置されており、かつ、上記基体領域と同じ導電型ではあ
るが基体領域に比して高い導電度を有するものであり、 上記装置は、更に、上記第１の主表面に形成され、互い
に距離Ｄだけ隔てられているソース−基体セルのアレー
と、上記ゲートシールド領域に隣接し、それから距離Ｄ
だけ隔てられている所定数のソース・基体セルとを含み
、上記ゲートシールド領域はその周縁近傍に複数の接触
領域を有し、上記ソース電極は上記接触領域にオーム接
触していることを特徴とする縦型２重拡散ＭＯＳ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/664,027 US4631564A (en) | 1984-10-23 | 1984-10-23 | Gate shield structure for power MOS device |
| US664027 | 1984-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61102068A true JPS61102068A (ja) | 1986-05-20 |
| JPH0732248B2 JPH0732248B2 (ja) | 1995-04-10 |
Family
ID=24664213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237175A Expired - Fee Related JPH0732248B2 (ja) | 1984-10-23 | 1985-10-22 | 縦型２重拡散ｍｏｓ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4631564A (ja) |
| JP (1) | JPH0732248B2 (ja) |
| DE (1) | DE3537004A1 (ja) |
| FR (1) | FR2572220A1 (ja) |
| GB (1) | GB2166290B (ja) |
| IT (1) | IT1185391B (ja) |
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| JPS6384070A (ja) * | 1986-09-26 | 1988-04-14 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| JPH01276770A (ja) * | 1988-04-28 | 1989-11-07 | Fuji Electric Co Ltd | 半導体装置 |
| JPH02143566A (ja) * | 1988-11-25 | 1990-06-01 | Toshiba Corp | 二重拡散形絶縁ゲート電界効果トランジスタ |
| JPH06318708A (ja) * | 1983-03-21 | 1994-11-15 | Internatl Rectifier Corp | 高出力ｍｏｓｆｅｔ |
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| DE3844958C2 (de) * | 1987-09-28 | 1999-04-22 | Mitsubishi Electric Corp | Integrierte Halbleiteranordnung mit Überlastschutz |
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-
1984
- 1984-10-23 US US06/664,027 patent/US4631564A/en not_active Expired - Lifetime
-
1985
- 1985-09-26 IT IT22287/85A patent/IT1185391B/it active
- 1985-10-17 GB GB8525661A patent/GB2166290B/en not_active Expired
- 1985-10-17 DE DE19853537004 patent/DE3537004A1/de not_active Withdrawn
- 1985-10-22 JP JP60237175A patent/JPH0732248B2/ja not_active Expired - Fee Related
- 1985-10-23 FR FR8515757A patent/FR2572220A1/fr active Pending
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|---|---|
| DE3537004A1 (de) | 1986-04-24 |
| US4631564A (en) | 1986-12-23 |
| GB2166290B (en) | 1989-07-12 |
| GB2166290A (en) | 1986-04-30 |
| GB8525661D0 (en) | 1985-11-20 |
| IT1185391B (it) | 1987-11-12 |
| FR2572220A1 (fr) | 1986-04-25 |
| JPH0732248B2 (ja) | 1995-04-10 |
| IT8522287A0 (it) | 1985-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |