JPH0656890B2 - 伝導度変調型たて型ｍｏｓ―ｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓ―ｆｅｔInfo
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- JPH0656890B2 JPH0656890B2 JP61225604A JP22560486A JPH0656890B2 JP H0656890 B2 JPH0656890 B2 JP H0656890B2 JP 61225604 A JP61225604 A JP 61225604A JP 22560486 A JP22560486 A JP 22560486A JP H0656890 B2 JPH0656890 B2 JP H0656890B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66333—Vertical insulated gate bipolar transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はたて型ＭＯＳ−ＦＥＴのうち、裏面ドレイン領
域にソースと逆導電形の電極を備えたＭＯＳ−ＦＥＴの
構造に関する。
域にソースと逆導電形の電極を備えたＭＯＳ−ＦＥＴの
構造に関する。
第４図は例えば通常のたて型ＭＯＳ−ＦＥＴの要部断面
図を示したものであり、主要な構成部はゲート電極１，
ソース電極２，ドレイン電極３，Ｎ-ベース層４，Ｐ+層
５，Ｐベース層６，Ｎ+ドレイン層７，Ｎ+ソース層８，
ゲートポリシリコン９，ゲート酸化膜10，絶縁酸化膜11
からなっている。信号Ｓはソース，Ｇはゲート，Ｄはド
レインのそれぞれ端子を表わす。
図を示したものであり、主要な構成部はゲート電極１，
ソース電極２，ドレイン電極３，Ｎ-ベース層４，Ｐ+層
５，Ｐベース層６，Ｎ+ドレイン層７，Ｎ+ソース層８，
ゲートポリシリコン９，ゲート酸化膜10，絶縁酸化膜11
からなっている。信号Ｓはソース，Ｇはゲート，Ｄはド
レインのそれぞれ端子を表わす。
第４図においてゲート電極１に正電圧を印加すると、ゲ
ートポリシリコン層９の下のＰベース層６の表面，図で
は点線の円で囲った領域Ａが反転層を形成し、電子のチ
ヤンネルとなる。このためソース電極２とドレイン電極
３との間は導通状態となる。この場合電流を担うのは電
子であり、ソース電極２またはドレイン電極３の多数キ
ヤリアの流れが電流となり、第４図では電子の流れとし
て矢印ｅで示してある。このように通常のＭＯＳ−ＦＥ
Ｔは電子またはホールのいずれか一方のみが電流を担う
モノポーラ素子である。
ートポリシリコン層９の下のＰベース層６の表面，図で
は点線の円で囲った領域Ａが反転層を形成し、電子のチ
ヤンネルとなる。このためソース電極２とドレイン電極
３との間は導通状態となる。この場合電流を担うのは電
子であり、ソース電極２またはドレイン電極３の多数キ
ヤリアの流れが電流となり、第４図では電子の流れとし
て矢印ｅで示してある。このように通常のＭＯＳ−ＦＥ
Ｔは電子またはホールのいずれか一方のみが電流を担う
モノポーラ素子である。
これに対し、ほとんど第４図のたて型ＭＯＳ−ＦＥＴと
同じ構造ではあるが、より大きい電流をとり出せるよう
にしたバイポーラ素子の構造を第５図に示す。第５図も
第４図と共通部分は同一符号で表わしてある。第５図は
第４図のＮ+ドレイン層７をＰ+アノード層12で置き換え
たものである。この構造ではＰベース層６のＡ領域が反
転し、Ｎ-ベース層４に電子が流れ込んでくるとＰ+アノ
ード層12からホールが注入され、Ｎ-ベース層４のキヤ
リア濃度が著しく増加する。すなわち、Ｎ-ベース層４
が伝導度変調を受けて抵抗が減少し、大きな電流密度を
もたせることができる。第５図の矢印ｈはホールによる
電流の方法を示す。
同じ構造ではあるが、より大きい電流をとり出せるよう
にしたバイポーラ素子の構造を第５図に示す。第５図も
第４図と共通部分は同一符号で表わしてある。第５図は
第４図のＮ+ドレイン層７をＰ+アノード層12で置き換え
たものである。この構造ではＰベース層６のＡ領域が反
転し、Ｎ-ベース層４に電子が流れ込んでくるとＰ+アノ
ード層12からホールが注入され、Ｎ-ベース層４のキヤ
リア濃度が著しく増加する。すなわち、Ｎ-ベース層４
が伝導度変調を受けて抵抗が減少し、大きな電流密度を
もたせることができる。第５図の矢印ｈはホールによる
電流の方法を示す。
この伝導度変調型のＭＯＳ−ＦＥＴの製造工程の概要を
第６図に示した。ただし第６図ではＰ+アノード層の図
示を省略し、その上に形成したＮ-ベース層以降の工程
順序としてある。まずＮ-ベース層４にＰ+領域５を形成
すると同時にフイールド酸化膜としてSiO213を形成する
(a)。このSiO213を除去した(b)のち、ゲート酸化膜SiO2
10を形成する(c)。次いでゲートポリシリコン層９を形
成する(d)。さらにＰベース層６とＮ+ソース層８の拡散
を行なう(e)。そして酸化膜11をつける(f)。最後にアル
ミなど金属のゲート電極１とソース電極２を設ける
(g)。
第６図に示した。ただし第６図ではＰ+アノード層の図
示を省略し、その上に形成したＮ-ベース層以降の工程
順序としてある。まずＮ-ベース層４にＰ+領域５を形成
すると同時にフイールド酸化膜としてSiO213を形成する
(a)。このSiO213を除去した(b)のち、ゲート酸化膜SiO2
10を形成する(c)。次いでゲートポリシリコン層９を形
成する(d)。さらにＰベース層６とＮ+ソース層８の拡散
を行なう(e)。そして酸化膜11をつける(f)。最後にアル
ミなど金属のゲート電極１とソース電極２を設ける
(g)。
以上第５図の伝導度変調ＭＯＳ−ＦＥＴの構成，作用お
よび製造過程を簡単に述べた。しかしながら、この素子
は電流を流し過ぎると、表面のＰベース層６のＡ領域以
外の所で主電流が流れはじめ、最早ゲートＧでは電流を
制御できなくなるという欠点をもっている。この現象は
ラッチアップと呼ばれ第５図に示したように素子構造が
PNPNのサイリスタを形成することに由来している。
よび製造過程を簡単に述べた。しかしながら、この素子
は電流を流し過ぎると、表面のＰベース層６のＡ領域以
外の所で主電流が流れはじめ、最早ゲートＧでは電流を
制御できなくなるという欠点をもっている。この現象は
ラッチアップと呼ばれ第５図に示したように素子構造が
PNPNのサイリスタを形成することに由来している。
次にラッチアップ現象を第７図の模式図により説明す
る。第７図においてＮ+ソース層８の抵抗をＲN，Ｐベー
ス層６とＰ+層５の直列抵抗をＲPとし、これらを流れる
矢印で表わした電子の電流をＩe，ホールの電流をＩhと
するとチヤンネル近傍におけるＲN，ＰPの両抵抗の電圧
降下は、ソースを基準にしてそれぞれ、 電子電流により IeRN ……………(1) ホール電流により IhRP ……………(2) となる。Ｎ+ソース層８とＰベース層６の接合電位差を
ＶBとすると、 IeRN＋VB≦IhRP ………………………(3) を満足したときにＰベース層６とＮ+ソース層８の接合
は順方向バイアスとなる。このときＮ+ソース層８，Ｐ
ベース層６とＰ+層５，Ｎ-ベース層４からなるＮＰＮト
ランジスタが導通し、多量のホールと電子がこの接合を
通して流れはじめ最早ゲート電位をオフ状態にしても、
チヤンネル以外の所で電流が流れているために、この素
子を非導通状態にすることができない。その結果電流は
ますます流れ続け、遂には素子を破壊するに至る。以上
のように伝導度変調型ＭＯＳ−ＦＥＴは、十分に電流密
度を大きくとれる能力をもっているにも拘らずこのラッ
チアップ現象のために、実際に使用するときに、電流を
多く流すことができないという問題をもっており、その
解決が望まれている。
る。第７図においてＮ+ソース層８の抵抗をＲN，Ｐベー
ス層６とＰ+層５の直列抵抗をＲPとし、これらを流れる
矢印で表わした電子の電流をＩe，ホールの電流をＩhと
するとチヤンネル近傍におけるＲN，ＰPの両抵抗の電圧
降下は、ソースを基準にしてそれぞれ、 電子電流により IeRN ……………(1) ホール電流により IhRP ……………(2) となる。Ｎ+ソース層８とＰベース層６の接合電位差を
ＶBとすると、 IeRN＋VB≦IhRP ………………………(3) を満足したときにＰベース層６とＮ+ソース層８の接合
は順方向バイアスとなる。このときＮ+ソース層８，Ｐ
ベース層６とＰ+層５，Ｎ-ベース層４からなるＮＰＮト
ランジスタが導通し、多量のホールと電子がこの接合を
通して流れはじめ最早ゲート電位をオフ状態にしても、
チヤンネル以外の所で電流が流れているために、この素
子を非導通状態にすることができない。その結果電流は
ますます流れ続け、遂には素子を破壊するに至る。以上
のように伝導度変調型ＭＯＳ−ＦＥＴは、十分に電流密
度を大きくとれる能力をもっているにも拘らずこのラッ
チアップ現象のために、実際に使用するときに、電流を
多く流すことができないという問題をもっており、その
解決が望まれている。
本発明は上述の点に鑑みてなされたものであり、その目
的は通常のたて型ＭＯＳ−ＦＥＴの製造工程をほとんど
変更することなく製造され、ラッチアップ現象の発生を
防止できる伝導度変調型のたて型ＭＯＳ−ＦＥＴを提供
することにある。
的は通常のたて型ＭＯＳ−ＦＥＴの製造工程をほとんど
変更することなく製造され、ラッチアップ現象の発生を
防止できる伝導度変調型のたて型ＭＯＳ−ＦＥＴを提供
することにある。
本発明は伝導度変調型のたて型ＭＯＳ−ＦＥＴにおい
て、チヤンネルを形成するゲート酸化膜の一部を厚い酸
化膜で覆うことにより、チヤンネルを導通状態とするこ
となく、多数キヤリアの通過経路を部分的になくし、少
数キヤリアの通過経路は残すようにして、ラッチアップ
電流を動作電流より大きくしたものである。
て、チヤンネルを形成するゲート酸化膜の一部を厚い酸
化膜で覆うことにより、チヤンネルを導通状態とするこ
となく、多数キヤリアの通過経路を部分的になくし、少
数キヤリアの通過経路は残すようにして、ラッチアップ
電流を動作電流より大きくしたものである。
以下本発明を実施例に基づき説明する。
第１図は本発明により得られたＮチヤンネルのたて型Ｍ
ＯＳ−ＦＥＴの要部断面図であり、第５図と共通部分を
同一符号で示してある。第１図が第５図と異なる点は表
面のチヤンネルとなるＰベース層６のＡ部に相当する個
所の一部を厚い酸化膜13a で覆ったことと、それに対応
してゲート電極９ａの形状を定めてあることである。こ
のように構成した第１図の素子では表面を反転するには
大きな電圧をこの厚い酸化膜13a の上から印加しなけれ
ばならず、そのため通常の動作範囲では表面のＰベース
層６は反転することなく、そこには電子は流れず、ホー
ルのみ流すことができる。薄い酸化膜で覆われた部分の
Ｐ層表面は反転して電子を流すが、厚い酸化膜13a で覆
われたＰ層には電子が流れない。このためチヤンネル下
へ流れていたホール電流の一部が厚い酸化膜13a の下の
Ｐ層へ流れて、チヤンネル下のホール電流は減少する。
すなわち第１図の素子はＰ+アノード層12から注入され
るホールが第５図の場合に比べて少なくなる。第１図に
おいて電子とホールの流れをそれぞれ矢印ｅとｈで表わ
してある。
ＯＳ−ＦＥＴの要部断面図であり、第５図と共通部分を
同一符号で示してある。第１図が第５図と異なる点は表
面のチヤンネルとなるＰベース層６のＡ部に相当する個
所の一部を厚い酸化膜13a で覆ったことと、それに対応
してゲート電極９ａの形状を定めてあることである。こ
のように構成した第１図の素子では表面を反転するには
大きな電圧をこの厚い酸化膜13a の上から印加しなけれ
ばならず、そのため通常の動作範囲では表面のＰベース
層６は反転することなく、そこには電子は流れず、ホー
ルのみ流すことができる。薄い酸化膜で覆われた部分の
Ｐ層表面は反転して電子を流すが、厚い酸化膜13a で覆
われたＰ層には電子が流れない。このためチヤンネル下
へ流れていたホール電流の一部が厚い酸化膜13a の下の
Ｐ層へ流れて、チヤンネル下のホール電流は減少する。
すなわち第１図の素子はＰ+アノード層12から注入され
るホールが第５図の場合に比べて少なくなる。第１図に
おいて電子とホールの流れをそれぞれ矢印ｅとｈで表わ
してある。
前述した(3)式の関係からホール電流Ｉhが減少すればIh
RPも減少するのでラッチアップ現象を起こす条件の(3)
式が成立し難くなる。したがって、Ｉhが減少する第１
図の素子ではラッチアップを生ずる電流を増大させるこ
とになる。
RPも減少するのでラッチアップ現象を起こす条件の(3)
式が成立し難くなる。したがって、Ｉhが減少する第１
図の素子ではラッチアップを生ずる電流を増大させるこ
とになる。
またゲート電極９ａは厚い酸化膜13a の上にあってもな
くてもよい。例えば第２図はその配置例を示した図であ
り、ゲート電極９ｂを薄い酸化膜上に設けた場合であ
る。このようにするとゲート電極９ｂは第１図のゲート
電極９ａより面積が小さく、ゲート容量を減少すること
ができるという利点もある。
くてもよい。例えば第２図はその配置例を示した図であ
り、ゲート電極９ｂを薄い酸化膜上に設けた場合であ
る。このようにするとゲート電極９ｂは第１図のゲート
電極９ａより面積が小さく、ゲート容量を減少すること
ができるという利点もある。
以上のように表面の一部に厚い酸化膜を形成することに
よって、動作電流よりもラッチアップ電流を高めた本発
明の素子は、製造上もなんら特別の手段を用いることな
く、従来の製造工程をそのまま利用することができる。
よって、動作電流よりもラッチアップ電流を高めた本発
明の素子は、製造上もなんら特別の手段を用いることな
く、従来の製造工程をそのまま利用することができる。
第３図は例えば第１図に示した構造をもつ素子の主な製
造工程を第６図に做って示したものである。すなわち、
第３図(a)〜(g)はそれぞれ第６図(a)〜(g)に対応するも
のである。第３図(a)は第６図(a)と全く同様であり、Si
O2フイールド酸化膜13を形成する。第３図が第６図と最
も異なる所は次の(b)の工程にあり、フイールド酸化膜1
3の一部を残して他をエッチング除去する。(c)では残さ
れた酸化膜13を覆うようにゲート酸化膜SiO210を形成す
る。かくして第１図の厚い酸化膜13a に相当する個所に
沿ってゲートポリシリコン層９ａを形成する(d)。以後
は第６図と同じ手順でＰベース層６とＮ+ソース層８の
拡散を行ない(e)，酸化膜11をつけ(f)た後、ゲート電極
１とソース電極２を設ける(g)。
造工程を第６図に做って示したものである。すなわち、
第３図(a)〜(g)はそれぞれ第６図(a)〜(g)に対応するも
のである。第３図(a)は第６図(a)と全く同様であり、Si
O2フイールド酸化膜13を形成する。第３図が第６図と最
も異なる所は次の(b)の工程にあり、フイールド酸化膜1
3の一部を残して他をエッチング除去する。(c)では残さ
れた酸化膜13を覆うようにゲート酸化膜SiO210を形成す
る。かくして第１図の厚い酸化膜13a に相当する個所に
沿ってゲートポリシリコン層９ａを形成する(d)。以後
は第６図と同じ手順でＰベース層６とＮ+ソース層８の
拡散を行ない(e)，酸化膜11をつけ(f)た後、ゲート電極
１とソース電極２を設ける(g)。
例えば第２図のように構成するときは、第３図(d)の過
程でゲートポリシリコンの配置を第２図の９ｂのごとく
設定すればよい。以上の過程を通して本発明による厚い
酸化膜13a の形成はフイールド酸化膜の一部を残すだけ
でよく、他の製造手順はとくに変更を加えずに行なうこ
とができるという点で好都合である。
程でゲートポリシリコンの配置を第２図の９ｂのごとく
設定すればよい。以上の過程を通して本発明による厚い
酸化膜13a の形成はフイールド酸化膜の一部を残すだけ
でよく、他の製造手順はとくに変更を加えずに行なうこ
とができるという点で好都合である。
なお以上ＮチヤンネルのＭＯＳ−ＦＥＴについて述べて
きたが、本発明は当然のことながらＰチヤンネルＭＯＳ
−ＦＥＴにも適用可能であり、同様の効果が得られるも
のである。
きたが、本発明は当然のことながらＰチヤンネルＭＯＳ
−ＦＥＴにも適用可能であり、同様の効果が得られるも
のである。
バイポーラ動作を利用した伝導度変調型ＭＯＳ−ＦＥＴ
は大きな電流密度を付与させることが可能である反面、
寄生サイリスタに起因するラッチアップ現象のために電
流が制限されるという欠点をもっていたのに対し、本発
明では実施例で説明したように反転層が形成されるチヤ
ンネル領域表面の一部を活性部のゲート酸化膜より厚い
酸化膜で覆い、反転層ができないようにして、ここには
多数キヤリアの通過経路をなくすとともに、他方では少
数キヤリアの通過経路を残し、多数キヤリアによる電流
を抑制することにより、ラッチアップを生ずる電流を動
作電流より大きくすることができたものである。
は大きな電流密度を付与させることが可能である反面、
寄生サイリスタに起因するラッチアップ現象のために電
流が制限されるという欠点をもっていたのに対し、本発
明では実施例で説明したように反転層が形成されるチヤ
ンネル領域表面の一部を活性部のゲート酸化膜より厚い
酸化膜で覆い、反転層ができないようにして、ここには
多数キヤリアの通過経路をなくすとともに、他方では少
数キヤリアの通過経路を残し、多数キヤリアによる電流
を抑制することにより、ラッチアップを生ずる電流を動
作電流より大きくすることができたものである。
第１図は本発明のたて型ＭＯＳ−ＦＥＴの要部断面図、
第２図は同じくゲート電極の配置を変えた場合の要部断
面図、第３図は同じく主な製造工程図、第４図は従来の
たて型ＭＯＳ−ＦＥＴの要部断面図、第５図はアノード
層を付した従来のたて型ＭＯＳ−ＦＥＴの要部断面図、
第６図は従来素子の主な製造工程図、第７図はラッチア
ップ動作を説明するための模型図である。 １……ゲート電極、２……ソース電極、３……ドレイン
電極、４……Ｎ-ベース層、５……Ｐ+層、６……Ｐベー
ス層、９，９ａ，９ｂ……ゲートポリシリコン、10……
ゲート酸化膜、11……絶縁酸化膜、12……Ｐ+アノード
層、13……フイールド酸化膜、13a ……厚い酸化膜。
第２図は同じくゲート電極の配置を変えた場合の要部断
面図、第３図は同じく主な製造工程図、第４図は従来の
たて型ＭＯＳ−ＦＥＴの要部断面図、第５図はアノード
層を付した従来のたて型ＭＯＳ−ＦＥＴの要部断面図、
第６図は従来素子の主な製造工程図、第７図はラッチア
ップ動作を説明するための模型図である。 １……ゲート電極、２……ソース電極、３……ドレイン
電極、４……Ｎ-ベース層、５……Ｐ+層、６……Ｐベー
ス層、９，９ａ，９ｂ……ゲートポリシリコン、10……
ゲート酸化膜、11……絶縁酸化膜、12……Ｐ+アノード
層、13……フイールド酸化膜、13a ……厚い酸化膜。
Claims (1)
- 【請求項１】第１導電型を有しドレイン層となる半導体
基板と、該基板上に形成された第２導電型を有するベー
ス層と、該第２導電型ベース層の表面に形成された第１
導電型ベース層と、該第１導電型ベース層に形成された
第２導電型ソース層と、該ソース層，前記第２導電型ベ
ース層間のチヤンネル領域となる表面上にゲート酸化膜
を介して形成されたゲートポリシリコン層とを備えた伝
導度変調型たて型ＭＯＳ−ＦＥＴであって、前記チヤン
ネル領域の一部を活性部の前記ゲート酸化膜より厚い酸
化膜として形成することを特徴とする伝導度変調型たて
型ＭＯＳ−ＦＥＴ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225604A JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
| US07/077,852 US4851888A (en) | 1986-09-24 | 1987-07-27 | Conductivity modulation type vertical MOS-FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225604A JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380573A JPS6380573A (ja) | 1988-04-11 |
| JPH0656890B2 true JPH0656890B2 (ja) | 1994-07-27 |
Family
ID=16831930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225604A Expired - Lifetime JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4851888A (ja) |
| JP (1) | JPH0656890B2 (ja) |
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1986
- 1986-09-24 JP JP61225604A patent/JPH0656890B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-27 US US07/077,852 patent/US4851888A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4851888A (en) | 1989-07-25 |
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