JPH0575145A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0575145A JPH0575145A JP23519091A JP23519091A JPH0575145A JP H0575145 A JPH0575145 A JP H0575145A JP 23519091 A JP23519091 A JP 23519091A JP 23519091 A JP23519091 A JP 23519091A JP H0575145 A JPH0575145 A JP H0575145A
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- Japan
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- region
- source
- gate
- channel
- channel region
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Abstract
(57)【要約】
【目的】 ゲート・ソース間の逆バイアス電圧サージ耐
量を向上させる。 【構成】 シリコン基板２上に形成されたエピタキシャ
ル層３の表面部にゲート領域４で囲まれた複数のＰ- の
チャネル領域５が形成され、各チャネル領域５内にソー
ス領域６が形成されている。ゲート領域４及びチャネル
領域５の表面にはゲート領域４及びチャネル領域５に跨
がってソース領域６と同じタイプの不純物を含むＮ+ 領
域７が形成されている。ソース領域６とＮ+ 領域７との
距離は、ゲート・ソース間に降伏（ブレイクダウン）電
圧より低い所定の逆バイアス電圧を印加した時にゲート
・ソース間が短絡状態（ソース領域６−チャネル領域５
−Ｎ + 領域７間にパンチスルーが生じる）となる大きさ
に設定されている。Ｎ+ 領域７はドープトポリシリコン
層１０を介してゲート電極１２と短絡されている。
量を向上させる。 【構成】 シリコン基板２上に形成されたエピタキシャ
ル層３の表面部にゲート領域４で囲まれた複数のＰ- の
チャネル領域５が形成され、各チャネル領域５内にソー
ス領域６が形成されている。ゲート領域４及びチャネル
領域５の表面にはゲート領域４及びチャネル領域５に跨
がってソース領域６と同じタイプの不純物を含むＮ+ 領
域７が形成されている。ソース領域６とＮ+ 領域７との
距離は、ゲート・ソース間に降伏（ブレイクダウン）電
圧より低い所定の逆バイアス電圧を印加した時にゲート
・ソース間が短絡状態（ソース領域６−チャネル領域５
−Ｎ + 領域７間にパンチスルーが生じる）となる大きさ
に設定されている。Ｎ+ 領域７はドープトポリシリコン
層１０を介してゲート電極１２と短絡されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に高電流
密度で使用される表面ゲートタイプの電力用静電誘導形
半導体装置に関するものである。
密度で使用される表面ゲートタイプの電力用静電誘導形
半導体装置に関するものである。
【０００２】
【従来の技術】従来から大電流を制御する半導体装置の
１つとして、静電誘導形半導体装置が用いられている。
大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。
１つとして、静電誘導形半導体装置が用いられている。
大電流を制御する半導体装置では高電流密度領域におい
て制御電流と制御される主電流の比（電流増幅率）が大
きいことが望まれている。
【０００３】ここで、従来の静電誘導形半導体装置につ
いて説明する。従来、パワースイッチング素子として用
いられている表面ゲートタイプの静電誘導形トランジス
タ（Static Induction Transistor ：ＳＩＴ)(以下、表
面ゲート形ＳＩＴという）として図３及び図４に示す構
造のものがある。この構造は主電流が電子であるＮチャ
ネルの表面ゲート形ＳＩＴを示し、ドレイン領域を構成
するＮ型（Ｎ+ ）のシリコン基板２１の上にＮ- のエピ
タキシャル層２２が形成され、エピタキシャル層２２の
表面に周囲がＰのゲート領域２３に囲まれたＰ- の長四
角形状のチャネル領域２４が形成され、チャネル領域２
４内にＮ+ のソース領域２５が形成されている。図４に
示すように前記各領域２３，２４，２５の表面にはシリ
コン酸化膜２６が形成され、ゲート領域２３と対応する
シリコン酸化膜２６上にはシリコン酸化膜２６に形成さ
れたコンタクトホールにおいてゲート領域２３に接合さ
れた状態でゲート電極２７が形成されている。ソース領
域２５と対応するシリコン酸化膜２６上にはコンタクト
ホールにおいてソース領域２５と接合する状態でドープ
トポリシリコン層２８が形成され、ドープトポリシリコ
ン層２８の上にソース電極２９が形成されている。又、
シリコン基板２１の裏面にドレイン電極３０が形成され
ている。そして、ソースＳに主電流のマイナス極が、ド
レインＤに主電流のプラス極がそれぞれ接続された状態
で使用される。この表面ゲート形ＳＩＴはゲートＧに順
バイアスをかけないときはオフ状態であり、順バイアス
をかけるとゲートＧから注入されたホールによってチャ
ネル領域２４の電位が下がり、ソースＳからの電子の注
入が誘導されてドレイン・ソース間に電子電流が流れて
オン状態となる。
いて説明する。従来、パワースイッチング素子として用
いられている表面ゲートタイプの静電誘導形トランジス
タ（Static Induction Transistor ：ＳＩＴ)(以下、表
面ゲート形ＳＩＴという）として図３及び図４に示す構
造のものがある。この構造は主電流が電子であるＮチャ
ネルの表面ゲート形ＳＩＴを示し、ドレイン領域を構成
するＮ型（Ｎ+ ）のシリコン基板２１の上にＮ- のエピ
タキシャル層２２が形成され、エピタキシャル層２２の
表面に周囲がＰのゲート領域２３に囲まれたＰ- の長四
角形状のチャネル領域２４が形成され、チャネル領域２
４内にＮ+ のソース領域２５が形成されている。図４に
示すように前記各領域２３，２４，２５の表面にはシリ
コン酸化膜２６が形成され、ゲート領域２３と対応する
シリコン酸化膜２６上にはシリコン酸化膜２６に形成さ
れたコンタクトホールにおいてゲート領域２３に接合さ
れた状態でゲート電極２７が形成されている。ソース領
域２５と対応するシリコン酸化膜２６上にはコンタクト
ホールにおいてソース領域２５と接合する状態でドープ
トポリシリコン層２８が形成され、ドープトポリシリコ
ン層２８の上にソース電極２９が形成されている。又、
シリコン基板２１の裏面にドレイン電極３０が形成され
ている。そして、ソースＳに主電流のマイナス極が、ド
レインＤに主電流のプラス極がそれぞれ接続された状態
で使用される。この表面ゲート形ＳＩＴはゲートＧに順
バイアスをかけないときはオフ状態であり、順バイアス
をかけるとゲートＧから注入されたホールによってチャ
ネル領域２４の電位が下がり、ソースＳからの電子の注
入が誘導されてドレイン・ソース間に電子電流が流れて
オン状態となる。
【０００４】
【発明が解決しようとする課題】ところが前記従来の表
面ゲート形ＳＩＴにおいては、ソース領域２５を形成す
る際のＮ+ の拡散が浅いため、Ｎ+ −Ｐ- 接合部の湾曲
部の曲率半径Ｒが小さくすなわち曲率が大きくなる。そ
のため、ゲート・ソース間に耐圧以上の逆バイアス電圧
（例えば静電気等）が印加されて降伏（ブレイクダウ
ン）が起こる場合、曲率が大きな部分に電流集中が起こ
り、接合破壊を起こし易いという問題があった。
面ゲート形ＳＩＴにおいては、ソース領域２５を形成す
る際のＮ+ の拡散が浅いため、Ｎ+ −Ｐ- 接合部の湾曲
部の曲率半径Ｒが小さくすなわち曲率が大きくなる。そ
のため、ゲート・ソース間に耐圧以上の逆バイアス電圧
（例えば静電気等）が印加されて降伏（ブレイクダウ
ン）が起こる場合、曲率が大きな部分に電流集中が起こ
り、接合破壊を起こし易いという問題があった。
【０００５】本発明は前記の問題点に鑑みてなされたも
のであって、その目的はゲート・ソース間の逆バイアス
電圧サージ耐量を向上させることができる半導体装置を
提供することにある。
のであって、その目的はゲート・ソース間の逆バイアス
電圧サージ耐量を向上させることができる半導体装置を
提供することにある。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め本発明では、基板の表面部に配設された複数のソース
領域と、そのソース領域を囲むように配設されたゲート
領域とを有し、ソース領域の下方とそれに連続しゲート
領域にいたる間をチャネル領域とする表面ゲートタイプ
の静電誘導形半導体装置において、前記チャネル領域と
ゲート領域の表面に跨がってソース領域と同じタイプの
不純物を含む領域を形成するとともにその領域とゲート
電極とを短絡し、かつソース領域と前記領域との距離を
ゲート・ソース間に降伏電圧より低い所定の逆バイアス
電圧を印加した時にゲート・ソース間が短絡状態となる
大きさとした。
め本発明では、基板の表面部に配設された複数のソース
領域と、そのソース領域を囲むように配設されたゲート
領域とを有し、ソース領域の下方とそれに連続しゲート
領域にいたる間をチャネル領域とする表面ゲートタイプ
の静電誘導形半導体装置において、前記チャネル領域と
ゲート領域の表面に跨がってソース領域と同じタイプの
不純物を含む領域を形成するとともにその領域とゲート
電極とを短絡し、かつソース領域と前記領域との距離を
ゲート・ソース間に降伏電圧より低い所定の逆バイアス
電圧を印加した時にゲート・ソース間が短絡状態となる
大きさとした。
【０００７】
【作用】主電流が電子であるＮチャネルの表面ゲート形
ＳＩＴについて述べると、ゲートに順バイアスをかける
とゲートから注入されたホールによってチャネル領域の
電位が下がり、ソースからの電子の注入が誘導されてド
レイン・ソース間に電子電流が流れてオン状態となる。
ＳＩＴについて述べると、ゲートに順バイアスをかける
とゲートから注入されたホールによってチャネル領域の
電位が下がり、ソースからの電子の注入が誘導されてド
レイン・ソース間に電子電流が流れてオン状態となる。
【０００８】ゲート・ソース間に静電気等により逆バイ
アス電圧が印加され、その値がゲート・ソース間のＰ−
Ｎ接合がブレイクダウンする値より低い所定の値に達す
ると、チャネル領域とゲート領域の表面に跨がって形成
された領域を介してソース・ゲート間が短絡状態となっ
てソース・ゲート間に比較的広い範囲を介して電流が流
れる（パンチスルーが生じる）。Ｐ−Ｎ接合がブレイク
ダウンする場合はソース領域の曲率の大きな特定部分に
電流集中が起こるが、パンチスルーの場合は電流集中を
起こしにくい。
アス電圧が印加され、その値がゲート・ソース間のＰ−
Ｎ接合がブレイクダウンする値より低い所定の値に達す
ると、チャネル領域とゲート領域の表面に跨がって形成
された領域を介してソース・ゲート間が短絡状態となっ
てソース・ゲート間に比較的広い範囲を介して電流が流
れる（パンチスルーが生じる）。Ｐ−Ｎ接合がブレイク
ダウンする場合はソース領域の曲率の大きな特定部分に
電流集中が起こるが、パンチスルーの場合は電流集中を
起こしにくい。
【０００９】
【実施例】以下、本発明をＮチャネルの表面ゲート形Ｓ
ＩＴに具体化した一実施例を図１及び図２に従って説明
する。
ＩＴに具体化した一実施例を図１及び図２に従って説明
する。
【００１０】図２に示すように、ドレイン領域１を構成
するＮ型（Ｎ+ ）のシリコン基板２の上にＮ- 型のエピ
タキシャル層３が形成されている。図１及び図２に示す
ようにエピタキシャル層３の表面には周囲がＰのゲート
領域４で囲まれた複数のＰ- のチャネル領域５が長四角
形状に形成され、各チャネル領域５内にＮ+ のソース領
域６が長四角形状に形成されている。ゲート領域４及び
チャネル領域５の表面には各チャネル領域５の長手方向
両端と対応する位置に、ゲート領域４及びチャネル領域
５に跨がってソース領域６と同じタイプの不純物を含む
Ｎ+ 領域７が形成されている。ソース領域６とＮ+ 領域
７との距離は、ゲート・ソース間に降伏（ブレイクダウ
ン）電圧より低い所定の逆バイアス電圧を印加した時に
ゲート・ソース間が短絡状態（ソース領域６−チャネル
領域５−Ｎ+ 領域７間にパンチスルーが生じる）となる
大きさに設定されている。
するＮ型（Ｎ+ ）のシリコン基板２の上にＮ- 型のエピ
タキシャル層３が形成されている。図１及び図２に示す
ようにエピタキシャル層３の表面には周囲がＰのゲート
領域４で囲まれた複数のＰ- のチャネル領域５が長四角
形状に形成され、各チャネル領域５内にＮ+ のソース領
域６が長四角形状に形成されている。ゲート領域４及び
チャネル領域５の表面には各チャネル領域５の長手方向
両端と対応する位置に、ゲート領域４及びチャネル領域
５に跨がってソース領域６と同じタイプの不純物を含む
Ｎ+ 領域７が形成されている。ソース領域６とＮ+ 領域
７との距離は、ゲート・ソース間に降伏（ブレイクダウ
ン）電圧より低い所定の逆バイアス電圧を印加した時に
ゲート・ソース間が短絡状態（ソース領域６−チャネル
領域５−Ｎ+ 領域７間にパンチスルーが生じる）となる
大きさに設定されている。
【００１１】前記ゲート領域４、チャネル領域５、ソー
ス領域６及びＮ+領域７の表面にはＳｉＯ2 からなる絶
縁膜８が形成されている。ソース領域６及びＮ+ 領域７
と対応する絶縁膜８上にはコンタクトホールにおいてソ
ース領域６及びＮ+ 領域７とそれぞれ接合する状態でド
ープトポリシリコン層９，１０が形成され、ドープトポ
リシリコン層９の上にソース電極１１が形成されてい
る。又、ゲート領域４と対応する絶縁膜８上には絶縁膜
８に形成されたコンタクトホールにおいてゲート領域４
に接合されるとともに、一部が前記Ｎ+ 領域７と接合状
態で形成されたドープトポリシリコン層１０の一部と接
合された状態でゲート電極１３が形成されている。すな
わち、前記Ｎ+ 領域７はドープトポリシリコン層１０を
介してゲート電極１３と短絡されている。又、シリコン
基板２の裏面にドレイン電極１３が形成されている。
ス領域６及びＮ+領域７の表面にはＳｉＯ2 からなる絶
縁膜８が形成されている。ソース領域６及びＮ+ 領域７
と対応する絶縁膜８上にはコンタクトホールにおいてソ
ース領域６及びＮ+ 領域７とそれぞれ接合する状態でド
ープトポリシリコン層９，１０が形成され、ドープトポ
リシリコン層９の上にソース電極１１が形成されてい
る。又、ゲート領域４と対応する絶縁膜８上には絶縁膜
８に形成されたコンタクトホールにおいてゲート領域４
に接合されるとともに、一部が前記Ｎ+ 領域７と接合状
態で形成されたドープトポリシリコン層１０の一部と接
合された状態でゲート電極１３が形成されている。すな
わち、前記Ｎ+ 領域７はドープトポリシリコン層１０を
介してゲート電極１３と短絡されている。又、シリコン
基板２の裏面にドレイン電極１３が形成されている。
【００１２】前記のように構成された表面ゲート形ＳＩ
Ｔはソース領域６及びドープトポリシリコン層９を形成
する工程において絶縁膜８に形成するコンタクトホール
用のパターンを変更することにより、ソース領域６とＮ
+ 領域７及びドープトポリシリコン層９，１０が同時に
形成される。ドープトポリシリコン層９，１０はソース
領域６及びＮ+ 領域７の形成時には一体に形成されてい
るが、ソース領域６及びＮ+ 領域７が形成された後、エ
ッチングにより分離される。すなわち、前記の表面ゲー
ト形ＳＩＴは従来と同様の製造工程により容易に製造で
きる。
Ｔはソース領域６及びドープトポリシリコン層９を形成
する工程において絶縁膜８に形成するコンタクトホール
用のパターンを変更することにより、ソース領域６とＮ
+ 領域７及びドープトポリシリコン層９，１０が同時に
形成される。ドープトポリシリコン層９，１０はソース
領域６及びＮ+ 領域７の形成時には一体に形成されてい
るが、ソース領域６及びＮ+ 領域７が形成された後、エ
ッチングにより分離される。すなわち、前記の表面ゲー
ト形ＳＩＴは従来と同様の製造工程により容易に製造で
きる。
【００１３】次に前記の表面ゲート形ＳＩＴの動作を説
明する。この表面ゲート形ＳＩＴはソース接地でドレイ
ンＤを＋電位にし、ソース・ドレイン間に順バイアスを
印加した状態で使用され、ゲートＧがソースＳと等電位
にあるときはチャネル領域５の電位が高く、電流が流れ
ずにオフ状態となる。ゲートＧに順バイアスを加える
と、ゲート領域４からチャネル領域５へホールが注入さ
れ、ソース領域６の直下部分の電位が下がる。そして、
ソース領域６からの電子の注入が誘導され、ドレイン・
ソース間に電子電流が流れてＳＩＴはオン状態になる。
ソースからの電流はチャネル領域の電位により制御され
る。すなわち、ゲート電流ＩG に応じたドレイン電流Ｉ
D を流すことができる。そして、ゲート電流ＩG を０に
する（ゲートをソースと等電位に戻す）か、ゲートに逆
バイアスを加えてチャネル領域５のホールを取り去る
と、ＳＩＴはオフ状態に移行する。
明する。この表面ゲート形ＳＩＴはソース接地でドレイ
ンＤを＋電位にし、ソース・ドレイン間に順バイアスを
印加した状態で使用され、ゲートＧがソースＳと等電位
にあるときはチャネル領域５の電位が高く、電流が流れ
ずにオフ状態となる。ゲートＧに順バイアスを加える
と、ゲート領域４からチャネル領域５へホールが注入さ
れ、ソース領域６の直下部分の電位が下がる。そして、
ソース領域６からの電子の注入が誘導され、ドレイン・
ソース間に電子電流が流れてＳＩＴはオン状態になる。
ソースからの電流はチャネル領域の電位により制御され
る。すなわち、ゲート電流ＩG に応じたドレイン電流Ｉ
D を流すことができる。そして、ゲート電流ＩG を０に
する（ゲートをソースと等電位に戻す）か、ゲートに逆
バイアスを加えてチャネル領域５のホールを取り去る
と、ＳＩＴはオフ状態に移行する。
【００１４】ゲート・ソース間に静電気等により大きな
逆バイアス電圧が印加された場合、逆バイアス電圧の値
がゲート・ソース間のＰ−Ｎ接合がブレイクダウンする
値より低い所定の値に達すると、チャネル領域５とゲー
ト領域４の表面に跨がって形成されたＮ+ 領域７を介し
てソース・ゲート間が短絡状態となり、パンチスルーに
よる電流が流れる。Ｐ−Ｎ接合がブレイクダウンする場
合はソース領域６の曲率の大きな特定部分に電流集中が
起こるが、パンチスルーの場合はソース・ゲート間に比
較的広い範囲を介して電流が流れるため電流集中を起こ
しにくい。従って、ゲート・ソース間の逆電圧破壊耐量
（サージ耐量）が向上する。又、従来の表面ゲート形Ｓ
ＩＴではソース領域の曲率により耐圧が決まっており、
温度変化により耐圧が変動するという不都合があるが、
パンチスルー型の耐圧設定にすると、温度変化による耐
圧変動が妨げられ、ゲート・ソース間耐圧が温度の影響
を受けずに精度良く設定でき、半導体装置の信頼性が向
上する。
逆バイアス電圧が印加された場合、逆バイアス電圧の値
がゲート・ソース間のＰ−Ｎ接合がブレイクダウンする
値より低い所定の値に達すると、チャネル領域５とゲー
ト領域４の表面に跨がって形成されたＮ+ 領域７を介し
てソース・ゲート間が短絡状態となり、パンチスルーに
よる電流が流れる。Ｐ−Ｎ接合がブレイクダウンする場
合はソース領域６の曲率の大きな特定部分に電流集中が
起こるが、パンチスルーの場合はソース・ゲート間に比
較的広い範囲を介して電流が流れるため電流集中を起こ
しにくい。従って、ゲート・ソース間の逆電圧破壊耐量
（サージ耐量）が向上する。又、従来の表面ゲート形Ｓ
ＩＴではソース領域の曲率により耐圧が決まっており、
温度変化により耐圧が変動するという不都合があるが、
パンチスルー型の耐圧設定にすると、温度変化による耐
圧変動が妨げられ、ゲート・ソース間耐圧が温度の影響
を受けずに精度良く設定でき、半導体装置の信頼性が向
上する。
【００１５】なお、本発明は前記実施例に限定されるも
のではなく、例えば、Ｎ+ 領域７をチャネル領域５の長
手方向両端と対応する位置以外に形成したり、ソース領
域６とソース電極１１あるいはＮ+ 領域７とゲート電極
１２との間にドープトポリシリコン層９，１０を設けず
に、両者を直接接合してもよい。又、ＮチャネルのＳＩ
Ｔに代えてＰチャネルのＳＩＴに適用してもよい。この
場合ソース及びドレインがＰ型、ゲートがＮ型となり、
ホールが主たるキャリアとなる。
のではなく、例えば、Ｎ+ 領域７をチャネル領域５の長
手方向両端と対応する位置以外に形成したり、ソース領
域６とソース電極１１あるいはＮ+ 領域７とゲート電極
１２との間にドープトポリシリコン層９，１０を設けず
に、両者を直接接合してもよい。又、ＮチャネルのＳＩ
Ｔに代えてＰチャネルのＳＩＴに適用してもよい。この
場合ソース及びドレインがＰ型、ゲートがＮ型となり、
ホールが主たるキャリアとなる。
【００１６】
【発明の効果】以上詳述したように本発明によれば、ゲ
ート・ソース間に所定値以上の逆バイアス電圧が印加さ
れると、パンチスルーが生じてソース・ゲート間にソー
ス領域とチャネル領域との接合面の比較的広い範囲を介
して電流が流れ、逆電圧破壊耐量（サージ耐量）が向上
する。又、ゲート・ソース間耐圧が温度の影響を受けず
に精度良く設定でき、半導体装置の信頼性が向上する。
又、従来の半導体装置と同様な製造工程で製造すること
ができる。
ート・ソース間に所定値以上の逆バイアス電圧が印加さ
れると、パンチスルーが生じてソース・ゲート間にソー
ス領域とチャネル領域との接合面の比較的広い範囲を介
して電流が流れ、逆電圧破壊耐量（サージ耐量）が向上
する。又、ゲート・ソース間耐圧が温度の影響を受けず
に精度良く設定でき、半導体装置の信頼性が向上する。
又、従来の半導体装置と同様な製造工程で製造すること
ができる。
【図１】本発明を具体化した一実施例の表面ゲート形Ｓ
ＩＴの一部破断部分平面図である。
ＩＴの一部破断部分平面図である。
【図２】図１のＡ−Ａ線拡大断面図である。
【図３】従来の表面ゲート形ＳＩＴの一部省略概略斜視
図である。
図である。
【図４】同じく部分拡大断面図である。
２…シリコン基板、４…ゲート領域、５…チャネル領
域、６…ソース領域、７…Ｎ+ 領域、９，１０…ドープ
トポリシリコン層、１２…ゲート電極、Ｇ…ゲート、Ｓ
…ソース。
域、６…ソース領域、７…Ｎ+ 領域、９，１０…ドープ
トポリシリコン層、１２…ゲート電極、Ｇ…ゲート、Ｓ
…ソース。
Claims (1)
- 【請求項１】 基板の表面部に配設された複数のソース
領域と、そのソース領域を囲むように配設されたゲート
領域とを有し、ソース領域の下方とそれに連続しゲート
領域にいたる間をチャネル領域とする表面ゲートタイプ
の静電誘導形半導体装置において、前記チャネル領域と
ゲート領域の表面に跨がってソース領域と同じタイプの
不純物を含む領域を形成するとともにその領域とゲート
電極とを短絡し、かつソース領域と前記領域との距離を
ゲート・ソース間に降伏電圧より低い所定の逆バイアス
電圧を印加した時にゲート・ソース間が短絡状態となる
大きさとした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23519091A JPH0575145A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23519091A JPH0575145A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575145A true JPH0575145A (ja) | 1993-03-26 |
Family
ID=16982412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23519091A Pending JPH0575145A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575145A (ja) |
-
1991
- 1991-09-13 JP JP23519091A patent/JPH0575145A/ja active Pending
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