JPH1168106A - トランジスタ構成素子とその製造方法 - Google Patents
トランジスタ構成素子とその製造方法Info
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Abstract
(57)【要約】
【課題】 高い電流負荷能力及び良好な導通特性を有す
るトランジスタ構成素子乃至は高い電流負荷能力を有す
る構成素子の簡単な製造方法を提供することである。 【解決手段】 上記課題は、裏面側接続部は、強くｐ-
ドープされ拡散領域として形成された領域を介してｐ-
基板に電気的に接続されていること、及び裏面側接続部
を装着する前にｐ-ドープ原子がｐ-基板の裏面側に拡散
注入されることによって解決される。
るトランジスタ構成素子乃至は高い電流負荷能力を有す
る構成素子の簡単な製造方法を提供することである。 【解決手段】 上記課題は、裏面側接続部は、強くｐ-
ドープされ拡散領域として形成された領域を介してｐ-
基板に電気的に接続されていること、及び裏面側接続部
を装着する前にｐ-ドープ原子がｐ-基板の裏面側に拡散
注入されることによって解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つの
絶縁されたゲート電極とｐ-基板において横方向の及び
垂直方向の電流フローとを有するトランジスタ構成素子
であって、ｐ-基板の表面側にｎ-領域が配置されてお
り、このｎ-領域にはまた強くｐ-ドープされたアノード
領域が埋め込まれており、垂直方向の電流フローは裏面
側接続部を介して行われるトランジスタ構成素子、乃至
は表面側に配置されるカソード端子、アノード端子及び
ゲート端子を有し、さらに裏面側に配置される裏面側接
続部を有する、ｐ-基板に半導体構成素子を製造するた
めの方法に関する。
絶縁されたゲート電極とｐ-基板において横方向の及び
垂直方向の電流フローとを有するトランジスタ構成素子
であって、ｐ-基板の表面側にｎ-領域が配置されてお
り、このｎ-領域にはまた強くｐ-ドープされたアノード
領域が埋め込まれており、垂直方向の電流フローは裏面
側接続部を介して行われるトランジスタ構成素子、乃至
は表面側に配置されるカソード端子、アノード端子及び
ゲート端子を有し、さらに裏面側に配置される裏面側接
続部を有する、ｐ-基板に半導体構成素子を製造するた
めの方法に関する。
【０００２】
【従来の技術】絶縁されたゲートを有する横形バイポー
ラトランジスタとして形成されたトランジスタ構成素子
はすでに公知である。このトランジスタ構成素子は横方
向及び垂直方向の電流フローを有する（D.N.Pattanayak
et al, IEEE Trans. ED-33,P.1956〜1963, 1986）。こ
のトランジスタ構成素子はそこにｎ-チャネルＬＩＧＢ
Ｔ（Lateral Isolated Bipolar Transistor）としてエ
ピタキシャル成長されたシリコン上に形成される。この
エピタキシャル成長されたシリコンは低ドープ又は高ド
ープされたｐ-基板上で成長する。この場合、この構成
素子の裏面側は裏面側接続部を介して接続される。さら
に公知のＬＩＧＢＴにおいて高い阻止能力を実現するた
めに、同様にエピタキシャル層を使用しながらＲＥＳＵ
ＲＦ（＝Reduced Surface Field)原理を適用することが
公知である（J.A.Appels et al, IEDM Tech. Dig.P.238
〜241, 1979）。
ラトランジスタとして形成されたトランジスタ構成素子
はすでに公知である。このトランジスタ構成素子は横方
向及び垂直方向の電流フローを有する（D.N.Pattanayak
et al, IEEE Trans. ED-33,P.1956〜1963, 1986）。こ
のトランジスタ構成素子はそこにｎ-チャネルＬＩＧＢ
Ｔ（Lateral Isolated Bipolar Transistor）としてエ
ピタキシャル成長されたシリコン上に形成される。この
エピタキシャル成長されたシリコンは低ドープ又は高ド
ープされたｐ-基板上で成長する。この場合、この構成
素子の裏面側は裏面側接続部を介して接続される。さら
に公知のＬＩＧＢＴにおいて高い阻止能力を実現するた
めに、同様にエピタキシャル層を使用しながらＲＥＳＵ
ＲＦ（＝Reduced Surface Field)原理を適用することが
公知である（J.A.Appels et al, IEDM Tech. Dig.P.238
〜241, 1979）。
【０００３】
【発明が解決しようとする課題】本発明の課題は、高い
電流負荷能力及び良好な導通特性を有するトランジスタ
構成素子乃至は高い電流負荷能力を有する構成素子の簡
単な製造方法を提供することである。
電流負荷能力及び良好な導通特性を有するトランジスタ
構成素子乃至は高い電流負荷能力を有する構成素子の簡
単な製造方法を提供することである。
【０００４】
【課題を解決するための手段】上記課題は、裏面側接続
部は、強くｐ-ドープされ拡散領域として形成された領
域を介してｐ-基板に電気的に接続されていること、及
び裏面側接続部を装着する前にｐ-ドープ原子がｐ-基板
の裏面側に拡散注入されることによって解決される。
部は、強くｐ-ドープされ拡散領域として形成された領
域を介してｐ-基板に電気的に接続されていること、及
び裏面側接続部を装着する前にｐ-ドープ原子がｐ-基板
の裏面側に拡散注入されることによって解決される。
【０００５】
【発明の実施の形態】独立請求項の特徴部分の構成を有
する本発明のトランジスタ構成素子及び方法は、従来技
術に対して、高い電流負荷能力及び良好な導通特性とい
う利点乃至は高い電流負荷能力を有する構成素子を簡単
に製造するという利点を有する。１００アンペア／cm2
構成素子面積という規模の電流密度におけるスタティッ
クなスイッチオン状態においてほんの数ボルトの電圧降
下しか発生しない。拡散によってｐ−-基板に形成され
るｐ−/ｐ＋-接合部を介して裏面側接続部を結合するこ
とによって良好な裏面側結合が得られる。所与の阻止能
力において多くの電荷キャリアが良好な導通特性のため
に使用される。この際、裏面側拡散を有するｐ−-基板
領域に存在する電荷キャリアは、ｐ＋-基板上にエピタ
キシャルに形成されるｐ−-領域で運動する電荷キャリ
アに比較してはるかに長い寿命を有する。このことによ
って、はるかに高い電流負荷能力が得られる。構成素子
における垂直方向電流成分の向上による電流負荷能力の
向上は、エピタキシャルに形成されるｐ−/ｐ＋-接合部
のｐ−-エピタキシャル層の厚みの低減によって可能で
ある。しかし、これはスタティックなスイッチオフの場
合でもとりわけダイナミックなスイッチオフの場合でも
構成素子の阻止能力を低めることの原因となる。裏面側
拡散の場合には拡散プロフィールは、エピタキシャル層
の場合よりもはるかにゆっくりとウェハの深部に流入す
る。これによって、スタティックなスイッチオフの場合
でもとりわけダイナミックなスイッチオフの場合でも阻
止能力が同時に保証されながら高い電流負荷能力が可能
となる。マルチチャネル原理は、ＬＩＧＢＴトランジス
タにおいてもＭＯＳトランジスタにおいても、並列接続
されるチャネル領域によって小さな有効全チャネル抵抗
に寄与し、従って電流負荷能力の向上乃至は良好な導通
特性に寄与する。別の利点は、裏面側拡散の結果として
電流負荷能力向上と同時に保証される高いラッチアップ
耐性である。拡散領域として形成される領域（この領域
を介して構成素子が裏面側接続部に接続されている）に
よってこの構成素子の必要な水平方向電流成分が低下さ
れる。この結果、横方向寄生サイリスタの点弧が阻止さ
れる。同時にこの構成素子は全体として改善された電流
負荷能力を有する。
する本発明のトランジスタ構成素子及び方法は、従来技
術に対して、高い電流負荷能力及び良好な導通特性とい
う利点乃至は高い電流負荷能力を有する構成素子を簡単
に製造するという利点を有する。１００アンペア／cm2
構成素子面積という規模の電流密度におけるスタティッ
クなスイッチオン状態においてほんの数ボルトの電圧降
下しか発生しない。拡散によってｐ−-基板に形成され
るｐ−/ｐ＋-接合部を介して裏面側接続部を結合するこ
とによって良好な裏面側結合が得られる。所与の阻止能
力において多くの電荷キャリアが良好な導通特性のため
に使用される。この際、裏面側拡散を有するｐ−-基板
領域に存在する電荷キャリアは、ｐ＋-基板上にエピタ
キシャルに形成されるｐ−-領域で運動する電荷キャリ
アに比較してはるかに長い寿命を有する。このことによ
って、はるかに高い電流負荷能力が得られる。構成素子
における垂直方向電流成分の向上による電流負荷能力の
向上は、エピタキシャルに形成されるｐ−/ｐ＋-接合部
のｐ−-エピタキシャル層の厚みの低減によって可能で
ある。しかし、これはスタティックなスイッチオフの場
合でもとりわけダイナミックなスイッチオフの場合でも
構成素子の阻止能力を低めることの原因となる。裏面側
拡散の場合には拡散プロフィールは、エピタキシャル層
の場合よりもはるかにゆっくりとウェハの深部に流入す
る。これによって、スタティックなスイッチオフの場合
でもとりわけダイナミックなスイッチオフの場合でも阻
止能力が同時に保証されながら高い電流負荷能力が可能
となる。マルチチャネル原理は、ＬＩＧＢＴトランジス
タにおいてもＭＯＳトランジスタにおいても、並列接続
されるチャネル領域によって小さな有効全チャネル抵抗
に寄与し、従って電流負荷能力の向上乃至は良好な導通
特性に寄与する。別の利点は、裏面側拡散の結果として
電流負荷能力向上と同時に保証される高いラッチアップ
耐性である。拡散領域として形成される領域（この領域
を介して構成素子が裏面側接続部に接続されている）に
よってこの構成素子の必要な水平方向電流成分が低下さ
れる。この結果、横方向寄生サイリスタの点弧が阻止さ
れる。同時にこの構成素子は全体として改善された電流
負荷能力を有する。
【０００６】必要な水平方向電流成分の低減及びこれに
よるラッチアップ耐性の向上の結果、選択的に構成素子
の全面積が多少小さくなる。これは有利かつ所有面積節
約である。
よるラッチアップ耐性の向上の結果、選択的に構成素子
の全面積が多少小さくなる。これは有利かつ所有面積節
約である。
【０００７】ＬＩＧＢＴにおいてはマルチチャネル原理
はラッチアップ耐性にポジティブな影響を与える。多数
の並列接続されたチャネル領域によって寄生サイリスタ
毎に比較的小さな電流が流れる。これによって同時にこ
の寄生サイリスタ点弧の危険性が低下する。さらに、拡
散領域として形成される領域を介する裏面側接合は、高
いパルス耐性を与える。すなわち、この構成素子は高い
電圧と高い電流密度との同時発生を処理する。エピタキ
シによるｐ−/ｐ＋-接合部の形成とは対照的に、拡散領
域として形成することによって比較的小さなドーピング
勾配が成立する。これによって、とりわけダイナミック
なスイッチオフの場合に高いパルス耐性が保証される。
この比較的小さなドーピング勾配の結果、構成素子にお
ける垂直方向電流フローは阻止能力と同様に基板の厚さ
の変化に対してより鈍感に反応する。これによって構成
素子の比較的簡単な製造が可能となる。
はラッチアップ耐性にポジティブな影響を与える。多数
の並列接続されたチャネル領域によって寄生サイリスタ
毎に比較的小さな電流が流れる。これによって同時にこ
の寄生サイリスタ点弧の危険性が低下する。さらに、拡
散領域として形成される領域を介する裏面側接合は、高
いパルス耐性を与える。すなわち、この構成素子は高い
電圧と高い電流密度との同時発生を処理する。エピタキ
シによるｐ−/ｐ＋-接合部の形成とは対照的に、拡散領
域として形成することによって比較的小さなドーピング
勾配が成立する。これによって、とりわけダイナミック
なスイッチオフの場合に高いパルス耐性が保証される。
この比較的小さなドーピング勾配の結果、構成素子にお
ける垂直方向電流フローは阻止能力と同様に基板の厚さ
の変化に対してより鈍感に反応する。これによって構成
素子の比較的簡単な製造が可能となる。
【０００８】従属請求項に記載の手段によって独立請求
項に記載の装置乃至は方法の有利な改良実施形態が可能
である。
項に記載の装置乃至は方法の有利な改良実施形態が可能
である。
【０００９】構成素子の表面側に設けられるｎ-領域を
ＲＥＳＵＲＦ領域として構成することは有利には降伏電
圧を高めることをもたらす。すなわち、ＲＥＳＵＲＦ層
のドーピング濃度と共働してこのＲＥＳＵＲＦ層の薄さ
のために得られる空間電荷ゾーンにおける電界強度の有
利な経過の結果として構成素子の電圧耐性が向上する。
降伏電圧を高めるべきではない場合には、選択的に比較
的小さい横方向の広がりを選択すればよい。この結果、
例えば同一の所与のチップ面積上にマルチチャネル配置
又は単に複数の構成素子の並列接続することで高い電流
負荷能力乃至は高いラッチアップ耐性を保証することが
できる。この比較的小さな横方向拡張の代わりに、より
高い降伏電圧を保証する方法を選択すれば、このＲＥＳ
ＵＲＦ領域によってスタティックなスイッチオフ状態
（すなわちにゲート電極に電圧が印加されていない場
合）において数百ボルトの降伏電圧が可能になる。エピ
タキシャル分離による代わりにＲＥＳＵＲＦ領域を拡散
プロセスによって製造する場合、裏面側拡散と同様に電
荷キャリアの寿命が長くなる。この電荷キャリア寿命が
長くなることはまた構成素子の導通特性にポジティブな
影響を与える。
ＲＥＳＵＲＦ領域として構成することは有利には降伏電
圧を高めることをもたらす。すなわち、ＲＥＳＵＲＦ層
のドーピング濃度と共働してこのＲＥＳＵＲＦ層の薄さ
のために得られる空間電荷ゾーンにおける電界強度の有
利な経過の結果として構成素子の電圧耐性が向上する。
降伏電圧を高めるべきではない場合には、選択的に比較
的小さい横方向の広がりを選択すればよい。この結果、
例えば同一の所与のチップ面積上にマルチチャネル配置
又は単に複数の構成素子の並列接続することで高い電流
負荷能力乃至は高いラッチアップ耐性を保証することが
できる。この比較的小さな横方向拡張の代わりに、より
高い降伏電圧を保証する方法を選択すれば、このＲＥＳ
ＵＲＦ領域によってスタティックなスイッチオフ状態
（すなわちにゲート電極に電圧が印加されていない場
合）において数百ボルトの降伏電圧が可能になる。エピ
タキシャル分離による代わりにＲＥＳＵＲＦ領域を拡散
プロセスによって製造する場合、裏面側拡散と同様に電
荷キャリアの寿命が長くなる。この電荷キャリア寿命が
長くなることはまた構成素子の導通特性にポジティブな
影響を与える。
【００１０】アノード領域の周囲にバッファ層を設ける
ことによって、パンチスルー効果が回避される。このア
ノード領域が大きなドーピング濃度及び大きな厚さを有
し、従ってバッファ層がｎ-領域よりも大きな注入深度
を有する場合、さらにパンチスルー効果の回避が保証さ
れることにより良好な裏面側結合、つまり良好な導通特
性が可能となる。
ことによって、パンチスルー効果が回避される。このア
ノード領域が大きなドーピング濃度及び大きな厚さを有
し、従ってバッファ層がｎ-領域よりも大きな注入深度
を有する場合、さらにパンチスルー効果の回避が保証さ
れることにより良好な裏面側結合、つまり良好な導通特
性が可能となる。
【００１１】強くドープされたドープゾーン（このドー
プゾーンを介してカソード端子乃至はソース端子が半導
体基板と接続されている）を設けることにより、端子に
おける接続抵抗が僅少になる。
プゾーンを介してカソード端子乃至はソース端子が半導
体基板と接続されている）を設けることにより、端子に
おける接続抵抗が僅少になる。
【００１２】
【実施例】本発明の実施例を図面にもとづいて詳しく説
明する。
明する。
【００１３】図１はＬＩＧＢＴとして構成された、裏面
側接続部７を有するトランジスタ構成素子を示してい
る。ｐ-基板３の表面側として示されている側にはｎ-領
域４が設けられている。このｎ-領域４にはまたｐ-ウェ
ル１１が埋め込まれている。図１は図２〜図４までと同
様に構成素子の断面図を示している。半導体構成素子の
今名前を挙げた領域及び以下においてさらに記述してゆ
く領域は引き続き図５〜図８までの平面図でも使用され
る。ｐ-ウェル１１にはまたｎ-ウェル１２が埋め込まれ
ている。このｎ-ウェル１２はカソード端子１６を介し
てアース１４に接続されている。同様に、ｐ-ウェル１
１は強くｐ-ドープされたドープゾーン１９を介してカ
ソード端子１６に接続されている。ｐ-ウェル１１から
ｎ-領域４の部分によって空間的に分離されて、強くｐ-
ドープされたアノード領域５がこのｎ-領域４に埋め込
まれている。このアノード領域５は、ｎ-領域４よりも
より強くｎ-ドープされたバッファ層によってこのｎ-領
域４から遮蔽されている。この遮蔽はその下に設けられ
ているｐ-基板３に対しても行われている。アノード領
域５はアノード端子１７を介して電気的に接続可能であ
る。カソード端子１６ならびにアノード端子１７にはカ
ソードフィールドプレート１５乃至はアノードフィール
ドプレート１８が電界遮蔽のために設けられている。ｎ
-ウェル１２とｎ-領域４との間のｐ-ウェル１１の、反
転チャネル領域４１として切換可能に設けられている領
域はゲート電極１３を介して制御される。このゲート電
極１３は絶縁層１によって半導体基板から絶縁されてい
る。アノードフィールドプレートならびにカソードフィ
ールドプレートはこのゲート電極から別の絶縁層２によ
って絶縁されている。例えば窒化シリコンから成るさら
に別の絶縁層９２はパッシベーション層として構成素子
全体を被覆し、さらにこの絶縁層９２はボンディングパ
ッドを介してのみ外部に接続されており、このボンディ
ングパッドを介してこの構成素子は制御される。図１の
実施例ではバッファ層６の注入深度１０はｎ-領域４の
注入深度９よりも大きく選択されている。半導体基板の
裏面側として示されている側に配置されている裏面側接
続部７はカソード端子１６と同様にアース１４に接続さ
れている。半導体基板３への電気的接続は、拡散領域と
して形成され強くｐ-ドープされた領域８を介して行わ
れる。図１において参照番号２１乃至は２２によって示
されている線は第１及び第２の対称線を示す。この第１
及び第２の対称線を基準にしてこの図示された部分２０
は鏡に写った影像のように複数個連なる。この構成素子
の外縁全体はアースに接続されており、かつこの構成素
子を外部から遮蔽するために深いｐ＋-拡散部を含んで
いる。このｐ＋-拡散部はｐ−-基板の中にまで達してい
る（図面では図示せず）。
側接続部７を有するトランジスタ構成素子を示してい
る。ｐ-基板３の表面側として示されている側にはｎ-領
域４が設けられている。このｎ-領域４にはまたｐ-ウェ
ル１１が埋め込まれている。図１は図２〜図４までと同
様に構成素子の断面図を示している。半導体構成素子の
今名前を挙げた領域及び以下においてさらに記述してゆ
く領域は引き続き図５〜図８までの平面図でも使用され
る。ｐ-ウェル１１にはまたｎ-ウェル１２が埋め込まれ
ている。このｎ-ウェル１２はカソード端子１６を介し
てアース１４に接続されている。同様に、ｐ-ウェル１
１は強くｐ-ドープされたドープゾーン１９を介してカ
ソード端子１６に接続されている。ｐ-ウェル１１から
ｎ-領域４の部分によって空間的に分離されて、強くｐ-
ドープされたアノード領域５がこのｎ-領域４に埋め込
まれている。このアノード領域５は、ｎ-領域４よりも
より強くｎ-ドープされたバッファ層によってこのｎ-領
域４から遮蔽されている。この遮蔽はその下に設けられ
ているｐ-基板３に対しても行われている。アノード領
域５はアノード端子１７を介して電気的に接続可能であ
る。カソード端子１６ならびにアノード端子１７にはカ
ソードフィールドプレート１５乃至はアノードフィール
ドプレート１８が電界遮蔽のために設けられている。ｎ
-ウェル１２とｎ-領域４との間のｐ-ウェル１１の、反
転チャネル領域４１として切換可能に設けられている領
域はゲート電極１３を介して制御される。このゲート電
極１３は絶縁層１によって半導体基板から絶縁されてい
る。アノードフィールドプレートならびにカソードフィ
ールドプレートはこのゲート電極から別の絶縁層２によ
って絶縁されている。例えば窒化シリコンから成るさら
に別の絶縁層９２はパッシベーション層として構成素子
全体を被覆し、さらにこの絶縁層９２はボンディングパ
ッドを介してのみ外部に接続されており、このボンディ
ングパッドを介してこの構成素子は制御される。図１の
実施例ではバッファ層６の注入深度１０はｎ-領域４の
注入深度９よりも大きく選択されている。半導体基板の
裏面側として示されている側に配置されている裏面側接
続部７はカソード端子１６と同様にアース１４に接続さ
れている。半導体基板３への電気的接続は、拡散領域と
して形成され強くｐ-ドープされた領域８を介して行わ
れる。図１において参照番号２１乃至は２２によって示
されている線は第１及び第２の対称線を示す。この第１
及び第２の対称線を基準にしてこの図示された部分２０
は鏡に写った影像のように複数個連なる。この構成素子
の外縁全体はアースに接続されており、かつこの構成素
子を外部から遮蔽するために深いｐ＋-拡散部を含んで
いる。このｐ＋-拡散部はｐ−-基板の中にまで達してい
る（図面では図示せず）。
【００１４】図示されたＬＩＧＢＴトランジスタにおい
て正の電位がゲート電極１３に印加される場合、ｐ-ウ
ェル１１の部分で電子が絶縁層１の下側の表面に移動す
る。この結果、反転チャネル４１が形成される。基準電
位（アース）に対して正の電位がアノード端子１７に印
加されると、電子がｎ-ウェル１２から反転チャネル及
びｎ領域を通過してアノード領域５へ流れる。このアノ
ード領域５から正孔がｎ-領域４の中に注入される。こ
れによってｎ-領域４は導電性変調される。この横方向
電流フローに加えて、アノード領域５と裏面側接続部７
との間に垂直方向電流フローが流れる。この垂直方向電
流フローは、アノード領域５によって注入された正孔の
ために、とりわけダイナミックスイッチオフの場合、す
なわち誘導性負荷がカソードとアノードとの間に印加さ
れる場合、ほぼ独占的に正孔によって輸送される。トラ
ンジスタ構成素子の定常的なスイッチオン状態ではほぼ
全電流の１/３が裏面側接続部７を介して流れる。スイ
ッチオフの場合、とりわけ誘導性負荷の場合、ほぼ８０
％が、アノード領域５、ｎ-ドープされたバッファ層６
及び強くｐ-ドープされた領域８を有するｐ-基板３によ
ってＰＮＰトランジスタとして機能する層序を介して流
れる。前述の横方向電流路の他に、今説明した垂直方向
電流路ができるだけ大きな電流負荷能力、すなわち良好
な導通特性を有するべきである。これによって、大きな
電流だとラッチアップの原因になる部分で横方向電流が
低下する場合、とりわけこの垂直方向電流路の良好な電
流負荷能力は有利である。このラッチアップは寄生サイ
リスタの意図せざる点弧によって説明される。この寄生
サイリスタは横方向に次々と連続する領域１２、１１、
４乃至は６及び５から形成される。ｎ-ウェル１２及び
ｐ-ウェル１１はカソード端子１６を介して短絡されて
いる。しかし、アノード領域５から注入される正孔がウ
ェル１２の下側のｐ-ウェル１１を通過してカソード端
子１６に到達するならば、横方向電圧降下が起こり、こ
の横方向電圧降下はｎ-ウェル１２及びｐ-ウェル１１か
ら形成される横方向ダイオードを制御し、この結果上述
の寄生サイリスタが点弧され、電流フローはもはや容易
にはゲート電極によってコントロールできなくなる。従
来技術に対して、ここでは強くｐ-ドープされた領域８
が、弱くドープされたｐ-基板３の拡散領域として形成
されており、高ドープされたｐ-基板が弱くドープされ
たｐ-ドープ層の上にエピタキシャルに形成されてはい
ない。このことによって拡散プロフィール、すなわちｐ
-ドープ原子の濃度分散が発生する。このｐ-ドープ原子
の濃度分散は裏面側から見るとエピタキシャル層への基
板拡散よりもはるかにゆっくりとウェハの深部に広がっ
てゆく。ｐ−/ｐ＋-接合部の比較的小さい濃度勾配によ
って局所的電界強度は比較的低くなる。このことによっ
て、ダイナミックなスイッチオフの場合に主に正孔によ
り輸送される高い垂直方向電流のためにダイナミックな
アバランシェ（電子雪崩機構）の阻止が、従って比較的
高いパルス耐性がもたらされる。エピタキシャルプロセ
スを介して得られるような高ドーピングだけでは、しか
し、目的を達成できない。というのも、大きな濃度勾配
は高い損失電力をもたらすからである。 これに対し
て、ＬＩＧＢＴ構造に存在する垂直ＰＮＰトランジスタ
はｐ＋-裏面側拡散によって電気的に良好に裏面側に接
続され、スタティックなスイッチオンの場合に問題なく
全電流のほぼ１/３を輸送し、ダイナミックなスイッチ
オフの場合には８０％を輸送する。裏面側拡散を使用す
ることは高ドープされた基板上のエピタキシに比べて次
のような利点を有する。すなわち、ＬＩＧＢＴのパルス
耐性がより高くなる。というのも、拡散プロフィールは
ウェハの深部へとゆっくり広がって行くからである。高
電圧及び高電流におけるダイナミックなアバランシェ降
伏がとりわけスイッチオフの場合により良好に抑制でき
る。さらに、導通特性、すなわち所定の電流密度でのス
イッチオン状態におけるアノードと裏面側接続部７との
間の電圧降下は、裏面側拡散のゆっくりとした広がりの
ために、ｐ-基板の厚さの変動にあまり敏感に反応しな
い。さらに、同じドーピング濃度の基板領域のエピタキ
シャルゾーンに比べて、電荷キャリアの寿命がより長
い。電荷キャリアの寿命が一般的に長いので、導通特性
はキャリア寿命によって左右されない。この理由からＲ
ＥＳＵＲＦ領域（このＲＥＳＵＲＦ領域については次に
説明する）もできるだけエピタキシャルに製造されるの
ではなく拡散プロセスによって製造されるべきである。
て正の電位がゲート電極１３に印加される場合、ｐ-ウ
ェル１１の部分で電子が絶縁層１の下側の表面に移動す
る。この結果、反転チャネル４１が形成される。基準電
位（アース）に対して正の電位がアノード端子１７に印
加されると、電子がｎ-ウェル１２から反転チャネル及
びｎ領域を通過してアノード領域５へ流れる。このアノ
ード領域５から正孔がｎ-領域４の中に注入される。こ
れによってｎ-領域４は導電性変調される。この横方向
電流フローに加えて、アノード領域５と裏面側接続部７
との間に垂直方向電流フローが流れる。この垂直方向電
流フローは、アノード領域５によって注入された正孔の
ために、とりわけダイナミックスイッチオフの場合、す
なわち誘導性負荷がカソードとアノードとの間に印加さ
れる場合、ほぼ独占的に正孔によって輸送される。トラ
ンジスタ構成素子の定常的なスイッチオン状態ではほぼ
全電流の１/３が裏面側接続部７を介して流れる。スイ
ッチオフの場合、とりわけ誘導性負荷の場合、ほぼ８０
％が、アノード領域５、ｎ-ドープされたバッファ層６
及び強くｐ-ドープされた領域８を有するｐ-基板３によ
ってＰＮＰトランジスタとして機能する層序を介して流
れる。前述の横方向電流路の他に、今説明した垂直方向
電流路ができるだけ大きな電流負荷能力、すなわち良好
な導通特性を有するべきである。これによって、大きな
電流だとラッチアップの原因になる部分で横方向電流が
低下する場合、とりわけこの垂直方向電流路の良好な電
流負荷能力は有利である。このラッチアップは寄生サイ
リスタの意図せざる点弧によって説明される。この寄生
サイリスタは横方向に次々と連続する領域１２、１１、
４乃至は６及び５から形成される。ｎ-ウェル１２及び
ｐ-ウェル１１はカソード端子１６を介して短絡されて
いる。しかし、アノード領域５から注入される正孔がウ
ェル１２の下側のｐ-ウェル１１を通過してカソード端
子１６に到達するならば、横方向電圧降下が起こり、こ
の横方向電圧降下はｎ-ウェル１２及びｐ-ウェル１１か
ら形成される横方向ダイオードを制御し、この結果上述
の寄生サイリスタが点弧され、電流フローはもはや容易
にはゲート電極によってコントロールできなくなる。従
来技術に対して、ここでは強くｐ-ドープされた領域８
が、弱くドープされたｐ-基板３の拡散領域として形成
されており、高ドープされたｐ-基板が弱くドープされ
たｐ-ドープ層の上にエピタキシャルに形成されてはい
ない。このことによって拡散プロフィール、すなわちｐ
-ドープ原子の濃度分散が発生する。このｐ-ドープ原子
の濃度分散は裏面側から見るとエピタキシャル層への基
板拡散よりもはるかにゆっくりとウェハの深部に広がっ
てゆく。ｐ−/ｐ＋-接合部の比較的小さい濃度勾配によ
って局所的電界強度は比較的低くなる。このことによっ
て、ダイナミックなスイッチオフの場合に主に正孔によ
り輸送される高い垂直方向電流のためにダイナミックな
アバランシェ（電子雪崩機構）の阻止が、従って比較的
高いパルス耐性がもたらされる。エピタキシャルプロセ
スを介して得られるような高ドーピングだけでは、しか
し、目的を達成できない。というのも、大きな濃度勾配
は高い損失電力をもたらすからである。 これに対し
て、ＬＩＧＢＴ構造に存在する垂直ＰＮＰトランジスタ
はｐ＋-裏面側拡散によって電気的に良好に裏面側に接
続され、スタティックなスイッチオンの場合に問題なく
全電流のほぼ１/３を輸送し、ダイナミックなスイッチ
オフの場合には８０％を輸送する。裏面側拡散を使用す
ることは高ドープされた基板上のエピタキシに比べて次
のような利点を有する。すなわち、ＬＩＧＢＴのパルス
耐性がより高くなる。というのも、拡散プロフィールは
ウェハの深部へとゆっくり広がって行くからである。高
電圧及び高電流におけるダイナミックなアバランシェ降
伏がとりわけスイッチオフの場合により良好に抑制でき
る。さらに、導通特性、すなわち所定の電流密度でのス
イッチオン状態におけるアノードと裏面側接続部７との
間の電圧降下は、裏面側拡散のゆっくりとした広がりの
ために、ｐ-基板の厚さの変動にあまり敏感に反応しな
い。さらに、同じドーピング濃度の基板領域のエピタキ
シャルゾーンに比べて、電荷キャリアの寿命がより長
い。電荷キャリアの寿命が一般的に長いので、導通特性
はキャリア寿命によって左右されない。この理由からＲ
ＥＳＵＲＦ領域（このＲＥＳＵＲＦ領域については次に
説明する）もできるだけエピタキシャルに製造されるの
ではなく拡散プロセスによって製造されるべきである。
【００１５】ｎ-領域４はこの実施例ではＲＥＳＵＲＦ
領域として形成されている。ＲＥＳＵＲＦ適用に関する
冒頭に引用した記事にはこのような層のための条件が記
載されている。この場合、ドーピング濃度の層厚にわた
る積分はほぼ１０12ｃｍ-2でなくてはならない。このパ
ラメータ選択によって、カソード端子１６とアノード端
子１７との間に（ゲート電極が正に制御されていない場
合に）比較的大きな電圧を印加できることが保証され
る。しかもこの場合、望ましくない降伏は起こらない。
ｐ-ウェル１１とｎ-領域４との間のＰＮ接合部における
構成素子の表面近傍の電界強度は、ＲＥＳＵＲＦゾーン
におけるドープ剤の量があまりにも大きい場合には危険
である。というのも、ＰＮ接合部の表面近傍には屈曲部
があり、この屈曲部では空間電荷ゾーンの電界が幾何学
的形状に起因して過剰に高まるからである。ＲＥＳＵＲ
Ｆ領域のドープ剤の量があまりにも小さい場合には、ｎ
-ドープされたバッファ６において危険な過剰に大きい
電界が生じる。
領域として形成されている。ＲＥＳＵＲＦ適用に関する
冒頭に引用した記事にはこのような層のための条件が記
載されている。この場合、ドーピング濃度の層厚にわた
る積分はほぼ１０12ｃｍ-2でなくてはならない。このパ
ラメータ選択によって、カソード端子１６とアノード端
子１７との間に（ゲート電極が正に制御されていない場
合に）比較的大きな電圧を印加できることが保証され
る。しかもこの場合、望ましくない降伏は起こらない。
ｐ-ウェル１１とｎ-領域４との間のＰＮ接合部における
構成素子の表面近傍の電界強度は、ＲＥＳＵＲＦゾーン
におけるドープ剤の量があまりにも大きい場合には危険
である。というのも、ＰＮ接合部の表面近傍には屈曲部
があり、この屈曲部では空間電荷ゾーンの電界が幾何学
的形状に起因して過剰に高まるからである。ＲＥＳＵＲ
Ｆ領域のドープ剤の量があまりにも小さい場合には、ｎ
-ドープされたバッファ６において危険な過剰に大きい
電界が生じる。
【００１６】アノード端子に正の電圧が印加される場
合、ｐ-ウェル１１とｎ-領域４との間の接合部は阻止方
向に極性づけられる。基板３とｎ-領域４との間の接合
部も同様である。ゲート電極が正に制御されておらず、
さらにアノード端子１７に正の電圧が印加されている場
合、ｐ-ウェル１１とアノード領域５との間の接合部に
はこの接合部の周囲の電荷キャリアの欠乏のために所定
の電界強度が現れる。この接合部のこの電界強度はｎ-
領域４と基板３との間のすぐ隣接する境界面によって影
響を受ける。同様に阻止方向に極性づけられる水平方向
のこの隣接するＰＮ接合部は、ｐ-ウェル１１とＲＥＳ
ＵＲＦ領域４との間の横方向ＰＮ接合部と共に作用して
空間電荷ゾーンの拡大を引き起こす。この空間電荷ゾー
ンは所与のアノード電圧においてｐ-ウェル１１とｎ-領
域４との間のＰＮ接合部の近傍に広がるだけではなく、
アノード電圧が上昇するにつれて非常に迅速にｎ-領域
４全体を満たす。これによって、カソード端子とアノー
ド端子との間のｎ-領域４において比較的均一な電界強
度経過が生じる。このことは次のことを引き起こす。す
なわち、ｐ-ウェル１１とｎ-領域４との間のＰＮ接合部
自体においては、ｎ-領域４がＲＥＳＵＲＦ領域として
形成されていない場合に比べて、つまりｎ-領域４と基
板３との間の水平方向ＰＮ接合部がこの基板の中の深部
に設けられておりさらにこの水平方向ＰＮ接合部が最適
な量ではないドーピング剤濃度を有する場合に比べて、
より小さい電界強度が支配する。よって、薄いＲＥＳＵ
ＲＦ層として形成されたｎ-領域４を有する図１に図示
されているトランジスタ構成素子では、 ｐ-ウェル１１
とｎ-領域４との間のＰＮ接合部で望ましくない降伏が
起こるまで比較的高い電圧をアノード端子１７に印加す
ることができる。所定の電圧耐性で既に十分ならば、選
択的に第１の対称線２１と第２の対称線２２との間の間
隔を縮小して、電圧耐性向上の代わりに構成素子の小型
化を行うことができる。
合、ｐ-ウェル１１とｎ-領域４との間の接合部は阻止方
向に極性づけられる。基板３とｎ-領域４との間の接合
部も同様である。ゲート電極が正に制御されておらず、
さらにアノード端子１７に正の電圧が印加されている場
合、ｐ-ウェル１１とアノード領域５との間の接合部に
はこの接合部の周囲の電荷キャリアの欠乏のために所定
の電界強度が現れる。この接合部のこの電界強度はｎ-
領域４と基板３との間のすぐ隣接する境界面によって影
響を受ける。同様に阻止方向に極性づけられる水平方向
のこの隣接するＰＮ接合部は、ｐ-ウェル１１とＲＥＳ
ＵＲＦ領域４との間の横方向ＰＮ接合部と共に作用して
空間電荷ゾーンの拡大を引き起こす。この空間電荷ゾー
ンは所与のアノード電圧においてｐ-ウェル１１とｎ-領
域４との間のＰＮ接合部の近傍に広がるだけではなく、
アノード電圧が上昇するにつれて非常に迅速にｎ-領域
４全体を満たす。これによって、カソード端子とアノー
ド端子との間のｎ-領域４において比較的均一な電界強
度経過が生じる。このことは次のことを引き起こす。す
なわち、ｐ-ウェル１１とｎ-領域４との間のＰＮ接合部
自体においては、ｎ-領域４がＲＥＳＵＲＦ領域として
形成されていない場合に比べて、つまりｎ-領域４と基
板３との間の水平方向ＰＮ接合部がこの基板の中の深部
に設けられておりさらにこの水平方向ＰＮ接合部が最適
な量ではないドーピング剤濃度を有する場合に比べて、
より小さい電界強度が支配する。よって、薄いＲＥＳＵ
ＲＦ層として形成されたｎ-領域４を有する図１に図示
されているトランジスタ構成素子では、 ｐ-ウェル１１
とｎ-領域４との間のＰＮ接合部で望ましくない降伏が
起こるまで比較的高い電圧をアノード端子１７に印加す
ることができる。所定の電圧耐性で既に十分ならば、選
択的に第１の対称線２１と第２の対称線２２との間の間
隔を縮小して、電圧耐性向上の代わりに構成素子の小型
化を行うことができる。
【００１７】ＲＥＳＵＲＦ原理の適用は、バッファ層６
が欠如している場合には、ＲＥＳＵＲＦゾーン４の電荷
キャリアの完全な欠乏のためにｐ-アノード領域５とＲ
ＥＳＵＲＦ領域４との間の拡散バリアの崩壊がパンチス
ルーによりもたらされる。これを回避するために、この
実施例ではアノード領域５とｎ-領域４との間にバッフ
ァ層６が設けられる。このバッファ層６は、このバッフ
ァ層６をｎ-領域４よりも強くドープすることによって
アノード領域５をｎ-領域４から遮蔽する。これによっ
て、ＲＥＳＵＲＦ領域からアノードまでの空間電荷ゾー
ンのパンチスルーは阻止される。この結果パンチスルー
降伏が回避できる。バッファ層６のドーピング濃度はｎ
-領域４のそれよりも高い。しかし、このバッファ層６
のドーピング濃度は、導通の場合にアノード領域５から
ｎ-領域４及びｐ-基板３へと発生する正孔注入があまり
にもつよく妨害されないように、あまりにも高く選択し
すぎてはいけない。これは構成素子の導通特性にとって
不利である。アノード領域５は、構成素子の垂直方向に
おける良好な導通特性のためにできるだけこの構成素子
の中に深く注入し、さらにｐ-ドーピング剤の量も多く
有するべきである。従って、図１の実施例ではバッファ
層の注入深度１０はｎ-領域４の注入深度９よりも大き
いことが説明される。他方で、アノード領域５はあまり
深くは注入していない。というのも、さもなければこの
構成素子の垂直方向の阻止能力が失われてしまうからで
ある。
が欠如している場合には、ＲＥＳＵＲＦゾーン４の電荷
キャリアの完全な欠乏のためにｐ-アノード領域５とＲ
ＥＳＵＲＦ領域４との間の拡散バリアの崩壊がパンチス
ルーによりもたらされる。これを回避するために、この
実施例ではアノード領域５とｎ-領域４との間にバッフ
ァ層６が設けられる。このバッファ層６は、このバッフ
ァ層６をｎ-領域４よりも強くドープすることによって
アノード領域５をｎ-領域４から遮蔽する。これによっ
て、ＲＥＳＵＲＦ領域からアノードまでの空間電荷ゾー
ンのパンチスルーは阻止される。この結果パンチスルー
降伏が回避できる。バッファ層６のドーピング濃度はｎ
-領域４のそれよりも高い。しかし、このバッファ層６
のドーピング濃度は、導通の場合にアノード領域５から
ｎ-領域４及びｐ-基板３へと発生する正孔注入があまり
にもつよく妨害されないように、あまりにも高く選択し
すぎてはいけない。これは構成素子の導通特性にとって
不利である。アノード領域５は、構成素子の垂直方向に
おける良好な導通特性のためにできるだけこの構成素子
の中に深く注入し、さらにｐ-ドーピング剤の量も多く
有するべきである。従って、図１の実施例ではバッファ
層の注入深度１０はｎ-領域４の注入深度９よりも大き
いことが説明される。他方で、アノード領域５はあまり
深くは注入していない。というのも、さもなければこの
構成素子の垂直方向の阻止能力が失われてしまうからで
ある。
【００１８】絶縁層１は公知のLOCOS(Local Oxidation
Of Silicon)技術で製造される。このLOCOS技術は窒化物
パッシベーションによって様々な厚みの酸化層の製造を
可能にする。前述のフィールドプレートは例えばゲート
電極１３の近傍の又はバッファ６における電界ピークの
低減に役立つ。しかし、このフィールドプレートは選択
でき、１段又は複数段に構成することができ、金属及び
/又はポリシリコンから成る。
Of Silicon)技術で製造される。このLOCOS技術は窒化物
パッシベーションによって様々な厚みの酸化層の製造を
可能にする。前述のフィールドプレートは例えばゲート
電極１３の近傍の又はバッファ６における電界ピークの
低減に役立つ。しかし、このフィールドプレートは選択
でき、１段又は複数段に構成することができ、金属及び
/又はポリシリコンから成る。
【００１９】図２はＬＩＧＢＴトランジスタの本発明の
マルチチャネル配置を示す。この構成素子は第１のゲー
ト端子１３ａ、第２のゲート端子１３ｂ及び第３のゲー
ト端子１３ｃを有する。これらのゲート端子は絶縁層１
及び３４を介して半導体基板から絶縁されている。これ
らのゲート電極は統合接続されているｐ-ウェル１１乃
至は１１ａの領域４１、４２、４３乃至は４４に配属さ
れており、これらの領域はゲート電極を介して反転チャ
ネルとして切換可能である。原理的な構造は、アノード
領域５の半分毎に３つの反転チャネルが切換可能である
事実を除いて図１のものと同じである。よって、この図
示された断面は第１の対称線２１及び第３の対称線３９
に沿ってそれぞれ鏡に写った影像のように連なってい
る。このため、図１と同様に多くのトランジスタの並列
接続が得られる。しかしアノード領域５の半分毎に反転
チャネルとして切換可能な領域は複数個ある。図示され
た実施例ではこれに加えて２つの関連したｐ-ウェル１
１乃至は１１ａにさらにｎ-ウェル１２ａ，１２ｂ，１
２ｃが設けられている。これまでの参照番号は図１と同
じ部分を示しており、再び記述しない。絶縁層３５はゲ
ート端子１３ｂ乃至は１３ｃをその上に設けられている
カソードフィールドプレート１５から絶縁する。図２で
はさらに第１の平面図レベル２８、第２の平面図レベル
２９及び第３の平面図レベル３０が示されている。これ
らの平面図レベルは、以下において図６〜８に描かれる
レベルを示す。
マルチチャネル配置を示す。この構成素子は第１のゲー
ト端子１３ａ、第２のゲート端子１３ｂ及び第３のゲー
ト端子１３ｃを有する。これらのゲート端子は絶縁層１
及び３４を介して半導体基板から絶縁されている。これ
らのゲート電極は統合接続されているｐ-ウェル１１乃
至は１１ａの領域４１、４２、４３乃至は４４に配属さ
れており、これらの領域はゲート電極を介して反転チャ
ネルとして切換可能である。原理的な構造は、アノード
領域５の半分毎に３つの反転チャネルが切換可能である
事実を除いて図１のものと同じである。よって、この図
示された断面は第１の対称線２１及び第３の対称線３９
に沿ってそれぞれ鏡に写った影像のように連なってい
る。このため、図１と同様に多くのトランジスタの並列
接続が得られる。しかしアノード領域５の半分毎に反転
チャネルとして切換可能な領域は複数個ある。図示され
た実施例ではこれに加えて２つの関連したｐ-ウェル１
１乃至は１１ａにさらにｎ-ウェル１２ａ，１２ｂ，１
２ｃが設けられている。これまでの参照番号は図１と同
じ部分を示しており、再び記述しない。絶縁層３５はゲ
ート端子１３ｂ乃至は１３ｃをその上に設けられている
カソードフィールドプレート１５から絶縁する。図２で
はさらに第１の平面図レベル２８、第２の平面図レベル
２９及び第３の平面図レベル３０が示されている。これ
らの平面図レベルは、以下において図６〜８に描かれる
レベルを示す。
【００２０】アノード領域毎の複数のチャネル領域の並
列接続は有効全チャネル抵抗を低減する。これによって
高い電流密度がアノードとカソードとの間の所定の電圧
降下において可能となる。ラッチアップ耐性は、ただ１
つのチャネルを有するＬＩＧＢＴに比べて、アノードか
らカソードへ流れる正孔電流成分が複数のチャネル領域
に分割されることによって高められる。複数の並列チャ
ネル領域を有するＳＯＩ（Silicon On Insulator）にお
けるトレンチ型ＬＩＧＢＴに比べて、本発明の構成素子
はより安価に簡単に製造できる。というのも、プロセス
コスト及びウェハコストがより低いからであり、さらに
専ら標準プロセス及び標準ウェハを使用できるからであ
る。このマルチチャネル原理は垂直方向の電流フローを
有するＬＩＧＢＴ構成素子においても使用可能である。
垂直方向の電流フローを有するこのＬＩＧＢＴ構成素子
の裏面側接続は拡散領域を介してではなく、例えば高ド
ープされた基板を介して行われる。この基板の表面側に
はエピタキシャルに載置された層がもうけられる。
列接続は有効全チャネル抵抗を低減する。これによって
高い電流密度がアノードとカソードとの間の所定の電圧
降下において可能となる。ラッチアップ耐性は、ただ１
つのチャネルを有するＬＩＧＢＴに比べて、アノードか
らカソードへ流れる正孔電流成分が複数のチャネル領域
に分割されることによって高められる。複数の並列チャ
ネル領域を有するＳＯＩ（Silicon On Insulator）にお
けるトレンチ型ＬＩＧＢＴに比べて、本発明の構成素子
はより安価に簡単に製造できる。というのも、プロセス
コスト及びウェハコストがより低いからであり、さらに
専ら標準プロセス及び標準ウェハを使用できるからであ
る。このマルチチャネル原理は垂直方向の電流フローを
有するＬＩＧＢＴ構成素子においても使用可能である。
垂直方向の電流フローを有するこのＬＩＧＢＴ構成素子
の裏面側接続は拡散領域を介してではなく、例えば高ド
ープされた基板を介して行われる。この基板の表面側に
はエピタキシャルに載置された層がもうけられる。
【００２１】図３は他の実施例のさらに別の部分５０で
ある。ここでは図２に比べてアノード領域５及びバッフ
ァ層６は強くｎ-ドープされた唯一のドレイン領域５１
によって置き換えられている。図２とは対照的に図３の
実施例はＭＯＳ構成素子である。このＭＯＳ構成素子は
ドレイン端子５２、ドレインフィールドプレート５３及
びソースフィールドプレート５５を有する。このソース
フィールドプレート５５はソース端子５６に接続されて
いる。
ある。ここでは図２に比べてアノード領域５及びバッフ
ァ層６は強くｎ-ドープされた唯一のドレイン領域５１
によって置き換えられている。図２とは対照的に図３の
実施例はＭＯＳ構成素子である。このＭＯＳ構成素子は
ドレイン端子５２、ドレインフィールドプレート５３及
びソースフィールドプレート５５を有する。このソース
フィールドプレート５５はソース端子５６に接続されて
いる。
【００２２】この実施例は、並列接続されたチャネル領
域によって小さい有効全チャネル抵抗を得るためにＭＯ
Ｓ構成素子にマルチチャネル原理を適用する可能性を示
している。 ＭＯＳ構成素子でも本発明の構造によって
高い阻止能力とともに構成素子の高い電流負荷能力乃至
は良好な導通特性を得ることができる。
域によって小さい有効全チャネル抵抗を得るためにＭＯ
Ｓ構成素子にマルチチャネル原理を適用する可能性を示
している。 ＭＯＳ構成素子でも本発明の構造によって
高い阻止能力とともに構成素子の高い電流負荷能力乃至
は良好な導通特性を得ることができる。
【００２３】図４は、図３に対して唯一の差違を有す
る、図３に類似したＭＯＳ構成素子を示している。この
唯一の差違とは、ドレイン領域が浅いドレイン領域６１
として形成されており、よってこのドレイン領域６１は
直接ｐ-基板３に接続されているのではなく、ｎ-領域４
によってこのｐ-基板３から分離されていることであ
る。構成素子の使用法に従って、深いドレイン領域５１
か又は浅いドレイン領域６１を設けることができる。最
適な導通特性を所望する場合、つまり所定の電流ででき
るだけ小さいフロー電圧を所望する場合、深いドレイン
領域６１を選択すべきである。すなわち、深いドレイン
領域によって、浅いドレイン領域の場合にこの浅いドレ
イン領域の先端部に現れる強い電流密度上昇を回避し、
ＲＥＳＵＲＦ領域において比較的均一な電流フローが得
られる。これに対して、浅いドレイン領域を使用する場
合には深いドレイン拡散に必要な長い拡散時間が節約さ
れる。
る、図３に類似したＭＯＳ構成素子を示している。この
唯一の差違とは、ドレイン領域が浅いドレイン領域６１
として形成されており、よってこのドレイン領域６１は
直接ｐ-基板３に接続されているのではなく、ｎ-領域４
によってこのｐ-基板３から分離されていることであ
る。構成素子の使用法に従って、深いドレイン領域５１
か又は浅いドレイン領域６１を設けることができる。最
適な導通特性を所望する場合、つまり所定の電流ででき
るだけ小さいフロー電圧を所望する場合、深いドレイン
領域６１を選択すべきである。すなわち、深いドレイン
領域によって、浅いドレイン領域の場合にこの浅いドレ
イン領域の先端部に現れる強い電流密度上昇を回避し、
ＲＥＳＵＲＦ領域において比較的均一な電流フローが得
られる。これに対して、浅いドレイン領域を使用する場
合には深いドレイン拡散に必要な長い拡散時間が節約さ
れる。
【００２４】図５は本発明のトランジスタ構成素子の第
３の平面図レベル３０の平面図を示す。この場合、線７
０は断面図平面を示し、この断面図平面は図１〜図４ま
での断面図番号で示される。２つの互いに噛みあった櫛
の歯のように配置されたアノード端子１７乃至はカソー
ド端子１６とこれらに所属するそれらのフィールドプレ
ート１８乃至は１５が識別できる。参照番号７３はアノ
ードボンディング面であり、参照番号７２は構成素子の
カソードボンディング面を示す。カソードフィールドプ
レート乃至はアノードフィールドプレートの相互に噛み
合わさっている歯の中間領域７１には絶縁層が見える。
この絶縁層はフィールドプレートをその下にあるゲート
端子から電気的に絶縁している。ゲート集合端子７４は
個々のトランジスタセルのゲート端子を相互に接続して
おり、「カソード櫛」（１５、１６）の歯毎に３つのゲ
ート端子１３ａ、１３ｂ、１３ｃが描かれているのがわ
かる。この図面詳細では図２に示されているマルチチャ
ネル原理が識別できる。レイアウトの詳細は図６〜図８
に図示されている。図６は、図２に記されている第１の
平面図レベル２８における、マルチチャネル配置を有す
る、バイポーラ技術によるトランジスタ構成素子の平面
図を示している。周期的に連続するレイアウトの単位セ
ルは第１の対称線２１と第３の対称線３９との間の領域
によって示されている。ここに図示された例では半分の
アノード領域５ａ毎に３つのチャネル領域４１、４２及
び４３が配属されている。これらのチャネル領域は、こ
れらのチャネル領域の上に設けられ絶縁層によって半導
体から絶縁されているゲート端子を介して制御される、
関連するｐ-ウェル１１乃至は１１ａである。これらの
ｐ-ウェルにはｎ-ウェル１２乃至は１２ａならびに１２
ｂが埋め込まれている。これらｎ-ウェル１２乃至は１
２ａならびに１２ｂは、強くｐ-ドープされたドープゾ
ーン１９がｐ-ウェルの中に収容されているのと同様に
このｐ-ウェルの中に収容されている。レイアウトの単
位セル毎に、半分のアノードフィンガ毎に３つのチャネ
ル領域を有するこの図示された実施例の構成素子は、ｎ
-領域４の島（island）８３をｐ-ウェル領域に有する。
さもなければ、このｎ-領域４は第１の平面図レベル２
８においてメアンダ状にアノード領域５ａ、５ｂ...の
まわりにもｐ-ウェル領域のまわりにも延在する。この
場合、バッファ層６はアノード領域５ａ、５ｂ...とｎ-
領域４との間に配置される。このマルチチャネル配置は
すでに図３及び図４によって示したようにＭＯＳトラン
ジスタ構成素子に転用することができる。これはアノー
ド領域５ａ、５ｂ... ならびにバッファ層６を強くｎ-
ドープされたドレイン領域５１によって、又は選択的に
浅いドレイン領域６１によって置き換えることによって
可能である。ＬＩＧＢＴの場合でも横型ＭＯＳトランジ
スタ構成素子の場合でも高い阻止電圧を得るためには、
アノードフィンガ端部及びカソードフィンガ端部の丸い
屈曲部の半径９０、９１を十分大きく選択するべきであ
る。これはこの構成素子の降伏電圧がフィンガ端部にお
ける幾何学的形状に起因する電界ピーク（Feldspitze
n）によって明らかに低減しないようにするためであ
る。この理由から、高阻止ＬＩＧＢＴ乃至はＭＯＳトラ
ンジスタのカソードフィンガは、複数の並列接続された
チャネル領域を格納するために、高い降伏電圧を実現す
るためにどうしても必要なカソードフィンガの幅よりも
一般に広く構成してはならない。
３の平面図レベル３０の平面図を示す。この場合、線７
０は断面図平面を示し、この断面図平面は図１〜図４ま
での断面図番号で示される。２つの互いに噛みあった櫛
の歯のように配置されたアノード端子１７乃至はカソー
ド端子１６とこれらに所属するそれらのフィールドプレ
ート１８乃至は１５が識別できる。参照番号７３はアノ
ードボンディング面であり、参照番号７２は構成素子の
カソードボンディング面を示す。カソードフィールドプ
レート乃至はアノードフィールドプレートの相互に噛み
合わさっている歯の中間領域７１には絶縁層が見える。
この絶縁層はフィールドプレートをその下にあるゲート
端子から電気的に絶縁している。ゲート集合端子７４は
個々のトランジスタセルのゲート端子を相互に接続して
おり、「カソード櫛」（１５、１６）の歯毎に３つのゲ
ート端子１３ａ、１３ｂ、１３ｃが描かれているのがわ
かる。この図面詳細では図２に示されているマルチチャ
ネル原理が識別できる。レイアウトの詳細は図６〜図８
に図示されている。図６は、図２に記されている第１の
平面図レベル２８における、マルチチャネル配置を有す
る、バイポーラ技術によるトランジスタ構成素子の平面
図を示している。周期的に連続するレイアウトの単位セ
ルは第１の対称線２１と第３の対称線３９との間の領域
によって示されている。ここに図示された例では半分の
アノード領域５ａ毎に３つのチャネル領域４１、４２及
び４３が配属されている。これらのチャネル領域は、こ
れらのチャネル領域の上に設けられ絶縁層によって半導
体から絶縁されているゲート端子を介して制御される、
関連するｐ-ウェル１１乃至は１１ａである。これらの
ｐ-ウェルにはｎ-ウェル１２乃至は１２ａならびに１２
ｂが埋め込まれている。これらｎ-ウェル１２乃至は１
２ａならびに１２ｂは、強くｐ-ドープされたドープゾ
ーン１９がｐ-ウェルの中に収容されているのと同様に
このｐ-ウェルの中に収容されている。レイアウトの単
位セル毎に、半分のアノードフィンガ毎に３つのチャネ
ル領域を有するこの図示された実施例の構成素子は、ｎ
-領域４の島（island）８３をｐ-ウェル領域に有する。
さもなければ、このｎ-領域４は第１の平面図レベル２
８においてメアンダ状にアノード領域５ａ、５ｂ...の
まわりにもｐ-ウェル領域のまわりにも延在する。この
場合、バッファ層６はアノード領域５ａ、５ｂ...とｎ-
領域４との間に配置される。このマルチチャネル配置は
すでに図３及び図４によって示したようにＭＯＳトラン
ジスタ構成素子に転用することができる。これはアノー
ド領域５ａ、５ｂ... ならびにバッファ層６を強くｎ-
ドープされたドレイン領域５１によって、又は選択的に
浅いドレイン領域６１によって置き換えることによって
可能である。ＬＩＧＢＴの場合でも横型ＭＯＳトランジ
スタ構成素子の場合でも高い阻止電圧を得るためには、
アノードフィンガ端部及びカソードフィンガ端部の丸い
屈曲部の半径９０、９１を十分大きく選択するべきであ
る。これはこの構成素子の降伏電圧がフィンガ端部にお
ける幾何学的形状に起因する電界ピーク（Feldspitze
n）によって明らかに低減しないようにするためであ
る。この理由から、高阻止ＬＩＧＢＴ乃至はＭＯＳトラ
ンジスタのカソードフィンガは、複数の並列接続された
チャネル領域を格納するために、高い降伏電圧を実現す
るためにどうしても必要なカソードフィンガの幅よりも
一般に広く構成してはならない。
【００２５】図７は第２の平面図レベル２９の図６に相
応する平面図を示す。図７では勿論レイアウトのただ２
つの単位セルしか図示されていない。この第２の平面図
レベル２９ではアノード領域５のアノード端子１７が見
える。単位セル毎に二分されたカソード端子１６は強く
ｐ-ドープされたドープゾーン１９とｎ-ウェル１２、１
２ａならびに１２ｂの部分に接触している。ゲート端子
１３は半分のカソードフィンガ毎に二分されており、ゲ
ート端子１３ａはメアンダ状に延在し、第２のゲート端
子部分１３ｂはストリップとして形成されている。ゲー
ト端子部分１３ａもゲート端子部分１３ｂもバッファ層
６とは反対側に外部に向かってガイドされており、この
ため、図５から見て取れるように、ゲート集合端子７４
に接続することができる。同じことは、各カソードフィ
ンガの第２の半分における第３のゲート端子１３ｃにも
当てはまる。
応する平面図を示す。図７では勿論レイアウトのただ２
つの単位セルしか図示されていない。この第２の平面図
レベル２９ではアノード領域５のアノード端子１７が見
える。単位セル毎に二分されたカソード端子１６は強く
ｐ-ドープされたドープゾーン１９とｎ-ウェル１２、１
２ａならびに１２ｂの部分に接触している。ゲート端子
１３は半分のカソードフィンガ毎に二分されており、ゲ
ート端子１３ａはメアンダ状に延在し、第２のゲート端
子部分１３ｂはストリップとして形成されている。ゲー
ト端子部分１３ａもゲート端子部分１３ｂもバッファ層
６とは反対側に外部に向かってガイドされており、この
ため、図５から見て取れるように、ゲート集合端子７４
に接続することができる。同じことは、各カソードフィ
ンガの第２の半分における第３のゲート端子１３ｃにも
当てはまる。
【００２６】最後に図８は第３の平面図レベル３０の本
発明の半導体構成素子の、図６及び図７に対応する平面
図である。図８は割り当てられた対称線２１乃至は３９
を有する図５の拡大詳細図を示しており、フィールドプ
レート１５乃至は１８による構成素子の被覆を明示して
いる。これらのフィールドプレート１５と１８との間の
中間領域７１にはこの下に設けられている絶縁層が見え
る。
発明の半導体構成素子の、図６及び図７に対応する平面
図である。図８は割り当てられた対称線２１乃至は３９
を有する図５の拡大詳細図を示しており、フィールドプ
レート１５乃至は１８による構成素子の被覆を明示して
いる。これらのフィールドプレート１５と１８との間の
中間領域７１にはこの下に設けられている絶縁層が見え
る。
【図１】第１の実施例の概略図である。
【図２】第２の実施例の概略図である。
【図３】第３の実施例の概略図である。
【図４】第４の実施例の概略図である。
【図５】本発明のトランジスタ構成素子の平面図であ
る。
る。
【図６】図５の平面図の第１の詳細図である。
【図７】図５の平面図の第２の詳細図である。
【図８】本発明のトランジスタ構成素子の平面図の第３
の詳細図である。
の詳細図である。
１ 絶縁層 ２ 絶縁層 ３ ｐ-基板 ４ ｎ-領域 ５ アノード領域 ６ バッファ層 ７ 裏面側接続部 ８ 拡散領域 ９ 注入深度 １０ 注入深度 １１ ｐ-ウェル １２ ｎ-ウェル １３ ゲート電極 １４ アース １５ カソードフィールドプレート １６ カソード端子 １７ アノード端子 １８ アノードフィールドプレート １９ ドープゾーン ２０ 部分 ２１ 対称線 ２２ 対称線 ２８ 平面図レベル ２９ 平面図レベル ３０ 平面図レベル ３５ 絶縁層 ４１ 反転チャネル領域 ４２ チャネル領域 ４３ チャネル領域 ５０ 断面図 ５１ ドレイン領域 ５２ ドレイン端子 ５３ ドレインフィールドプレート ５５ ソースフィールドプレート ５６ ソース端子 ７１ 中間領域 ７２ カソードボンディング面 ７３ アノードボンディング面 ７４ ゲート集合端子 ８３ 島 ９０ 屈曲部半径 ９１ 屈曲部半径 ９２ パッシベーション層
Claims (14)
- 【請求項１】 少なくとも１つの絶縁されたゲート電極
（１３）とｐ-基板（３）において横方向の及び垂直方
向の電流フローとを有するトランジスタ構成素子であっ
て、 前記ｐ-基板（３）の表面側にｎ-領域（４）が配置され
ており、該ｎ-領域（４）にはまた強くｐ-ドープされた
アノード領域（５）が埋め込まれており、前記垂直方向
の電流フローは裏面側接続部（７）を介して行われる、
トランジスタ構成素子において、 前記裏面側接続部は、強くｐ-ドープされ拡散領域
（８）として形成された領域を介して前記ｐ-基板に電
気的に接続されていることを特徴とするトランジスタ構
成素子。 - 【請求項２】 ｎ-領域（４）はＲＥＳＵＲＦ領域とし
て形成されることを特徴とする請求項１記載の構成素
子。 - 【請求項３】 アノード領域（５）はｎ-領域（４）の
隣接する領域からｎ-ドープされたバッファ層（６）に
よって分離されていることを特徴とする請求項１又は２
記載の構成素子。 - 【請求項４】 バッファ層（６）はｎ-領域（４）より
も大きな注入深度を有することを特徴とする請求項３記
載の構成素子。 - 【請求項５】 アノード領域（５）はストリップ形状の
少なくとも２つのストリップ（５ａ，５ｂ）を有する領
域として形成されており、 ｎ-領域（４）には少なくとも１つのストリップ形状の
ｐ-ウェル（１１）が前記アノード領域の少なくとも２
つのストリップ（５ａ，５ｂ）の間に埋め込まれてお
り、 少なくとも１つの前記ｐ-ウェルには少なくとも１つの
ストリップ形状のｎ−ウェル（１２）が埋め込まれてお
り、 絶縁されたゲート電極を介して少なくとも１つの反転チ
ャネル（４１）が生成されることを特徴とする請求項１
〜４までのうちの１項記載の構成素子。 - 【請求項６】 少なくとも２つの関連したｐ-ウェル
（１１、１１ａ）がアノード領域の少なくとも２つのス
トリップ（５ａ，５ｂ）の間に設けられており、 隣接する前記ｐ-ウェル（１１、１１ａ）の、反転チャ
ネル（４２、４３）として切換可能に設けられた領域
は、それぞれ共通のゲート電極（１３ｂ）を介して制御
されることを特徴とする請求項５記載の構成素子。 - 【請求項７】 少なくとも１つの絶縁されたゲート電極
（１３ａ）とｐ-基板（３）において横方向の及び垂直
方向の電流フローとを有するトランジスタ構成素子であ
って、 前記ｐ-基板（３）の表面側にｎ-領域（４）が配置され
ており、該ｎ-領域（４）にはまた強くｐ-ドープされた
ドレイン領域（５１）が埋め込まれており、前記垂直方
向の電流フローは裏面側接続部（７）を介して行われ
る、トランジスタ構成素子において、 前記ドレイン領域（５１）は少なくとも２つのストリッ
プを有するストリップ形状の領域として形成されてお
り、 前記ｎ-領域（４）には少なくとも２つのストリップ形
状のｐ-ウェル（１１、１１a）が前記ドレイン領域の少
なくとも２つのストリップの間に埋め込まれており、前
記ドレイン領域（５１）には前記ストリップ形状のｐ-
ウェル（１１、１１a）に対して相対的に高い電位が印
加され、 前記ｐ-ウェルには少なくともそれぞれ１つのストリッ
プ形状のｎ-ウェル（１２a、１２b）が埋め込まれてお
り、 さらに、隣接するｐ-ウェルの、反転チャネル（４２，
４３）として切換可能に設けられた領域は、それぞれ共
通のゲート電極（１３b）を介して制御可能であること
を特徴とするトランジスタ構成素子。 - 【請求項８】 少なくとも１つの絶縁されたゲート電極
（１３a、b）とｐ-基板（３）において横方向の及び垂
直方向の電流フローとを有するトランジスタ構成素子で
あって、 前記ｐ-基板（３）の表面側にｎ-領域（４）が配置され
ており、該ｎ-領域（４）にはまた強くｐ-ドープされた
アノード領域（５）が埋め込まれており、前記垂直方向
の電流フローは裏面側接続部（７）を介して行われる、
トランジスタ構成素子において、 前記アノード領域（５）は少なくとも２つのストリップ
（５a、５b）を有するストリップ形状の領域として形成
されており、 前記ｎ-領域（４）には少なくとも１つのストリップ形
状のｐ-ウェル（１１）が前記アノード領域の少なくと
も２つのストリップ（５a、５b）の間に埋め込まれてお
り、前記アノード領域（５）には前記ストリップ形状の
ｐ-ウェル（１１）に対して相対的に高い電位が印加さ
れ、 前記少なくとも１つのｐ-ウェルには少なくとも１つの
ストリップ形状のｎ-ウェル（１２）が埋め込まれてお
り、 さらに前記絶縁されたゲート電極を介して少なくとも２
つの反転チャネル（４１，４２）が生成可能であること
を特徴とするトランジスタ構成素子。 - 【請求項９】 少なくとも２つの関連したｐ-ウェル
（１１、１１ａ）がアノード領域の少なくとも２つのス
トリップ（５ａ，５ｂ）の間に設けられており、 隣接する前記ｐ-ウェル（１１、１１ａ）の、反転チャ
ネル（４１、４２、４３）として切換可能に設けられた
領域は、それぞれ相互に電気的に接続されたゲート電極
（１３a、１３ｂ）を介して制御されることを特徴とす
る請求項８記載の構成素子。 - 【請求項１０】 カソード端子乃至はソース端子（１６
乃至は５６）はそれぞれ強くｐ-ドープされたドープゾ
ーン（１９）を介してｐ-ウェル（１１、１１ａ）と電
気的に接続されていることを特徴とする請求項５〜９ま
でのうちの１項記載の構成素子。 - 【請求項１１】 ｎ-ドーピングが設けられている限り
は、このｎ-ドーピングはｐ-ドーピングに代用され 、
さらに、ｐ-ドーピングが設けられている限りは、この
ｐ-ドーピングはｎ-ドーピングによって代用されること
を特徴とする請求項１〜１０までのうちの１項に記載さ
れているような構成素子。 - 【請求項１２】 表面側に配置されるカソード端子、ア
ノード端子及びゲート端子を有し、さらに裏面側に配置
される裏面側接続部を有する、ｐ-基板に半導体構成素
子を製造するための方法において、 前記裏面側接続部を装着する前にｐ-ドープ原子が前記
ｐ-基板の裏面側に拡散注入されることを特徴とするｐ-
基板に半導体構成素子を製造するための方法。 - 【請求項１３】 構成素子の表面側にｎ-ドープ原子が
拡散注入され、この結果成立するｎ-ドープされた領域
はＲＥＳＵＲＦ領域として形成されることを特徴とする
請求項１２記載の方法。 - 【請求項１４】 ｐ-ドーピングの代わりにｎ-ドーピン
グが、乃至はｎ-ドーピングの代わりにｐ-ドーピングが
使用されることを特徴とする請求項１２又は１３記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19725091.2 | 1997-06-13 | ||
| DE19725091A DE19725091B4 (de) | 1997-06-13 | 1997-06-13 | Laterales Transistorbauelement und Verfahren zu seiner Herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168106A true JPH1168106A (ja) | 1999-03-09 |
Family
ID=7832433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10165279A Pending JPH1168106A (ja) | 1997-06-13 | 1998-06-12 | トランジスタ構成素子とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6236068B1 (ja) |
| JP (1) | JPH1168106A (ja) |
| DE (1) | DE19725091B4 (ja) |
| FR (1) | FR2767967B1 (ja) |
| IT (1) | IT1301704B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002270830A (ja) * | 2001-03-12 | 2002-09-20 | Fuji Electric Co Ltd | 半導体装置 |
| JP2002353444A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置 |
| JP2004031519A (ja) * | 2002-06-24 | 2004-01-29 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| DE102007030804A1 (de) | 2007-01-29 | 2008-08-07 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628613B2 (ja) * | 1997-11-03 | 2005-03-16 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 半導体構成素子のための耐高圧縁部構造 |
| DE19828494B4 (de) * | 1998-06-26 | 2005-07-07 | Robert Bosch Gmbh | MOSFET-Bauelement mit Schutzvorrichtung gegen Durchschalten eines parasitären Transistors |
| WO2001015235A1 (de) * | 1999-08-19 | 2001-03-01 | Infineon Technologies Ag | Vertikal aufgebautes leistungshalbleiterbauelement |
| JP3602751B2 (ja) * | 1999-09-28 | 2004-12-15 | 株式会社東芝 | 高耐圧半導体装置 |
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