JPH01138759A - 高耐圧プレーナ素子 - Google Patents

高耐圧プレーナ素子

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JPH01138759A
JPH01138759A JP87324481A JP32448187A JPH01138759A JP H01138759 A JPH01138759 A JP H01138759A JP 87324481 A JP87324481 A JP 87324481A JP 32448187 A JP32448187 A JP 32448187A JP H01138759 A JPH01138759 A JP H01138759A
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resistance
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planar element
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Yutaka Etsuno
越野　裕
Yoshiaki Baba
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高耐圧プレーナ素子に関する。
（従来の技術） 高耐圧のプレーナ型ｐｎ接合ダイオードとして従来、高
抵抗のｎ−型Ｓｔ層の表面にアノードとなる高不純物濃
度のｐ十型層が選択的に拡散形成され、このｐ十型層の
周囲にこれに接して低不純物濃度のｐ−型層が拡散形成
されたものが知られている。素子表面は５ｉ０２膜で覆
われる。この構造では、ｐ−型層の不純物総量を２×１
０１２／ｃＩ！１２前後にすることにより、非常に高い
逆耐圧が得られている。
ところがこの素子は、高い逆耐圧が得られるものの、高
温で逆バイアスを印加するＢＴ試験を行なうとかなり人
きい耐圧劣化が観測される。これは素子表面を覆う５ｉ
０２膜中の電荷特にプラスイオンの移動によるものと思
われる。即ち、１５０℃程度の高温で逆バイアスを印加
し続すると、空乏層によって生じる高電界により５ｉ０
２膜中の電荷が移動してこれが一部分に集中する。
その結果この集められた電Ｇｊに起因する電界によって
素子表面近傍の空乏層内の電界が増大する。
またｐ÷型層周囲に形成するｐ−型層の不純物濃度をあ
る程度高（してオン抵抗を充分に小さくしようとすると
、大きい逆耐圧が得られなくなる。
これは、逆バイアス時、ドレイン側低ｌａ度層が完全空
乏化せず、小さい曲率のｐｎ接合湾曲部に電界が集中す
る結果が生じるからである。
高耐圧プレーナ素子として類似の構造を持つ横型ＭＯＳ
ＦＥＴがある。これは、高抵抗半導体層にこれと逆導電
型の高濃度ドレインバッファ層が形成され、このバッフ
ァ層の周囲に同じ導電型の低濃度層が形成され、この低
濃度層に対して所定距離をおいてソース層が形成され、
ソース層とドレイン側低濃度層間にゲート絶縁膜を介し
てゲート電極が形。成されたものである。この横型ＭＯ
ＳＦＥＴでは、前述のプレーナダイオードと同じように
、ドレイン側の低濃度層の不純物濃度をある程度高くす
ることによりオン抵抗が低くなるが、余りその不純物濃
度を高くすると所望の高耐圧化が図られない。
（発明が解決しようとする問題点） 以上のように従来の高耐圧プレーナ型素子は、素子表面
を覆う絶縁膜中の電荷に起因して耐圧が劣化する、オン
抵抗の低減と高耐圧化の両立が難しい、という問題があ
った。
本発明は、この様な問題を解決した高耐圧ブレーナ素子
を提供することを目的とする。
［発明の構成〕 （問題点を解決するための手段） 本発明にかかるブレーナ素子は、第１導電型の高抵抗半
導体層表面に選択岨に第２導電型の高不純物濃度層が形
成され、その周囲に第２導電型の低不純物濃度層が形成
された基本構造を有し、且つ高不純物濃度層からその周
囲の低不純物濃度層、更にその外側、の高抵抗半導体層
にまたがってこれらの表面に高抵抗の半導体膜を配設し
たことを特徴とする。高抵抗膜は好ましくは１０７Ω・
１以上とする。特に高抵抗膜が絶縁膜を介して基板上に
配設され、前記高不純物濃度層に接続される電極の延在
部分がこれに直接重なるようにフィールドプレートとし
て配設される構造においては、この高抵抗膜の比抵抗は
１０８〜１０１２の範囲とする。
（作用） この様な構成とすれば、高不純物濃度層と高抵抗半導体
層間のｐｎ接合に逆バイアスが印加された時、素子表面
の高抵抗膜の固定電位により素子内部の電界集中が緩和
される。そしてこの効果と、高不純物濃度層の周囲に低
不純物濃度層を設けることによる素子内部の電界集中緩
和の効果とが相まって、ＢＴ試験を行なっても逆耐圧の
劣化がない優れた高耐圧ブレーナ素子が得られる。また
高抵抗膜により高耐圧化が図られる結果、低不純物濃度
層の不純物濃度をある程度高くして素子のオン抵抗を充
分低くすることが容易になる。また素子内部の電位分布
は高抵抗膜により固定され、その電位は素子表面に設け
られる電極に影響されなくなる。この結果、電極形状や
配線に対する制約が軽減され、素子の大電流化や集積化
が容易になる。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例のｐｎ接合ダイオードの要部構造を示
す。高抵抗ｎ−型Ｓｉ層１の表面にアノードとなる高不
純物濃度のｐ中型層２が形成され、その周囲に低不純物
濃度のｐ−型層６が形成されている。ｐ−型層６の表面
から見た単位面積当りの不純物総量は、１．５〜４．５
Ｘ１０’２／　Ｃｒｌ　２である。ｐ″″型層６から所
定距離層れた素子周辺にはｎ＋型層９が形成されており
、ｐ中型層２からｎ中型層９にまたがって素子表面に直
接接触するように高抵抗膜として半絶縁性多結晶シリコ
ン膜８が配設されている。この多結晶シリコン膜８は比
抵抗１０７Ω・α以上、好ましくは１０８〜１０１２Ω
・ｃｍの高抵抗膜である。素子表面は５ｉ０２膜７で覆
われ、これにコンタクトホールが開けられてアノード電
極３が形成されている。基板１の裏面には低抵抗のｎ十
型層４を介してカソード電極５が形成されている。
このｐｎ接合ダイオードの具体的な製造プロセスは次の
通りである。ｎ本型層４上にｎ−型層１が形成された基
板から出発する。まずｎ−型層１表面に１μｍ程度の厚
い５ｉ０２膜を堆積し、ＰＥＰプロセスによってｐ中型
層２を形成するための窓を開け、ボロンイオンを’）　
Ｘ　１０１５／　ｃｒｔｔ　２注入する。次に再度ＰＥ
Ｐプロセスにより窓を外側に９０μｍ広＜シ、ボロンイ
オンを今度は２×１０１２／ｃＩ！Ｉ２注入する。更に
ＰＥＰプロセスにより素子周辺部に窓を開け、レジスト
でｐ中型層２およびｐ−型層６の領域を覆って、リンイ
オンを５Ｘ１０１４／ｃ１１２注入する。この後窒素雰
囲気中で１１００℃、１時間のアニールを行ない、更に
Ｎ２　：０２−１０：　１の雰囲気中で拡散を行なって
、ｐ中型層２の拡散深さが１０μｍ程度になるようにす
る。この後、Ｓｉ０２Ｊｌｌｉを除去して比抵抗１０７
Ω・ｃｍ以上の半絶縁性多結晶シリコン膜８を１μｍ程
度堆積し、これをｐ串型層２からｎ十型層９にまたがる
ように残してパターニングして全面にＣＶＤにより５ｉ
０２膜７を堆積する。この５ｉ０２膜７に窓を開けてＡ
ノ膜を蒸着してアノード電極３を形成する。
第２図は、この実施例によるｐｎ接合ダイオードのｐ−
型層６の不純物総量と耐圧の関係を、従来例と比較して
示したものである。従来例は半絶縁性多結晶シリコン膜
８がない他、上記実施例と同様の条件で作られたもので
ある。従来の素子でも平坦接合の理論耐圧２０００Ｖに
対して約７５％の耐圧が得られているが、この実施例の
素子では８５％が達成されている。しかもこの実施例の
場合、７０％以上の耐圧を許容すれば、ｐ−型層６の不
純物総量の範囲は１，５〜４、　５Ｘ　１０’　２／ｃ
ｒｔｒ２と広いものとなっている。
またこの実施例によれば、多結晶シリコン膜８内に横方
向に−様な電界が生じるためこの上のＳｉＯ□膜７中に
局部的な高電界が生じることがなく、高温でも素子のリ
ーク電流が増大することがない。多結晶シリコン膜８は
一端がｐ串型層２と同電位であり、他端がｎ◆型層９と
同電位であるから、逆バイアスを印加した時に微小な電
流が流れ、これが−様な電界形成する訳であるが、その
電流値は多結晶シリコン膜８の抵抗を十分高くすること
により、素子特性に影響を与えない程度に十分小さくす
ることができる。
第３図は他の実施例のｐｎ接合ダイオードの要部構造を
示す。第１図の実施例と異なる点は、ｐ串型層２に接す
る低不純物濃度層としてｐ−型層６１を設け、更にこれ
に接してこれより低不純物濃度のｐ−一型層６２を設け
ていることである。具体的に例えば、ｐ−型層６、の部
分は先の実施例と同様ボロンイオン注入をドーズｍ３　
Ｘ　１．０　’　２／Ｃｒｔｒ２で行ない、更にその外
側に５０μ７７Ｚ程度の幅に渡ってボロンイオン注入を
ドーズｍ１．５ｘ　１０’　２／ａｔｘ２で行なってｐ
−−型層６２を形成する。
この実施例によればｐ串型層２の底部コーナー部での電
界集中をより一層緩和することができ、逆バイアスを印
加した時のｎ−型層１に伸びる空乏層の素子表面からの
厚みが、ｐ串型層２から離れるにつれて滑らかに変化し
て消失する。従って先の実施例に比べて更に効果的に耐
圧向上を図ることができる。
以上の実施例ではｐｎ接合ダイオードを説明したが、本
発明は実施例で説明したのと同様のダイオード構造を含
むＭＯＳＦＥＴやサイリスタ等の各種高耐圧プレーナ素
子に適用することが可能である。以下には、本発明を横
型ＭＯ５ＦＥＴに適用した実施例を説明する。
第４図はその実施例のｎチャネルＭＯＳＦＥＴの要部構
造を示す。第５図（ａ）〜（ｇ）はその製造工程図であ
る。この素子構造を製造工程に従って説明すると、先ず
裏面にｐ十型層２６が形成されたｐ−型Ｓ１層１１の表
面に深いｎ型層１６を選択的に拡散形成し、その内側に
ドレインバッファ層となるｎ型層１２とその周囲に連続
するｎ″″型層１３を拡散形成する（　（ａ））。次に
厚いフィールド酸化膜１８を全面に形成した後、これを
選択エツチングして露出したＳｔ層にゲート酸化＠１９
を形成する（　（ｂ））。次いで全面にゲート電極材料
である多結晶シリコン膜３１を堆積し、これにフォトレ
ジスト３２のパターンを形成して多結晶シリコン膜３１
を選択エツチングし、開口部からボロンをイオン注入す
る（　（Ｃ））。
このイオン注入したボロンをドライブイン拡散してｐ型
ベース層１４を形成し、同時に素子表面に酸化膜２１を
形成する（　（ｃ））。その後、多結晶シリコン膜３１
のうちドレイン側の余分な部分を選択エツチングしてゲ
ート電極２０をパターン形成する。そしてドレイン領域
上からゲート電極上の一部の酸化膜を選択的にエツチン
グ除去し、露出したｎ型層１２からｎ−型層１３、更に
ゲート電極２０上にまたがって半絶縁性多結晶シリコン
膜２２をパターン形成する（　（ｅ））。この後、ゲー
ト電極２０及び多結晶シリコン膜２２をマスクの一部と
してドレイン、ソース層となるｎ中型層２６．１５を形
成し、ソース側にはコンタクト抵抗を下げるため更にｐ
十型層１７を拡散形成する（　（ｆ））。そして全面に
絶縁膜２３を堆積し、コンタクトホールを開けてドレイ
ン電極２４及びソース電極２５を形成する（　（ｇ））
。ドレイン電極２４は多結晶シリコン膜２２に直接接触
し、一部ゲート電極２０上に重なるようにパターン形成
される。
このように構成された横型ＭＯＳＦＥＴにおいて、ゲー
ト・ソース間に低出力インピーダンスのゲート回路を接
続し、ドレイン・ソース間に正電圧を印加した場合、ド
レイン電位に一端が固定された多結晶シリコン膜２２に
は微少な電流が流れて横方向に−様な電位傾斜が生じる
。このため素子内部の電界集中が緩和され、ドレイン接
合近傍の局部的な電界集中が防止される。また高抵抗の
多結晶シリコン膜２２に強制的に電界が形成されるので
、ｎ−型層１３の表面からも空乏層が拡がる。従ってｎ
−型層１３の不純物濃度が従来より高くても完全空乏化
するから、十分な高耐圧特性が得られる。またｎ−型層
１３の不純物濃度を従来より高く設定することにより、
従来より低いオン抵抗を実現することができる。更にこ
の実４例の構造では、ドレイン・ソース間の電位は多結
晶シリコン膜２２により固定されるため、絶縁膜２３上
に配設される電極配線の影響を受けることがない。例え
ば、ドレイン電極の幅を広げても何等耐圧は低下しない
。
第６図は他の実施例の横型ＭＯＳＦＥＴである。
第４図と対応する部分には第４図と同一符号を付して詳
細な説明は省く。この実施例では、高抵抗の多結晶シリ
コン膜２２を直接Ｓｔ層に接触させず、ドレインバッフ
ァ層であるｎ型層１２、その外側のｎ−型層１３上に形
成されたフィールド絶縁膜１８上に配設されている。こ
の多結晶シリコン膜２２の一端側にはドレイン電極２４
の延在部分がフィールドプレートとして重ねて配設され
、他端はデー＋１極２０に接続されている。
この実施例によっても先の実施例と同様の効果が得られ
る。第６図に示したように、高抵抗シリコン膜２２の下
に絶縁膜があり、かつその一端部で範囲りにおいて高抵
抗シリコン膜２２とドレイン電極２４が直接重なるよう
な構造においては、その重なりの部分がフィールドプレ
ートとしての効果を発揮するためには高抵抗シリコン膜
２２の比抵抗は１０８〜１０１２Ω・ａの範囲設定する
ことが好ましい。その根拠となるデータを第１７図に示
す。第１７図は、第６図の構造で高抵抗シリコン膜２２
の比抵抗を変えた場合の耐圧を測定したものであり、上
記範囲を外れると耐圧が極端に低下している。比抵抗が
１０１２Ω・０を越えるとほぼ完全な絶縁体になってフ
ィールドプレートの効果がなくなり、また１０８Ω・ａ
以下では高抵抗膜としての効果がなくなる。同様の構造
をもつ他の素子においても高抵抗膜の比抵抗を上記の範
囲に設定することが好ましい。
第７図および第８図は導電変調型ＭＯＳＦＥＴに適用し
た実施例で、それぞれ第４図及び第５図のｎ十型ドレイ
ン層２６の部分をｐ十型ドレイン層２８としたものであ
る。これらの実施例では、導電変調の効果として低いオ
ン抵抗が得られる他、高抵抗の多結晶シリコン膜２２を
設けたことにより先の実施例と同様の効果が得られる。
。 第９図及び第１０図は、それぞれ第７図及び第８図の構
造にアノードショート構造を導入した実施例である。即
ちｐ十型ドレイン層２８の一部表面にｎ型バッファ層１
２を一部露出させ、その部分にｎ十型層２つを形成した
ものである。このアノードショート構造とすれば、ター
ンオフ時、ｎ−型層１３の蓄積電子の排出が速やかに行
われて高速スイッチングが可能になる。これらの実施例
でも高抵抗の多結晶シリコン膜２２の配設により、先の
各実施例と同様の効果が得られる。
第１１図及び第１２図は、それぞれ第９図及び第１０図
のアノードショート部のｎ＋型層２つをより深く拡散形
成した実施例である。これらの実施例により、−層の高
速スイッチングが可能に□なる。
第１３図は、ダブルゲート構造とした実施例のＭＯＳＦ
ＥＴである。即ちドレイン側にもソース側と同様にｎ型
層１２内にｐ型層３０、そのなかにｎ十型層３１及びｐ
十型層３２を形成し、ソース側の第１ゲート７１Ｘｔｆ
ｆ２０．に対してドレイン側に第２ゲート電極２０２を
設けている。そしてこのダブルゲート構造において、第
２ゲート電極２０２と第１ゲー１［極２０１間にまたが
ってこれらにコンタクトする半絶縁性多結晶シリコン膜
２２を配設している。多結晶シリコン膜２２の下には絶
縁膜１８を介在させている。
この実施例によっても先の各実施例と同様の効果が得ら
れる。
第１４図は、第４図のＭＯＳＦＥＴを基本とし、そのゲ
ート電極２０と多結晶シリコン膜２２の積層順序を逆に
した実施例のＭＯＳＦＥＴである。
この構造は例えば、次のようにして形成される。
第１５図（ａ）に示すようにｐ型Ｓｉ層１１の表面にｐ
型層１６．ｎ型層１２及びｎ−型層１３を拡散形成した
後、ゲート絶縁＠１９を形成し、そのドレイン側の一部
をエツチング除去して半絶縁性多結晶シリコン膜２２を
堆積しパターニングする。この後第１５図（ｂ）に示す
ように、多結晶シリコン膜２２の表面を酸化してその一
部に開口を設け、ゲート電極となる多結晶シリコン膜３
１を堆積しこれをフォトレジスト３２によりドレイン領
域及びゲート領域上に残して選択エツチングし、ソース
領域側にｐ型層１４を拡散形成する。
そして第１５図（Ｃ）に示すようにゲート電極２０をパ
ターン形成し、ｎ十型ドレイン層２６、ｎ十型ソース層
１５等を形成する。この後は図示しないが、絶縁膜で全
面を覆い、必要な電極を取出して完成する。
この実施例によっても先の実施例と同様の効果が得られ
る。同様の変形は、第７図〜第１３図の構造においても
可能である。
以上のＭＯＳＦＥＴの実施例では平面パターンを示さな
かったが、代表例のパターンを第１６図に示す。これは
、大電流用として、ドレイン領域を複数に分割した場合
のパターン例である。リング状をなすゲート電極２２（
破線）が複数個配列され、各ゲート電極２２内にドレイ
ン領域が形成されて、ドレイン電極２４とソース電極２
５か櫛歯状に配設されている。ゲート電極２２とドレイ
ン電極２４の間にやはりリング状をなして半絶縁性多結
晶シリコン膜２２（−点鎖線）が配設されている。二点
鎖線で示す領域３３はソース電極２５の基板とのコンタ
クト領域である。ドレイン電極２４は多結晶シリコン膜
２２及びこれに囲まれた領域で基板面にコンタクトして
いる。
以上に説明したＭＯＳＦＥＴの実施例において、各部の
導電型を全て逆にすることができ、その場合にも本発明
は有効である。その池水発明はその趣旨を逸脱しない範
囲で種々変形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、素子内部および表面
部の両方の電界集中を緩和して耐圧向上を図り、しかも
高温、逆バイアス印加による耐圧劣化を少なくした高耐
圧プレーナ素子を得ることができる。また耐圧の低下を
それ程来たすことなく、オン抵抗を低くすることができ
、低損失の素子を得ることができる。更に素子上の電極
配線の自由度が向上し、索ｒの大電流化や高集積化か容
品になる。
【図面の簡単な説明】
第１図は本発明の一実施例のｐｎ接合ダイオードの要部
構造を示す図、第２図はその耐圧特性を従来例と比較し
て示す図、第３図は他の実施例のｐｎ接合ダイオードの
要部構造を示す図、第４図は本発明を横型ＭＯＳＦＥＴ
に適用した実施例を示す図、第５図（ａ）〜（ｇ）はそ
の製造工程を示す図、第６図は他の実施例の横型ＭＯＳ
ＦＥＴを示す図、第７図及び第８図は導電変調’４２Ｍ
０８ＦＥＴに適用した実施例を示す図、第９図〜第１２
図は導電変調型ＭＯＳＦＥＴの変形例を示す図、第１３
図は本発明をダブルゲート構造のＭＯＳＦＥＴに適用し
た実施例を示す図、第１４図は更に他の実施例のＭＯＳ
ＦＥＴを示す図、第１５図（ａ）〜（ｃ）はその製造工
程を示す図、第１６図は本発明をＭＯＳＦＥＴに適用し
た実施例の代表的な・１′而パターンを示す図、第１７
図は第６図の実施例での高抵抗多結晶シリコン膜の比抵
抗と耐圧の関係を示す図である。 １・・・ｎ−型Ｓｔ層（第１導電型高抵抗半導体層）、
２・・・ｐ十型層（第２導電型高不純物濃度層）、３・
・・アノード電極、４・・・口＋型層、５・・・カソー
ド７は極、６・・・ｐ−型層（第２導電型低不純物濃度
層）、７・・・ＳｉＯ２膜、８・・・半絶縁性多結晶シ
リコン膜（高抵抗膜）、９・・・ｎ十型層、１１・・・
ｐ−型Ｓｔ層（第１導電型高抵抗半導体層）、１２・・
・ｎ型層（第２導電型高不純物濃度層）、１３・・・ｎ
−型層（第２導電型低不純物濃度ＩＷ）、１４・・・ｐ
型ベース層、１５・・・ｎ十型ソース層、１６・・・ｐ
型層、１７・・・ｐ十型層、１８・・・フィールド酸化
膜、１９・・・ゲート絶縁膜、２０・・・ゲート電極、
２１・・・酸化膜、２２・・・半絶縁性多結晶シリコン
膜（高抵抗膜）、２３・・・酸化膜、２４・・・ドレイ
ン電極、２５・・・ソース電極、２６・・・ｎ十型ドレ
イン層、２７・・・ｐ＋型層。 出願人代理人　弁理士　鈴江武彦 第１図５ 第２図 第３図 第４図 第６図 第７図 第８図 第９図 ・１シ　１０　　図 第１１図 第１５図 第１６図

Claims (16)

    【特許請求の範囲】
  1. （１）第１導電型の高抵抗半導体層の表面に選択的に第
    ２導電型の高不純物濃度層が形成され、この高不純物濃
    度層に接してその周囲に第２導電型の低不純物濃度層が
    形成された高耐圧プレーナ素子において、前記高不純物
    濃度層からその周囲の前記低不純物濃度層、更にその外
    側の前記高抵抗半導体層にまたがってこれらの表面に、
    一端が前記高不純物濃度層の電位に固定された高抵抗膜
    を配設したことを特徴とする高耐圧プレーナ素子。
  2. （２）前記高抵抗膜は他端が前記高抵抗半導体層の電位
    に固定されている特許請求の範囲第１項記載の高耐圧プ
    レーナ素子。
  3. （３）前記高抵抗膜は、前記高不純物濃度層からその周
    囲の前記低不純物濃度層、更にその外側の前記高抵抗半
    導体層にまたがってこれらの上に絶縁膜を介して配設さ
    れている特許請求の範囲第１項記載の高耐圧プレーナ素
    子。
  4. （４）前記高抵抗膜は、比抵抗１０＾７Ω・ｃｍ以上の
    半絶縁性多結晶シリコン膜である特許請求の範囲第１項
    記載の高耐圧プレーナ素子。
  5. （５）前記高抵抗膜は、前記高不純物濃度層からその周
    囲の前記低不純物濃度層、更にその外側の前記高抵抗半
    導体層にまたがってこれらの上に絶縁膜を介して配設さ
    れ、かつ前記高不純物濃度層に接続された電極がこの高
    抵抗膜の一端部上に直接重なるように延在する構造を有
    する場合において、前記高抵抗膜の比抵抗が１０＾８〜
    １０＾１＾２Ω・ｃｍに設定されている特許請求の範囲
    第１項記載の高耐圧プレーナ素子。
  6. （６）前記高抵抗膜は、アンドープの半絶縁性多結晶シ
    リコン膜である特許請求の範囲第１項記載の高耐圧プレ
    ーナ素子。
  7. （７）前記低不純物濃度層は、素子表面から見た単位面
    積当りの不純物量が１．５〜４．５×１０＾１＾２／ｃ
    ｍ＾２である特許請求の範囲第１項記載の高耐圧プレー
    ナ素子。
  8. （８）前記高耐圧プレーナ素子はｐｎ接合ダイオードで
    あり、前記高抵抗膜は前記高不純物濃度層、その周囲の
    前記低不純物濃度層、更にその外側の前記高抵抗半導体
    層にまたがってこれらの表面に直接接触する特許請求の
    範囲第１項記載の高耐圧プレーナ素子。
  9. （９）前記高耐圧プレーナ素子は、前記高不純物濃度層
    をドレインバッファ層とし、この高不純物濃度層周囲の
    前記低不純物濃度層に対して所定距離をおいて前記高抵
    抗半導体層表面にソース層が形成され、ドレイン・ソー
    ス間の前記高抵抗半導体層表面にゲート絶縁膜を介して
    ゲート電極が形成された横型ＭＯＳＦＥＴであり、前記
    高抵抗膜は一端がドレイン電極に接続され、他端がゲー
    ト電極に接続されて前記高不純物濃度層及びその周囲の
    低不純物濃度層上に配設されている特許請求の範囲第１
    項記載の高耐圧プレーナ素子。
  10. （１０）前記高抵抗膜は、前記高不純物濃度層及びその
    周囲の前記低不純物濃度層表面に直接接触する特許請求
    の範囲第９項記載の高耐圧プレーナ素子。
  11. （１１）前記高抵抗膜は、前記高不純物濃度層及びその
    周囲の前記低不純物濃度層表面に絶縁膜を介して形成さ
    れている特許請求の範囲第９項記載の高耐圧プレーナ素
    子。
  12. （１２）前記ドレインバッファ層となる高不純物濃度層
    内の表面にこれより高不純物濃度の第２導電型ドレイン
    層を有する特許請求の範囲第９項記載の高耐圧プレーナ
    素子。
  13. （１３）前記ドレインバッファ層となる高不純物濃度層
    内の表面にこれより高不純物濃度の第１導電型ドレイン
    層を有する特許請求の範囲第９項記載の高耐圧プレーナ
    素子。
  14. （１４）前記横型ＭＯＳＦＥＴは、導電変調型ＭＯＳＦ
    ＥＴである特許請求の範囲第９項記載の高耐圧プレーナ
    素子。
  15. （１５）前記横型ＭＯＳＦＥＴは、アノード・ショート
    構造を有する特許請求の範囲第９項記載の高耐圧プレー
    ナ素子。
  16. （１６）前記横型ＭＯＳＦＥＴは、ダブルゲート構造を
    有する特許請求の範囲第９項記載の高耐圧プレーナ素子
    。
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