JP2009088317A - 高耐圧半導体スイッチング素子 - Google Patents

高耐圧半導体スイッチング素子 Download PDF

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Abstract

【課題】センス比のコレクタ電流依存性をスイッチング素子自体の構造により制御する。
【解決手段】Ｐ型のベース領域２の表面部に、少なくとも１つのＮ型のエミッタ領域３及びエミッタ領域３と離隔した少なくとも１つのＮ型のセンス領域５が選択的に形成されている。エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。センス比がコレクタ電流の変化に対応して所望の変化を生じるように、第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅が設定されている。
【選択図】図１

Description

本発明は、絶縁ゲート型スイッチング素子を有する高耐圧半導体スイッチング素子に関し、特に、スイッチング素子を過電流から保護する過電流保護機能を有する高耐圧半導体スイッチング素子に関するものである。
一般的な横型絶縁ゲート型バイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴという）の構造を図１８（ａ）〜（ｃ）に示す。図１８（ａ）は従来の横型ＩＧＢＴ１００の平面図であり、図１８（ｂ）及び（ｃ）はそれぞれ図１８（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。図１８（ａ）〜（ｃ）に示す横型ＩＧＢＴ１００においては、Ｎ型の半導体基板１０１の表面部にＰ型のベース領域１０２が形成され、ベース領域１０２の表面部にはＮ型のエミッタ領域１０３が形成されている。エミッタ領域１０３上からベース領域１０２上をまたいで少なくとも半導体基板１０１上までゲート絶縁膜１０９が形成され、ゲート絶縁膜１０９上にはゲート電極１１０が形成されている。また、半導体基板１０１の表面部にはベース領域１０２から離隔してＰ型のコレクタ領域１０７が形成されている。コレクタ領域１０７の表面上にはコレクタ領域１０７と電気的に接続されたコレクタ電極１０８が形成されており、エミッタ領域１０３及びベース領域１０２のそれぞれの表面上には、両者と電気的に接続されたエミッタ電極１０４が形成されている。
このような横型ＩＧＢＴを有する半導体装置は、横型ＩＧＢＴのコレクタ電極と電源との間に誘導性負荷をつないだ状態で用いられることが多い。このような場合に事故が起きると、この誘導性負荷が短絡状態となり、横型ＩＧＢＴに定格電流の数倍以上の電流が流れることになる。従って、このような負荷短絡時には過電流を検出して、ゲート電圧又はコレクタ電圧を遮断しないと、横型ＩＧＢＴが温度上昇に起因する熱破壊を生じてしまう。
そこで、図１８（ａ）〜（ｃ）に示す横型ＩＧＢＴ１００においては、所定の領域に位置するエミッタ領域１０３及びベース領域１０２のそれぞれの表面上に、両者と電気的に接続されたセンス電極１０６をエミッタ電極１０４とは離隔して形成している。すなわち、センス電極１０６とエミッタ電極１０４との間には領域１１１が介在する。
図１９は、図１８（ａ）〜（ｃ）に示す横型ＩＧＢＴ１００に対する過電流保護機能を有する半導体装置の概略回路構成の一例を示している。尚、図１９において、図１８（ａ）〜（ｃ）と同一の構成要素には同一の符号を付すことにより、説明を省略する。図１９に示すように、センス電極１０６とエミッタ電極１０４とはセンス抵抗２０１を通じて電気的に接続されている。ここで、センス電極１０６に電気的に接続されている過電流検出回路２００は、電圧比較器２０２と、電圧比較器２０２にそれぞれ接続された基準電圧回路２０３及び前述のセンス抵抗２０１とから構成されている。図１９に示す半導体装置においては、センス電流２０４がセンス抵抗２０１を通ってエミッタ電極１０４側へと流れ、このときにセンス抵抗２０１の両端に発生する電圧と基準電圧回路２０３が発生する電圧とが電圧比較器２０２によって比較され、両電圧の差に基づいて横型ＩＧＢＴ１００を流れるコレクタ電流２０５が制御される。
特開平２−１３８７７３号公報 特開平９−２６０５９２号公報 特開平７−２９７３８７号公報
しかしながら、従来例に係る横型ＩＧＢＴ１００においては、特にセンス電流２０４とドレイン電流２０５との関係に関し、次のような問題がある。
センス電流２０４は、横型ＩＧＢＴ１００のコレクタ電極１０８から、コレクタ領域１０７、半導体基板１０１、ベース領域１０２及びエミッタ領域１０３を通って、センス電極１０６まで流れる電流である。一方、コレクタ電流２０５は、横型ＩＧＢＴ１００のコレクタ電極１０８から、コレクタ領域１０７、半導体基板１０１、ベース領域１０２及びエミッタ領域１０３を通って、エミッタ電極１０４まで流れる電流である。前述のように、センス電極１０６とエミッタ電極１０４とは電気的に離隔しているため、ベース領域１０２及びエミッタ領域１０３のそれぞれの表面にはエミッタ電極１０４もセンス電極１０６も存在しない領域１１１が存在する。ところで、センス電流２０４は、センス電極１０６に対向した部分のコレクタ領域１０７からだけではなく、領域１１１に対向した部分のコレクタ領域１０７から回り込んでくる電流を含む。従って、コレクタ電流２０５が小さいときには、領域１１１に対向した部分のコレクタ領域１０７から回り込んでセンス電流２０４となる電流が存在するために、センス電流２０４に対するコレクタ電流２０５の比（コレクタ電流／センス電流：以下、センス比という）が小さくなる。一方、コレクタ電流２０５が大きくなるとセンス電流２０４も大きくなるが、エミッタ領域１０３（エミッタ電極１０４の下側部分）やセンス領域（エミッタ領域１０３のうちセンス電極１０６の下側部分）に流れ込む電流密度は決まっているためにコレクタ領域１０７から当該センス領域に回り込んでくる電流（領域１１１に対向した部分のコレクタ領域１０７からセンス領域に回り込んでくる電流）の比率は相対的に小さくなる。その結果、コレクタ電流２０５が増加するほど、センス比が大きくなる。このように、従来例に係る横型ＩＧＢＴにおいては、センス比がコレクタ電流の変化に対して変動してしまうという問題がある。
また、センス比は動作温度にも依存する。すなわち、ＩＧＢＴなどのバイポーラ素子では高温になるほど、バイポーラ動作が顕著になり、特にＩＧＢＴでは高温でホール電流（正孔電流）が増えるが、前述のようにエミッタ領域やセンス領域に流れ込む電流密度は決まっているために、センス電流におけるセンス領域に回り込んでくる電流の寄与比率は高温では室温に比べて小さくなり、高温でのセンス比が大きくなる。このように、従来例に係る横型ＩＧＢＴにおいては、センス比が温度上昇に伴って上昇してしまうという問題がある。
図１９に示す半導体装置のように、センス電流によってコレクタ電流を制御する方式を用いた場合、以上に述べた、センス比のコレクタ電流依存性や温度依存性を補償するように制御回路を設計する必要があるものの、当該制御回路にも温度依存性等が存在するので、半導体装置の設計が非常に難しくなってしまう。
前記に鑑み、本発明は、高耐圧半導体スイッチング素子において、センス比のコレクタ電流依存性や温度依存性をスイッチング素子自体の構造によって制御できるようにすることを目的とする。
前記の目的を達成するために、本発明に係る第１の高耐圧半導体スイッチング素子は、第２導電型の半導体基板内に形成された第１導電型のベース領域と、前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、センス電流に対するコレクタ電流の比であるセンス比が当該コレクタ電流の変化に対応して所望の変化を生じるように、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が設定されている。
尚、本発明において、「高耐圧半導体スイッチング素子」とは、ゲート電圧が０Ｖのときにドレイン電圧について例えば２００Ｖ程度以上の耐圧を持つスイッチング素子をいうものとする。
本発明の第１の高耐圧半導体スイッチング素子によると、第２導電型のセンス領域、第２導電型のエミッタ領域、センス領域に隣接する部分の第１導電型のベース領域、及びエミッタ領域に隣接する部分の第１導電型のベース領域のそれぞれの幅を調節することにより、単位幅のエミッタ領域から放出される第１導電型キャリアの数と、単位幅のセンス領域から放出される第１導電型キャリアの数と制御することができる。従って、センス比のコレクタ電流依存性を制御することができる。
具体的には、本発明の第１の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比と、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比とを等しく設定することにより、前記センス比が前記コレクタ電流の変化に対して一定となる。このとき、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が等しく設定されていてもよい。
また、本発明の第１の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比を、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも大きく設定することにより、前記センス比が前記コレクタ電流の増加に伴って増加する。
或いは、本発明の第１の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比を、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも小さく設定することにより、前記センス比が前記コレクタ電流の増加に伴って減少する。
本発明に係る第２の高耐圧半導体スイッチング素子は、第２導電型の半導体基板内に形成された第１導電型のベース領域と、前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、センス電流に対するコレクタ電流の比が当該コレクタ電流の変化に対応して所望の変化を生じるように、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が設定されている。
本発明の第２の高耐圧半導体スイッチング素子によると、ベース領域と離隔したコレクタ領域及びドレイン領域の両方を設けることにより、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子を実現することができる。また、第２導電型のセンス領域、第２導電型のエミッタ領域、センス領域に隣接する部分の第１導電型のベース領域、及びエミッタ領域に隣接する部分の第１導電型のベース領域のそれぞれの幅を調節することにより、単位幅のエミッタ領域から放出される第１導電型キャリアの数と、単位幅のセンス領域から放出される第１導電型キャリアの数と制御することができる。従って、センス比のコレクタ電流依存性を制御することができる。
具体的には、本発明の第２の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比と、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比とを等しく設定することにより、前記センス比が前記コレクタ電流の変化に対して一定となる。このとき、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が等しく設定されていてもよい。
また、本発明の第２の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比を、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも大きく設定することにより、前記センス比が前記コレクタ電流の増加に伴って増加する。
或いは、本発明の第２の高耐圧半導体スイッチング素子において、例えば、前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比を、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも小さく設定することにより、前記センス比が前記コレクタ電流の増加に伴って減少する。
尚、本発明の第２の高耐圧半導体スイッチング素子において、前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよいし、又は、前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよい。或いは、前記センス領域は複数形成されており、少なくとも１つの前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置され、その他の前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよい。
本発明に係る第３の高耐圧半導体スイッチング素子は、第２導電型の半導体基板内に形成された第１導電型のベース領域と、前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の抵抗と、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の抵抗とが等しい。
本発明の第３の高耐圧半導体スイッチング素子によると、エミッタ電極とゲート電極との間に位置する部分のエミッタ領域の抵抗と、センス電極とゲート電極との間に位置する部分のセンス領域の抵抗とが等しいため、高耐圧半導体スイッチング素子が導電率変調を起こす程度のコレクタ電流が流れるときに、センス領域から流れる電子電流の電流密度とエミッタ領域から流れる電子電流の電流密度とが同じになる。このため、高耐圧半導体スイッチング素子が導電率変調を起こす程度のコレクタ電流が流れるときにもセンス比の変動を抑制できるので、高耐圧半導体スイッチング素子を流れるコレクタ電流の制御を容易に行うことができる。
また、本発明の第３の高耐圧半導体スイッチング素子によると、エミッタ電極とゲート電極との間に位置する部分のエミッタ領域の抵抗と、センス電極とゲート電極との間に位置する部分のセンス領域の抵抗とが等しいため、温度の上昇に対するそれぞれの抵抗の上昇を一致させることができるので、センス比の温度依存性をなくすことが可能となる。
本発明に係る第４の高耐圧半導体スイッチング素子は、第２導電型の半導体基板内に形成された第１導電型のベース領域と、前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の抵抗と、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の抵抗とが等しい。
本発明の第４の高耐圧半導体スイッチング素子によると、エミッタ電極とゲート電極との間に位置する部分のエミッタ領域の抵抗と、センス電極とゲート電極との間に位置する部分のセンス領域の抵抗とが等しいため、高耐圧半導体スイッチング素子が導電率変調を起こす程度のコレクタ電流が流れるときに、センス領域から流れる電子電流の電流密度とエミッタ領域から流れる電子電流の電流密度とが同じになる。このため、高耐圧半導体スイッチング素子が導電率変調を起こす程度のコレクタ電流が流れるときにもセンス比の変動を抑制できるので、高耐圧半導体スイッチング素子を流れるコレクタ電流の制御を容易に行うことができる。
また、本発明の第４の高耐圧半導体スイッチング素子によると、エミッタ電極とゲート電極との間に位置する部分のエミッタ領域の抵抗と、センス電極とゲート電極との間に位置する部分のセンス領域の抵抗とが等しいため、温度の上昇に対するそれぞれの抵抗の上昇を一致させることができるので、センス比の温度依存性をなくすことが可能となる。
尚、本発明の第４の高耐圧半導体スイッチング素子において、前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよいし、又は、前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよい。或いは、前記センス領域は複数形成されており、少なくとも１つの前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置され、その他の前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていてもよい。
また、本発明の第３又は第４の高耐圧半導体スイッチング素子において、前記第２の方向における前記エミッタ領域及び前記センス領域のそれぞれの幅は等しく、前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の長さと、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の長さとは等しくてもよい。
また、本発明の第１〜第４の高耐圧半導体スイッチング素子において、前記センス領域は複数形成されており、一の前記センス領域と他の前記センス領域との間に前記エミッタ領域が配置されていることが好ましい。このようにすると、複数のセンス領域を一箇所にまとめて形成する場合と比べて、高耐圧半導体スイッチング素子が導電率変調を起こす程度のコレクタ電流が流れているときに、センス領域に対向する部分のコレクタ領域から流れる電流の電流密度と、エミッタ領域に対向する部分のコレクタ領域から流れる電流の電流密度との差を小さくすることができる。従って、コレクタ電流や温度の変化に対するセンス比のバラツキを低減してセンス比を一定に保持することができる。
また、本発明の第１〜第４の高耐圧半導体スイッチング素子において、前記半導体基板は第１導電型であり、前記半導体基板内に前記ベース領域に隣接して形成された第２導電型のリサーフ領域をさらに備え、前記コレクタ領域は前記リサーフ領域内に形成されていることが好ましい。尚、この場合、本発明の第２又は第４の高耐圧半導体スイッチング素子においては、ドレイン領域もリサーフ領域内に形成される。また、この場合、前記リサーフ領域の表面部に形成された第１導電型の頂上半導体層をさらに備え、前記頂上半導体層は前記ベース領域と電気的に接続されていること、又は、前記リサーフ領域内に形成された第１導電型の埋め込み半導体層をさらに備え、前記埋め込み半導体層は前記ベース領域と電気的に接続されていることがさらに望ましい。
本発明によると、横型ＩＧＢＴ等の高耐圧半導体スイッチング素子において、センス比のコレクタ電流依存性や温度依存性を、スイッチング素子自体の構造によって制御することができるので、半導体装置の設計が容易になる。
以下に述べる本発明の各実施形態においては、「特許請求の範囲」の「第１導電型」をＰ型とし、「第２導電型」をＮ型として、ｎチャネルの高耐圧半導体スイッチング素子を例として説明するが、ｐチャネルの高耐圧半導体スイッチング素子についても本発明は適用可能である。
（第１の実施形態）
以下、本発明の第１の実施形態に係る高耐圧半導体スイッチング素子（以下、ＩＧＢＴという）について、図面を参照しながら説明する。
図１（ａ）は、本発明の第１の実施形態に係るＩＧＢＴの平面図であり、図１（ｂ）及び（ｃ）は図１（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。図１（ａ）〜（ｃ）に示すＩＧＢＴ３０においては、Ｎ型の半導体基板１の表面部にＰ型のベース領域２が形成され、ベース領域２の表面部に少なくとも１つのＮ型のエミッタ領域３が選択的に形成されている。ベース領域２とエミッタ領域３とは、半導体基板１上に形成されたエミッタ電極４を介して電気的に接続されている。ベース領域２の表面部にはエミッタ領域３とは離隔して少なくとも１つのＮ型のセンス領域５が選択的に形成されている。センス領域５上には、センス領域５と電気的に接続されたセンス電極６が形成されている。また、半導体基板１の表面部にはベース領域２とは離隔してＰ型のコレクタ領域７が形成されている。コレクタ領域７上には、コレクタ領域７と電気的に接続されたコレクタ電極８が形成されている。さらに、エミッタ領域３上からベース領域２上をまたいで少なくとも半導体基板１（ベース領域２やコレクタ領域７等の不純物領域が形成されていない部分）上までゲート絶縁膜９が形成され、ゲート絶縁膜９上にはゲート電極１０が形成されている。
本実施形態においては、Ｎ型のエミッタ領域３とＮ型のセンス領域５とは、それぞれの注入不純物濃度及び接合深さが等しく設定されている。また、エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。さらに、本実施形態の特徴として、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されている。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されている。尚、本実施形態及び後述の各実施形態において、センス領域５に隣接する部分のベース領域２とは、センス領域５同士の間に位置する部分のベース領域２、又は、エミッタ電極４が形成されていない領域におけるセンス領域５とエミッタ領域３との間に位置する部分のベース領域２を意味するものとし、エミッタ領域３に隣接する部分のベース領域２とは、エミッタ領域３同士の間に位置する部分のベース領域２を意味するものとする。
第１の実施形態に係るＩＧＢＴの動作は以下の通りである。
図１（ａ）〜（ｃ）に示す本実施形態のＩＧＢＴ３０においては、Ｐ型のコレクタ領域７から放出される正孔（コレクタ電流）は、Ｎ型のエミッタ領域３及びＮ型のセンス領域５のそれぞれから放出される電子と再結合するため、コレクタ電流は、Ｎ型のエミッタ領域３から放出される電子電流（以下、ソース電流という）及びＮ型のセンス領域５から放出される電子電流（以下、センス電流という）によって観測可能である。また、本実施形態においては、Ｎ型のセンス領域５は、Ｎ型のエミッタ領域３と同様の注入不純物濃度及び接合深さを有するため、言い換えると、センス領域５はエミッタ領域３の一部分として形成されているため、Ｎ型のセンス領域５から放出される電子電流つまりセンス電流は、コレクタ電流の一部分に該当する。さらに、本実施形態では、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されているため、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出される電子の量と、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出される電子の量とが等しくなる。
従って、本実施形態によると、センス電流に対するコレクタ電流の比であるセンス比が当該コレクタ電流の大きさに関わらず一定となる。すなわち、横型ＩＧＢＴからなる高耐圧半導体スイッチング素子において、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定した。しかし、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比と、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比とを等しく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、例えば図２（ａ）〜（ｃ）に示すように、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域２２を形成してもよい。ここで、図２（ａ）は、本発明の第１の実施形態の変形例に係るＩＧＢＴの平面図であり、図２（ｂ）及び（ｃ）は、図２（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図２（ａ）〜（ｃ）において、図１（ａ）〜（ｃ）に示すＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略している。
（第２の実施形態）
以下、本発明の第２の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図３（ａ）は、本発明の第２の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図３（ｂ）〜（ｄ）は、図３（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。尚、図３（ａ）〜（ｄ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示すＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のハイブリッドＩＧＢＴ４０が、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と異なっている点は、半導体基板１の表面部に、ベース領域２とは離隔して少なくとも１つのＮ型のドレイン領域１５が形成されており、ドレイン領域１５及びコレクタ領域７が、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に交互に並ぶように配置されていることである。尚、本実施形態において、コレクタ電極８は、コレクタ領域７及びドレイン領域１５の両方に電気的に接続するように半導体基板１上に形成されている。また、本実施形態において、コレクタ領域７が複数形成されていてもよい。
以下、本実施形態のハイブリッドＩＧＢＴ４０の動作原理について簡単に説明する。ハイブリッドＩＧＢＴ４０のコレクタ電極８に電圧を印加すると、Ｎ型のドレイン領域１５からＰ型のベース領域２を通ってエミッタ領域３まで電流が流れ（以下、この動作をＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor ）動作という）、この電流が大きくなると、Ｐ型のコレクタ領域７から正孔が放出されるようになる（以下、この動作をＩＧＢＴ動作といる）。従って、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体スイッチング素子つまりハイブリッドＩＧＢＴを実現することができる。
本実施形態においても、第１の実施形態と同様に、Ｎ型のエミッタ領域３とＮ型のセンス領域５とは、それぞれの注入不純物濃度及び接合深さが等しく設定されており、エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。さらに、本実施形態の特徴として、第１の実施形態と同様に、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されている。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されている。
すなわち、本実施形態によると、第１の実施形態と同様に、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されているため、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出される電子の量と、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出される電子の量とが等しくなる。従って、センス電流に対するコレクタ電流の比であるセンス比が当該コレクタ電流の大きさに関わらず一定となるので、横型ＩＧＢＴからなる高耐圧半導体スイッチング素子において、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
ところで、本実施形態のハイブリッドＩＧＢＴ４０においては、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていることにより、次のような効果が得られる。
すなわち、ハイブリッドＩＧＢＴ４０がＭＩＳＦＥＴ動作をするときには、全てのセンス領域５及びエミッタ領域３からドレイン領域１５に流れる電子の量は等しくなる一方、ハイブリッドＩＧＢＴ４０がＩＧＢＴ動作をするときには、コレクタ領域７に対向するように配置されているエミッタ領域３又はセンス領域５から放出される電子電流の電流密度は、ドレイン領域１５に対向するように配置されているエミッタ領域３又はセンス領域５から放出される電子電流の電流密度よりも大きくなる。これは、ハイブリッドＩＧＢＴ４０がＩＧＢＴ動作をするときには、コレクタ領域７から放出されるホール（正孔）がコレクタ電流の大半を占めているからである。その結果、コレクタ領域７から放出されるホールと再結合するためにセンス領域５から放出される電子の量（つまりセンス電流の大きさ）は、コレクタ領域７に対向するように配置されているセンス領域５の方が、ドレイン領域１５に対向するように配置されているセンス領域５よりも多くなる。
従って、本実施形態のように、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていると、ハイブリッドＩＧＢＴ４０がＭＩＳＦＥＴ動作をしているときのセンス比と、ハイブリッドＩＧＢＴ４０がＩＧＢＴ動作をしているときのセンス比との差が小さくなる。言い換えると、軽負荷時と重負荷時との間でセンス比の差が小さくなる。これにより、ハイブリッドＩＧＢＴの制御が容易になるという効果が得られる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定した。しかし、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比と、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比とを等しく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
（第３の実施形態）
以下、本発明の第３の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図４（ａ）は、本発明の第３の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図４（ｂ）〜（ｄ）は、図４（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。尚、図４（ａ）〜（ｄ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０又は図３（ａ）〜（ｄ）に示す第２の実施形態のＩＧＢＴ４０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ４０が第２の実施形態のＩＧＢＴ４０と異なっている点は、第２の実施形態のＩＧＢＴ４０においては、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていたのに対して、本実施形態のＩＧＢＴ４０においては、Ｎ型のセンス領域５とＮ型のドレイン領域１５とがゲート電極１０を挟んで互いに対向するように配置されていることである。
これにより、本実施形態のＩＧＢＴ４０によると、第２の実施形態のＩＧＢＴ４０と同様の効果に加えて、次のような効果が得られる。すなわち、本実施形態のハイブリッドＩＧＢＴ４０がＩＧＢＴ動作をする場合、ドレイン領域１５と対向するように配置されているセンス領域５から放出される電子電流の電流密度は、コレクタ領域７と対向するように配置されているエミッタ領域３から放出される電子電流の電流密度よりも小さくなる。このため、センス電流に対するコレクタ電流の比であるセンス比を大きくすることができる。従って、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されている場合（第２の実施形態）と比べて、同じ大きさのコレクタ電流でハイブリッドＩＧＢＴの制御を行う際にもセンス領域５の配置数を増やすことができるので、センス電流のばらつきを改善できるという効果を得ることができる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図５（ａ）は、本発明の第４の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図５（ｂ）〜（ｅ）は、図５（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線の断面図である。尚、図５（ａ）〜（ｅ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０又は図３（ａ）〜（ｄ）若しくは図４（ａ）〜（ｄ）に示す第２若しくは第３の実施形態のＩＧＢＴ４０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ４０が第２の実施形態のＩＧＢＴ４０と異なっている点は、第２の実施形態のＩＧＢＴ４０においては、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていたのに対して、本実施形態のＩＧＢＴ４０においては、少なくとも１つのＮ型のセンス領域５とＰ型のコレクタ領域７とはゲート電極１０を挟んで互いに対向するように配置され、その他のＮ型のセンス領域５とＮ型のドレイン領域１５とはゲート電極１０を挟んで互いに対向するように配置されていることである。
これにより、本実施形態のＩＧＢＴ４０によると、第２の実施形態のＩＧＢＴ４０と同様の効果に加えて、次のような効果が得られる。すなわち、全てのセンス領域５がドレイン領域１５と対向するように配置されている場合（第３の実施形態）と比べて、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくすることができ、それによってハイブリッドＩＧＢＴの制御が容易になるという効果が得られる。また、全てのセンス領域５がコレクタ領域７と対向するように配置されている場合（第２の実施形態）と比べて、ＩＧＢＴ動作をする場合におけるセンス電流に対するコレクタ電流の比であるセンス比を大きくすることができるので、センス領域５の配置数を増やすことができ、それによってセンス電流のばらつきを改善できるという効果が得られる。
図６は、コレクタ電流Ｉｃが６Ａで飽和するハイブリッドＩＧＢＴにおけるコレクタ電流とセンス比との関係を示している。図６において、実線は本実施形態のハイブリッドＩＧＢＴにおけるコレクタ電流とセンス比との関係を示し、破線は従来のハイブリッドＩＧＢＴにおけるコレクタ電流とセンス比との関係を示す。図６に示すように、従来のハイブリッドＩＧＢＴにおいては、飽和コレクタ電流の８％に相当する０．５Ａから８０％に相当する５Ａまでの範囲でセンス比が７００から９５０まで増加するのに対して、本実施形態のハイブリッドＩＧＢＴにおいては同範囲でセンス比の値がほぼ一定の９００程度に保持されている。
（第５の実施形態）
以下、本発明の第５の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図７（ａ）は、本発明の第５の実施形態に係る高耐圧半導体スイッチング素子、具体的にはＩＧＢＴ３０の平面図であり、図７（ｂ）及び（ｃ）は、図７（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図７（ａ）〜（ｃ）に示すＩＧＢＴ３０において、図１（ａ）〜（ｃ）に示すＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ３０が、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と異なっている点は、コレクタ領域７からベース領域２に向かう方向を第１の方向とし、それに垂直な方向を第２の方向としたときに、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも大きく設定されていることである。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されているのに対して、センス領域５に隣接する部分のベース領域２の幅１２は、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも大きく設定されている。
第５の実施形態に係るＩＧＢＴの動作は以下の通りである。
図７（ａ）〜（ｃ）に示す本実施形態のＩＧＢＴ３０においては、Ｎ型のセンス領域５から放出される電子の量は、Ｎ型のセンス領域５に対向する部分のＰ型のコレクタ領域７から放出されるホールの量と、Ｎ型のセンス領域５に隣接する部分のＰ型のベース領域２に対向する部分のＰ型のコレクタ領域７から放出されるホールの量との和で表される。また、Ｎ型のエミッタ領域３から放出される電子の量は、Ｎ型のエミッタ領域３に対向する部分のＰ型のコレクタ領域７から放出されるホールの量と、Ｎ型のエミッタ領域３に隣接する部分のＰ型のベース領域２に対向する部分のＰ型のコレクタ領域７から放出されるホールの量との和で表される。ここで、本実施形態では、Ｎ型のセンス領域５の幅１１に対するセンス領域５に隣接する部分のＰ型のベース領域２の幅１２の比が、Ｎ型のエミッタ領域３の幅１３に対するエミッタ領域３に隣接する部分のＰ型のベース領域２の幅１４の比よりも大きい。従って、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出される電子の量は、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出される電子の量よりも大きくなるため、第１の実施形態と比べて、センス比が小さくなる。一方、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出されるセンス電流の飽和電流の値と、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出される飽ソース電流の飽和電流の値とは等しい。従って、コレクタ電流が増加すると、ソース電流及びセンス電流も増加するが、コレクタ電流の増加量に対する単位幅あたりのセンス電流の増加量は単位幅あたりのソース電流の増加量よりも次第に小さくなっていく。すなわち、本実施形態においては、コレクタ電流の増加に伴って、センス比が大きくなっていく。
以上のように、本実施形態によると、コレクタ電流の増加に伴ってセンス比が増加する高耐圧半導体スイッチング素子（ＩＧＢＴ３０）を実現することができる。言い換えると、本実施形態においても、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、センス領域５に隣接する部分のベース領域２の幅１２を、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも大きく設定した。しかし、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比を、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも大きく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
（第６の実施形態）
以下、本発明の第６の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図８（ａ）は、本発明の第６の実施形態に係る高耐圧半導体スイッチング素子、具体的にはＩＧＢＴ３０の平面図であり、図８（ｂ）及び（ｃ）は、図８（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図８（ａ）〜（ｃ）に示すＩＧＢＴ３０において、図１（ａ）〜（ｃ）に示すＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ３０が、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と異なっている点は、コレクタ領域７からベース領域２に向かう方向を第１の方向とし、それに垂直な方向を第２の方向としたときに、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも小さく設定されていることである。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されているのに対して、センス領域５に隣接する部分のベース領域２の幅１２は、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも小さく設定されている。
図８（ａ）〜（ｃ）に示す本実施形態のＩＧＢＴ３０においては、第５の実施形態とは逆に、Ｎ型のセンス領域５の幅１１に対するセンス領域５に隣接する部分のＰ型のベース領域２の幅１２の比が、Ｎ型のエミッタ領域３の幅１３に対するエミッタ領域３に隣接する部分のＰ型のベース領域２の幅１４の比よりも小さく設定されている。従って、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出される電子の量は、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出される電子の量よりも小さくなるため、第１の実施形態と比べて、センス比が大きくなる。一方、前記第２の方向における単位幅あたりのＮ型のセンス領域５から放出されるセンス電流の飽和電流の値と、前記第２の方向における単位幅あたりのＮ型のエミッタ領域３から放出されるソース電流の飽和電流の値とは等しい。従って、コレクタ電流が増加すると、ソース電流及びセンス電流も増加するが、コレクタ電流の増加量に対する単位幅あたりのセンス電流の増加量は単位幅あたりのソース電流の増加量よりも次第に大きくなっていく。すなわち、本実施形態においては、コレクタ電流の増加に伴って、センス比が小さくなっていく。
以上のように、本実施形態によると、コレクタ電流の増加に伴ってセンス比が減少する高耐圧半導体スイッチング素子（ＩＧＢＴ３０）を実現することができる。言い換えると、本実施形態においても、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、センス領域５に隣接する部分のベース領域２の幅１２を、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも小さく設定した。しかし、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比を、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも小さく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
（第７の実施形態）
以下、本発明の第７の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図９（ａ）は、本発明の第７の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図９（ｂ）〜（ｄ）は、図９（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。尚、図９（ａ）〜（ｄ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０又は図３（ａ）〜（ｄ）に示す第２の実施形態のＩＧＢＴ４０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ４０が第２の実施形態のＩＧＢＴ４０と異なっている点は次の通りである。すなわち、第２の実施形態のＩＧＢＴ４０においては、コレクタ領域７からベース領域２に向かう方向を第１の方向とし、それに垂直な方向を第２の方向としたときに、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されていた。それに対して、本実施形態のＩＧＢＴ４０においては、図７（ａ）〜（ｃ）に示す第５の実施形態のＩＧＢＴ３０と同様に、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも大きく設定されている。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されているのに対して、センス領域５に隣接する部分のベース領域２の幅１２は、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも大きく設定されている。
従って、本実施形態のハイブリッドＩＧＢＴ４０においても、第５の実施形態のＩＧＢＴ３０と同様に、コレクタ電流の増加に伴ってセンス比が増加する高耐圧半導体スイッチング素子を実現することができる。言い換えると、本実施形態においても、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、センス領域５に隣接する部分のベース領域２の幅１２を、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも大きく設定した。しかし、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比を、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも大きく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
また、本実施形態において、第２の実施形態と同様に、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていると、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくでき、それにより、ハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。
また、本実施形態において、第３の実施形態と同様に、Ｎ型のセンス領域５とＮ型のドレイン領域１５とがゲート電極１０を挟んで互いに対向するように配置されていると、ＩＧＢＴ動作をする場合におけるセンス電流に対するコレクタ電流の比であるセンス比が大きくなる。このため、センス領域５の配置数を増やすことができるので、センス電流のばらつきを改善できるという効果を得ることができる。
また、本実施形態において、第４の実施形態と同様に、少なくとも１つのＮ型のセンス領域５とＰ型のコレクタ領域７とはゲート電極１０を挟んで互いに対向するように配置され、その他のＮ型のセンス領域５とＮ型のドレイン領域１５とはゲート電極１０を挟んで互いに対向するように配置されていると、次のような効果が得られる。すなわち、全てのセンス領域５がドレイン領域１５と対向するように配置されている場合と比べて、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくすることができ、それによってハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。また、全てのセンス領域５がコレクタ領域７と対向するように配置されている場合と比べて、ＩＧＢＴ動作をする場合におけるセンス比を大きくすることができるので、センス領域５の配置数を増やすことができ、それによってセンス電流のばらつきを改善できるという効果が得られる。
（第８の実施形態）
以下、本発明の第８の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図１０（ａ）は、本発明の第８の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図１０（ｂ）〜（ｄ）は、図１０（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。尚、図１０（ａ）〜（ｄ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０又は図３（ａ）〜（ｄ）に示す第２の実施形態のＩＧＢＴ４０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本実施形態のＩＧＢＴ４０が第２の実施形態のＩＧＢＴ４０と異なっている点は次の通りである。すなわち、第２の実施形態のＩＧＢＴ４０においては、コレクタ領域７からベース領域２に向かう方向を第１の方向とし、それに垂直な方向を第２の方向としたときに、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比と等しく設定されていた。それに対して、本実施形態のＩＧＢＴ４０においては、図８（ａ）〜（ｃ）に示す第６の実施形態のＩＧＢＴ３０と同様に、前記第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比が、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも小さく設定されている。具体的には、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅は全て等しく設定されているのに対して、センス領域５に隣接する部分のベース領域２の幅１２は、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも小さく設定されている。
従って、本実施形態のハイブリッドＩＧＢＴ４０においても、第６の実施形態のＩＧＢＴ３０と同様に、コレクタ電流の増加に伴ってセンス比が減少する高耐圧半導体スイッチング素子を実現することができる。言い換えると、本実施形態においても、センス比のコレクタ電流依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、センス領域５に隣接する部分のベース領域２の幅１２を、エミッタ領域３に隣接する部分のベース領域２の幅１４よりも小さく設定した。しかし、第２の方向におけるＮ型のセンス領域５の幅１１に対する当該センス領域５に隣接する部分のベース領域２の幅１２の比を、前記第２の方向におけるＮ型のエミッタ領域３の幅１３に対する当該エミッタ領域３に隣接する部分のベース領域２の幅１４の比よりも小さく設定できれば、各領域幅の具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
また、本実施形態において、第２の実施形態と同様に、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていると、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくでき、それにより、ハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。
また、本実施形態において、第３の実施形態と同様に、Ｎ型のセンス領域５とＮ型のドレイン領域１５とがゲート電極１０を挟んで互いに対向するように配置されていると、ＩＧＢＴ動作をする場合におけるセンス電流に対するコレクタ電流の比であるセンス比が大きくなる。このため、センス領域５の配置数を増やすことができるので、センス電流のばらつきを改善できるという効果を得ることができる。
また、本実施形態において、第４の実施形態と同様に、少なくとも１つのＮ型のセンス領域５とＰ型のコレクタ領域７とはゲート電極１０を挟んで互いに対向するように配置され、その他のＮ型のセンス領域５とＮ型のドレイン領域１５とはゲート電極１０を挟んで互いに対向するように配置されていると、次のような効果が得られる。すなわち、全てのセンス領域５がドレイン領域１５と対向するように配置されている場合と比べて、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくすることができ、それによってハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。また、全てのセンス領域５がコレクタ領域７と対向するように配置されている場合と比べて、ＩＧＢＴ動作をする場合におけるセンス比を大きくすることができるので、センス領域５の配置数を増やすことができ、それによってセンス電流のばらつきを改善できるという効果が得られる。
図１１は、コレクタ電流Ｉｃが１．６Ａで飽和するハイブリッドＩＧＢＴにおけるコレクタ電流とセンス比との関係を示している。具体的には、図６においては、前述の第４の実施形態のハイブリッドＩＧＢＴ、前述の第７の実施形態のハイブリッドＩＧＢＴ及び本実施形態のハイブリッドＩＧＢＴのそれぞれにおけるコレクタ電流とセンス比との関係を示している。
図１１に示すように、第４の実施形態のハイブリッドＩＧＢＴにおいては、コレクタ電流の増加に対してセンス比の値がほぼ一定の３４０程度に保持されている。それに対して、第７の実施形態のハイブリッドＩＧＢＴではコレクタ電流の増加に伴ってセンス比が２４０程度から２８０程度まで増加する。また、本実施形態のハイブリッドＩＧＢＴではコレクタ電流の増加に伴ってセンス比が３８０程度から３５０程度まで減少する。
図１１に示す結果から、前記第２の方向におけるＮ型のセンス領域５、Ｎ型のエミッタ領域３、センス領域５に隣接する部分のＰ型のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を調節することにより、ＩＧＢＴやハイブリッドＩＧＢＴにおいて、コレクタ電流に対するセンス比の依存性を任意に変化させることができることが分かる。すなわち、センス比のコレクタ電流依存性を制御することができることが分かる。
（第９の実施形態）
以下、本発明の第９の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図１２（ａ）は、本発明の第９の実施形態に係る高耐圧半導体スイッチング素子、具体的にはＩＧＢＴ３０の平面図であり、図１２（ｂ）及び（ｃ）は、図１２（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図１２（ａ）〜（ｃ）に示すＩＧＢＴ３０において、図１（ａ）〜（ｃ）に示すＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
図１２（ａ）〜（ｃ）に示す本実施形態のＩＧＢＴ３０においても、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と同様に、エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。また、前記第２の方向におけるセンス領域５の幅１１、センス領域５に隣接する部分のベース領域２の幅１２、エミッタ領域３の幅１３、及びエミッタ領域３に隣接する部分のベース領域２の幅１４は全て等しく設定されている。さらに、本実施形態の特徴として、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の長さ（前記第１の方向に沿った長さ）１６と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の長さ（前記第１の方向に沿った長さ）１７とが等しく設定されている。これにより、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の抵抗と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の抵抗とが等しくなる。
以上に説明した本実施形態のＩＧＢＴ構造を用いることにより、ＩＧＢＴ３０が導電率変調を起こす程度のコレクタ電流が流れるときに、エミッタ領域３から流れる電子電流つまりソース電流の電流密度と、センス領域５から流れる電子電流つまりセンス電流の電流密度とが実質的に同じになる。このため、ＩＧＢＴ３０が導電率変調を起こす程度のコレクタ電流が流れるときにもセンス比の変動を抑制できるので、ＩＧＢＴ３０を流れるコレクタ電流の制御を容易に行うことができる。
また、本実施形態によると、エミッタ電極４とゲート電極１０との間に位置する部分のエミッタ領域３の抵抗と、センス電極６とゲート電極１０との間に位置する部分のセンス領域５の抵抗とが等しいため、温度の上昇に対するそれぞれの抵抗の上昇を一致させることができる。従って、センス比の温度依存性をなくすことが可能となる。
すなわち、本実施形態によると、センス比のコレクタ電流依存性及び温度依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、ゲート電極１０からエミッタ電極４までの間に位置する部分のエミッタ領域３の長さ１６と、ゲート電極１０からセンス電極６までの間に位置する部分のセンス領域５の長さ１７とを等しく設定した。しかし、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の抵抗と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の抵抗とを等しく設定できれば、各領域の幅や長さの具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
（第１０の実施形態）
以下、本発明の第１０の実施形態に係る高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
図１３（ａ）は、本発明の第１０の実施形態に係る高耐圧半導体スイッチング素子、具体的にはハイブリッドＩＧＢＴ４０の平面図であり、図１３（ｂ）〜（ｄ）は、図１３（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。尚、図１３（ａ）〜（ｄ）に示すハイブリッドＩＧＢＴ４０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０又は図３（ａ）〜（ｄ）に示す第２の実施形態のＩＧＢＴ４０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
図１３（ａ）〜（ｄ）に示す本実施形態のハイブリッドＩＧＢＴ４０においても、図３（ａ）〜（ｄ）に示す第２の実施形態のハイブリッドＩＧＢＴ４０と同様に、エミッタ領域３及びセンス領域５は、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されている。また、前記第２の方向におけるセンス領域５の幅１１、センス領域５に隣接する部分のベース領域２の幅１２、エミッタ領域３の幅１３、及びエミッタ領域３に隣接する部分のベース領域２の幅１４は全て等しく設定されている。さらに、本実施形態の特徴として、図１２（ａ）〜（ｃ）に示す第９の実施形態のＩＧＢＴ３０と同様に、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の長さ（前記第１の方向に沿った長さ）１６と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の長さ（前記第１の方向に沿った長さ）１７とが等しく設定されている。これにより、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の抵抗と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の抵抗とが等しくなる。
以上に説明した本実施形態のＩＧＢＴ構造を用いることにより、ハイブリッドＩＧＢＴ４０が導電率変調を起こす程度のコレクタ電流が流れるときに、エミッタ領域３から流れる電子電流つまりソース電流の電流密度と、センス領域５から流れる電子電流つまりセンス電流の電流密度とが実質的に同じになる。このため、ハイブリッドＩＧＢＴ４０が導電率変調を起こす程度のコレクタ電流が流れるときにもセンス比の変動を抑制できるので、ハイブリッドＩＧＢＴ４０を流れるコレクタ電流の制御を容易に行うことができる。
また、本実施形態によると、エミッタ電極４とゲート電極１０との間に位置する部分のエミッタ領域３の抵抗と、センス電極６とゲート電極１０との間に位置する部分のセンス領域５の抵抗とが等しいため、温度の上昇に対するそれぞれの抵抗の上昇を一致させることができる。従って、センス比の温度依存性をなくすことが可能となる。
すなわち、本実施形態によると、センス比のコレクタ電流依存性及び温度依存性をスイッチング素子自体の構造によって制御することができる。
尚、本実施形態において、前記第２の方向におけるセンス領域５、エミッタ領域３、センス領域５に隣接する部分のベース領域２、及びエミッタ領域３に隣接する部分のベース領域２のそれぞれの幅を全て等しく設定し、ゲート電極１０からエミッタ電極４までの間に位置する部分のエミッタ領域３の長さ１６と、ゲート電極１０からセンス電極６までの間に位置する部分のセンス領域５の長さ１７とを等しく設定した。しかし、ゲート電極１０からエミッタ電極４までの間に位置する部分のＮ型のエミッタ領域３の抵抗と、ゲート電極１０からセンス電極６までの間に位置する部分のＮ型のセンス領域５の抵抗とを等しく設定できれば、各領域の幅や長さの具体的な設定は特に限定されるものではない。
また、本実施形態において、ベース領域２内において、エミッタ領域３及びセンス領域５のそれぞれと隣接するように、高濃度Ｐ型のベースコンタクト領域を形成してもよい。
また、本実施形態において、第２の実施形態と同様に、Ｎ型のセンス領域５とＰ型のコレクタ領域７とがゲート電極１０を挟んで互いに対向するように配置されていると、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくでき、それにより、ハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。
また、本実施形態において、第３の実施形態と同様に、Ｎ型のセンス領域５とＮ型のドレイン領域１５とがゲート電極１０を挟んで互いに対向するように配置されていると、ＩＧＢＴ動作をする場合におけるセンス電流に対するコレクタ電流の比であるセンス比が大きくなる。このため、センス領域５の配置数を増やすことができるので、センス電流のばらつきを改善できるという効果を得ることができる。
また、本実施形態において、第４の実施形態と同様に、少なくとも１つのＮ型のセンス領域５とＰ型のコレクタ領域７とはゲート電極１０を挟んで互いに対向するように配置され、その他のＮ型のセンス領域５とＮ型のドレイン領域１５とはゲート電極１０を挟んで互いに対向するように配置されていると、次のような効果が得られる。すなわち、全てのセンス領域５がドレイン領域１５と対向するように配置されている場合と比べて、ＭＩＳＦＥＴ動作をしているときのセンス比とＩＧＢＴ動作をしているときのセンス比との差を小さくすることができ、それによってハイブリッドＩＧＢＴ４０の制御が容易になるという効果が得られる。また、全てのセンス領域５がコレクタ領域７と対向するように配置されている場合と比べて、ＩＧＢＴ動作をする場合におけるセンス比を大きくすることができるので、センス領域５の配置数を増やすことができ、それによってセンス電流のばらつきを改善できるという効果が得られる。
（第１〜第１０の実施形態の第１変形例）
以上に述べた第１〜第１０の実施形態の全てについて、以下の第１変形例が存在する。
すなわち、第１〜第１０の実施形態に係る高耐圧半導体スイッチング素子においては、複数のセンス領域５を１箇所又は２箇所にまとめて形成した。それに対して、本変形例においては、複数のセンス領域５を２箇所又は３箇所以上に分散して配置すると共に、センス領域５の配置箇所同士の間にエミッタ領域３を配置するものである。
図１４（ａ）は、図１（ａ）〜（ｃ）に示す第１の実施形態に係る高耐圧半導体スイッチング素子を例として、３つのセンス領域５を３箇所に分散して配置し且つ各センス領域５の間にエミッタ領域３を配置した本変形例に係る高耐圧半導体スイッチング素子の平面図であり、図１４（ｂ）及び（ｃ）は、図１４（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図１４（ａ）〜（ｃ）に示すＩＧＢＴ３０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
本変形例によると、複数のセンス領域５を複数箇所に分散して配置しているため、複数のセンス領域５を一箇所にまとめて形成する場合と比べて、ＩＧＢＴ３０が導電率変調を起こす程度のコレクタ電流が流れているときに、センス領域５に対向する部分のコレクタ領域７から流れる電流の電流密度と、エミッタ領域３に対向する部分のコレクタ領域７から流れる電流の電流密度との差を小さくすることができる。従って、コレクタ電流や温度の変化に対するセンス比のバラツキを低減してセンス比を一定に保持することができる。
すなわち、前述の第１〜第１０の実施形態において、本変形例の構成を採用することにより、センス比のバラツキを抑制できるという効果を得ることができる。
（第１〜第１０の実施形態の第２変形例）
以上に述べた第１〜第１０の実施形態の全てについて、以下の第２変形例が存在する。
すなわち、第１〜第１０の実施形態に係る高耐圧半導体スイッチング素子においては、Ｐ型のコレクタ領域７はＮ型の半導体基板１の表面部にＰ型のベース領域２とは離隔して形成されていた。それに対して、本変形例においては、半導体基板としてＰ型の半導体基板を用い、当該半導体基板内にＮ型のリサーフ領域を形成し、当該リサーフ領域内にコレクタ領域を形成するものである。
図１５（ａ）は、図１（ａ）〜（ｃ）に示す第１の実施形態に係る高耐圧半導体スイッチング素子を例として、Ｐ型の半導体基板２１内にベース領域２に隣接するようにＮ型のリサーフ領域１８が形成され且つ当該リサーフ領域１８内にＰ型のコレクタ領域７が形成された本変形例に係る高耐圧半導体スイッチング素子の平面図であり、図１５（ｂ）及び（ｃ）は、図１５（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。尚、図１５（ａ）〜（ｃ）に示すＩＧＢＴ３０において、図１（ａ）〜（ｃ）に示す第１の実施形態のＩＧＢＴ３０と同じ構成要素には同じ符号を付し、重複する説明を省略する。
本変形例によると、Ｎ型半導体基板を用いた場合と比べて、Ｎ型のリサーフ領域１８の不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子つまりＩＧＢＴ３０の電流能力を大きくすることができる。すなわち、リサーフ領域１８の不純物濃度を高くすることにより、リサーフ領域１８内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。
尚、高耐圧半導体スイッチング素子がハイブリッドＩＧＢＴである場合（第２〜第４、第７、第８、第１０の実施形態）には、Ｐ型の半導体基板２１表面部のＮ型のリサーフ領域１８内にＰ型のコレクタ領域７に加えてＮ型のドレイン領域１５を設ける。これにより、Ｎ型半導体基板を用いた場合と比べて、Ｎ型のリサーフ領域１８の不純物濃度を高くすることができるため、高耐圧半導体スイッチング素子つまりハイブリッドＩＧＢＴの電流能力を大きくすることができる。すなわち、リサーフ領域１８の不純物濃度を高くすることにより、リサーフ領域１８内の少数キャリアのライフタイムを短くすることができるため、コレクタ電流のフォールタイム（ゲートオフ時にコレクタ電流がオフするのに要する時間）を短くすることができる。さらに、Ｎ型のリサーフ領域１８の不純物濃度を高くすることにより、ＭＩＳＦＥＴ動作時のオン抵抗を小さくすることができるため、Ｎ型の半導体基板を用いる場合と比べて、ＭＩＳＦＥＴ動作時により大きいコレクタ電流を流すことができる。
以上のように、前述の第１〜第１０の実施形態において、本変形例の構成を採用することにより、Ｎ型のリサーフ領域の不純物濃度を高くすることができ、それによって高耐圧半導体スイッチング素子の電流能力を大きくすることができる。
尚、本変形例において、リサーフ領域内にコレクタ領域とは離隔してＰ型の頂上半導体層又はＰ型の埋め込み半導体層を設け、これらの頂上半導体層又は埋め込み半導体層とベース領域とを電気的に接続してもよい。このようにすると、Ｎ型リサーフ領域の不純物濃度をさらに高くすることができるので、高耐圧半導体スイッチング素子の電流能力をさらに大きくすることができる。また、頂上半導体層及び埋め込み半導体層の両方を設けてもよい。
図１６（ａ）は、図１５（ａ）〜（ｃ）に示す本変形例に係る高耐圧半導体スイッチング素子においてＮ型のリサーフ領域１８の表面部にＰ型のコレクタ領域７とは離隔してＰ型の頂上半導体層１９が形成された場合の平面図であり、図１６（ｂ）及び（ｃ）は、図１６（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。ここで、Ｐ型の頂上半導体層１９はＰ型のベース領域２と電気的に接続されている。尚、ベース領域２とエミッタ領域３とが電気的に接続されていることにより、頂上半導体層１９の電位とエミッタ領域３の電位とは同電位となる。また、図１６（ａ）に示すように、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に沿って頂上半導体層１９を連続的に形成してもよい。さらに、リサーフ領域１８内にドレイン領域を設けてハイブリッドＩＧＢＴを構成する場合には、頂上半導体層１９は当該ドレイン領域とは離隔して形成される。
図１７（ａ）は、図１５（ａ）〜（ｃ）に示す本変形例に係る高耐圧半導体スイッチング素子においてＮ型のリサーフ領域１８の内部にＰ型のコレクタ領域７とは離隔してＰ型の埋め込み半導体層２０が形成された場合の平面図であり、図１７（ｂ）及び（ｃ）は、図１７（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。ここで、Ｐ型の埋め込み半導体層２０はＰ型のベース領域２と電気的に接続されている。尚、ベース領域２とエミッタ領域３とが電気的に接続されていることにより、埋め込み半導体層２０の電位とエミッタ領域３の電位とは同電位となる。また、コレクタ領域７からベース領域２に向かう第１の方向に対して垂直な第２の方向に沿って埋め込み半導体層２０を連続的に形成してもよい。さらに、リサーフ領域１８内にドレイン領域を設けてハイブリッドＩＧＢＴを構成する場合には、埋め込み半導体層２０は当該ドレイン領域とは離隔して形成される。
本発明は、絶縁ゲート型スイッチング素子を有する高耐圧半導体スイッチング素子に関し、特に、スイッチング素子を過電流から保護する過電流保護機能を有する高耐圧半導体スイッチング素子に適用した場合には、センス比のコレクタ電流依存性や温度依存性をスイッチング素子自体の構造によって制御できるという格別の効果を得ることができる。
図１（ａ）は、本発明の第１の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図１（ｂ）及び（ｃ）は図１（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図２（ａ）は、本発明の第１の実施形態の変形例に係る高耐圧半導体スイッチング素子の平面図であり、図２（ｂ）及び（ｃ）は図２（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図３（ａ）は、本発明の第２の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図３（ｂ）〜（ｄ）は図３（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。 図４（ａ）は、本発明の第３の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図４（ｂ）〜（ｄ）は図４（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。 図５（ａ）は、本発明の第４の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図５（ｂ）〜（ｅ）は、図５（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線及びＤ−Ｄ’線の断面図である。 図６は、本発明の第４の実施形態に係る高耐圧半導体スイッチング素子においてコレクタ電流Ｉｃが６Ａで飽和する場合におけるコレクタ電流とセンス比との関係を従来例と比較して示す図である。 図７（ａ）は、本発明の第５の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図７（ｂ）及び（ｃ）は図７（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図８（ａ）は、本発明の第６の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図８（ｂ）及び（ｃ）は図８（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図９（ａ）は、本発明の第７の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図９（ｂ）〜（ｄ）は図９（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。 図１０（ａ）は、本発明の第８の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図１０（ｂ）〜（ｄ）は図１０（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。 図１１は、本発明の第４、第７及び第８の実施形態に係る高耐圧半導体スイッチング素子においてコレクタ電流Ｉｃが１．６Ａで飽和する場合におけるコレクタ電流とセンス比との関係を示す図である。 図１２（ａ）は、本発明の第９の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図１２（ｂ）及び（ｃ）は図１２（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１３（ａ）は、本発明の第１０の実施形態に係る高耐圧半導体スイッチング素子の平面図であり、図１３（ｂ）〜（ｄ）は図１３（ａ）におけるＡ−Ａ’線、Ｂ−Ｂ’線及びＣ−Ｃ’線の断面図である。 図１４（ａ）は、本発明の第１〜第１０の実施形態の第１変形例に係る高耐圧半導体スイッチング素子の平面図であり、図１４（ｂ）及び（ｃ）は図１４（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１５（ａ）は、本発明の第１〜第１０の実施形態の第２変形例に係る高耐圧半導体スイッチング素子の平面図であり、図１５（ｂ）及び（ｃ）は図１５（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１６（ａ）は、本発明の第１〜第１０の実施形態の第２変形例（頂上半導体層有り）に係る高耐圧半導体スイッチング素子の平面図であり、図１６（ｂ）及び（ｃ）は図１６（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１７（ａ）は、本発明の第１〜第１０の実施形態の第２変形例（埋め込み半導体層有り）に係る高耐圧半導体スイッチング素子の平面図であり、図１７（ｂ）及び（ｃ）は図１７（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１８（ａ）は従来の横型ＩＧＢＴの平面図であり、図１８（ｂ）及び（ｃ）はそれぞれ図１８（ａ）におけるＡ−Ａ’線及びＢ−Ｂ’線の断面図である。 図１９は、従来の横型ＩＧＢＴに対する過電流保護機能を有する半導体装置の概略回路構成の一例を示す図である。
符号の説明
１ 半導体基板
２ ベース領域
３ エミッタ領域
４ エミッタ電極
５ センス領域
６ センス電極
７ コレクタ領域
８ コレクタ電極
９ ゲート絶縁膜
１０ ゲート電極
１１ センス領域の幅
１２ センス領域に隣接する部分のベース領域の幅
１３ エミッタ領域の幅
１４ エミッタ領域に隣接する部分のベース領域の幅
１５ ドレイン領域
１６ ゲート電極からエミッタ電極までの間に位置する部分のエミッタ領域の長さ
１７ ゲート電極からセンス電極までの間に位置する部分のセンス領域の長さ
１８ リサーフ領域
１９ 頂上半導体層
２０ 埋め込み半導体層
２１ 半導体基板
２２ ベースコンタクト領域
３０ 本発明のＩＧＢＴ
４０ 本発明のハイブリッドＩＧＢＴ
１００ 従来のＩＧＢＴ
１０１ 半導体基板
１０２ ベース領域
１０３ エミッタ領域
１０４ エミッタ電極
１０６ センス電極
１０７ コレクタ領域
１０８ コレクタ電極
１０９ ゲート絶縁膜
１１０ ゲート電極
１１１ センス電極とエミッタ電極との間の領域
２００ 過電流検出装置
２０１ センス抵抗
２０２ 電圧比較器
２０３ 基準電圧回路
２０４ センス電流
２０５ コレクタ電流

Claims (19)

  1. 第２導電型の半導体基板内に形成された第１導電型のベース領域と、
    前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、
    前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
    少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、
    前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、
    前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、
    センス電流に対するコレクタ電流の比であるセンス比が当該コレクタ電流の変化に対応して所望の変化を生じるように、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が設定されていることを特徴とする高耐圧半導体スイッチング素子。
  2. 第２導電型の半導体基板内に形成された第１導電型のベース領域と、
    前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、
    前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
    少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、
    前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、
    前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、
    センス電流に対するコレクタ電流の比が当該コレクタ電流の変化に対応して所望の変化を生じるように、前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が設定されていることを特徴とする高耐圧半導体スイッチング素子。
  3. 請求項２に記載の高耐圧半導体スイッチング素子において、
    前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  4. 請求項２に記載の高耐圧半導体スイッチング素子において、
    前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  5. 請求項２に記載の高耐圧半導体スイッチング素子において、
    前記センス領域は複数形成されており、
    少なくとも１つの前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置され、その他の前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  6. 請求項１〜５のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比と、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比とが等しく設定され、それにより、前記センス比が前記コレクタ電流の変化に対して一定となることを特徴とする高耐圧半導体スイッチング素子。
  7. 請求項６に記載の高耐圧半導体スイッチング素子において、
    前記第２の方向における前記センス領域、前記エミッタ領域、前記センス領域に隣接する部分の前記ベース領域、及び前記エミッタ領域に隣接する部分の前記ベース領域のそれぞれの幅が等しく設定されていることを特徴とする高耐圧半導体スイッチング素子。
  8. 請求項１〜５のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比が、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも大きく設定され、それにより、前記センス比が前記コレクタ電流の増加に伴って増加することを特徴とする高耐圧半導体スイッチング素子。
  9. 請求項１〜５のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記第２の方向における前記センス領域の幅に対する当該センス領域に隣接する部分の前記ベース領域の幅の比が、前記第２の方向における前記エミッタ領域の幅に対する当該エミッタ領域に隣接する部分の前記ベース領域の幅の比よりも小さく設定され、それにより、前記センス比が前記コレクタ電流の増加に伴って減少することを特徴とする高耐圧半導体スイッチング素子。
  10. 第２導電型の半導体基板内に形成された第１導電型のベース領域と、
    前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、
    前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
    少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板上に形成され且つ前記コレクタ領域に電気的に接続されたコレクタ電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、
    前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、
    前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、
    前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の抵抗と、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の抵抗とが等しいことを特徴とする高耐圧半導体スイッチング素子。
  11. 第２導電型の半導体基板内に形成された第１導電型のベース領域と、
    前記ベース領域内に選択的に形成された少なくとも１つの第２導電型のエミッタ領域と、
    前記ベース領域内に前記エミッタ領域とは離隔して選択的に形成された少なくとも１つの第２導電型のセンス領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第１導電型のコレクタ領域と、
    前記半導体基板内に前記ベース領域とは離隔して形成された第２導電型のドレイン領域と、
    少なくとも前記エミッタ領域から見て前記コレクタ領域側に位置する部分の前記ベース領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域の両方に電気的に接続されたエミッタ電極と、
    前記半導体基板上に形成され且つ前記センス領域に電気的に接続されたセンス電極とを備え、
    前記エミッタ領域及び前記センス領域は、前記コレクタ領域から前記ベース領域に向かう第１の方向に対して垂直な第２の方向に並ぶように配置されており、
    前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の抵抗と、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の抵抗とが等しいことを特徴とする高耐圧半導体スイッチング素子。
  12. 請求項１１に記載の高耐圧半導体スイッチング素子において、
    前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  13. 請求項１１に記載の高耐圧半導体スイッチング素子において、
    前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  14. 請求項１１に記載の高耐圧半導体スイッチング素子において、
    前記センス領域は複数形成されており、
    少なくとも１つの前記センス領域と前記コレクタ領域とは前記ゲート電極を挟んで互いに対向するように配置され、その他の前記センス領域と前記ドレイン領域とは前記ゲート電極を挟んで互いに対向するように配置されていることを特徴とする高耐圧半導体スイッチング素子。
  15. 請求項１０〜１４のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記第２の方向における前記エミッタ領域及び前記センス領域のそれぞれの幅は等しく、前記エミッタ電極と前記ゲート電極との間に位置する部分の前記エミッタ領域の長さと、前記センス電極と前記ゲート電極との間に位置する部分の前記センス領域の長さとは等しいことを特徴とする高耐圧半導体スイッチング素子。
  16. 請求項１〜１５のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記センス領域は複数形成されており、
    一の前記センス領域と他の前記センス領域との間に前記エミッタ領域が配置されていることを特徴とする高耐圧半導体スイッチング素子。
  17. 請求項１〜１６のいずれか１項に記載の高耐圧半導体スイッチング素子において、
    前記半導体基板は第１導電型であり、
    前記半導体基板内に前記ベース領域に隣接して形成された第２導電型のリサーフ領域をさらに備え、
    前記コレクタ領域は前記リサーフ領域内に形成されていることを特徴とする高耐圧半導体スイッチング素子。
  18. 請求項１７に記載の高耐圧半導体スイッチング素子において、
    前記リサーフ領域の表面部に形成された第１導電型の頂上半導体層をさらに備え、
    前記頂上半導体層は前記ベース領域と電気的に接続されていることを特徴とする高耐圧半導体スイッチング素子。
  19. 請求項１７又は１８に記載の高耐圧半導体スイッチング素子において、
    前記リサーフ領域内に形成された第１導電型の埋め込み半導体層をさらに備え、
    前記埋め込み半導体層は前記ベース領域と電気的に接続されていることを特徴とする高耐圧半導体スイッチング素子。
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