JPH07297387A - 横型半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＧＢＴユニットセルを多数横方向に配置構
成する場合、横型ＩＧＢＴのメイン電流を規定値に到達
させる制御が可能な横型ＩＧＢＴを提供する。 【構成】 ｎ型半導体基体１と、基体１の主表面に選択
配置のｐ型ウエル領域２と、ウエル領域２の表面に選択
配置のｎ型エミッタ領域３と、基体１の主表面に選択配
置のｐ型コレクタ領域４と、基体１の主表面とウエル領
域２及びエミッタ領域３の各表面に絶縁配置のゲート電
極７と、エミッタ領域３の表面に接触配置のエミッタ電
極５と、コレクタ領域４の表面に接触配置のコレクタ電
極６とからなるＩＧＢＴユニットセルを横方向に多数蛇
行させて集積配置した横型ＩＧＢＴにおいて、１つ以上
のユニットセルのエミッタ電極５を一部長手方向に離間
配置してセンス電極１０とし、センス電極１０にセンス
ライン１１を接続し、１つ以上のユニットセルのゲート
電極７にゲートライン１２を接続した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＧＢＴ（絶縁ゲート
バイポーラトランジスタ）や（ＥＳＴエミッタスイッチ
トサイリスタ）等の横型半導体装置に係わり、特に、半
導体ユニットセルを横方向に多数蛇行させて集積配置
し、１つまたは複数の半導体ユニットセルに電流センス
機能を持たせ、このセンス機能に基づいて横型半導体装
置全体の電流制御を行う横型半導体装置に関する。

【０００２】

【従来の技術】一般に、比較的大きな電流を高速度でス
イッチング制御可能な半導体装置としては、これまで縦
型または横型ＩＧＢＴが知られていたが、比較的最近に
なって、ＥＳＴも知られるようになった。そして、この
ＥＳＴは、例えば、「Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ
１９９２ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓ
ｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ ＆ＩＣｓ，Ｔｏｋｙｏ」ｐｐ．２
５６−２６０に開示されている。

【０００３】ここで、図６（ａ）、（ｂ）は、既知の横
型ＩＧＢＴの構成の一例を示す構成図であって、（ａ）
は平面図、（ｂ）は１つの半導体ユニットセルの横方向
の断面図である。

【０００４】図６（ａ）、（ｂ）において、５１はｎ型
低不純物濃度（ｎ−）の半導体基体、５２はｐ型ウエル
領域、５３はｎ型高不純物濃度（ｎ＋）のエミッタ領
域、５４はｐ型高不純物濃度（ｐ＋）のコレクタ領域、
５５はエミッタ電極、５６はコレクタ電極、５７はゲー
ト電極、５８は絶縁膜、５９は絶縁層、６０はセンス電
極、６１はセンスライン、６２はゲートラインである。

【０００５】そして、ｎ型半導体基体５１の１主表面
に、ｐ型ウエル領域５２及びｐ型コレクタ領域５４が離
間してそれぞれ選択形成され、このｐ型ウエル領域５２
の表面にｎ型エミッタ領域５３が選択形成される。ｐ型
ウエル領域５２及びｎ型エミッタ領域５３の各表面にエ
ミッタ電極５５が接触配置され、ｐ型コレクタ領域５４
の表面にコレクタ電極５６が接触配置される。ｎ型半導
体基体５１の１主表面とｐ型ウエル領域５２及びｎ型エ
ミッタ領域５３の各表面とにわたって絶縁膜５８を介し
てゲート電極５７が配置され、エミッタ電極５５とゲー
ト電極５７間及びコレクタ電極５６とｎ型半導体基体５
１の１主表面間にそれぞれ絶縁層５９が設けられる。ま
た、エミッタ電極５５及びコレクタ電極５６は、いずれ
も全体として櫛形をなすように構成され、エミッタ電極
５５とコレクタ電極５６の各歯部が噛合う形に配置構成
される。ゲート電極５７も、全体として櫛形をなすよう
に構成される。この場合、図６に図示の枠Ａに囲まれた
部分は横型ＩＧＢＴユニット（単位）セルであって、Ｉ
ＧＢＴユニットセルＡは方向が互いに反転しながら、即
ち、蛇行状態に横方向に連続して形成配置され、全体の
ＩＧＢＴユニットセルの組合わせにより横型ＩＧＢＴが
構成される。図６（ａ）における右端のＩＧＢＴユニッ
トセルは、エミッタ電極５５の長手方向の一部が離間配
置されており、その離間部分が電流検出用のセンス電極
６０を構成している。センス電極６０はセンスライン６
１を介してセンス端子（図示なし）に接続され、ゲ−ト
電極５７はセンス電極６０に近接した部分が制御ライン
６２を介して制御端子（図示なし）に接続される。

【０００６】かかる構成の横型ＩＧＢＴの動作は、当該
技術分野においては、よく知られているところであるの
で、この横型ＩＧＢＴの動作説明は省略する。

【０００７】続く、図７は、前記開示によるＥＳＴの構
成の一例を示す断面図である。

【０００８】図７において、６３はｎ型低不純物濃度
（ｎ−）のドリフト領域、６４はｐ型低不純物濃度（ｐ
−）のベース領域、６５はｐ型高不純物濃度（ｐ＋）領
域、６６はｎ型高不純物濃度（ｎ＋）領域、６７はｎ型
高不純物濃度（ｎ＋）のフローティング領域、６８はｎ
型バッファ領域、６９はｐ型高不純物濃度（ｐ＋）のア
ノード領域、７０はアノード電極、７１はカソード電
極、７２はゲート電極、７３は絶縁膜、７４はｎ型チャ
ネルである。

【０００９】そして、ｎ型ドリフト領域６３の１主表面
にｐ型ベース領域６４とｐ型領域６５を接触するように
選択配置し、これらｐ型ベース領域６４とｐ型領域６５
との隣接部分の表面にｎ型領域６６を選択配置し、ｐ型
ベース領域６４の表面にｎ型領域６６と離間させてｎ型
フローティング領域６７を選択配置する。ｎ型ドリフト
領域６３の他の主表面にｎ型バッファ領域６８を配置
し、このｎ型バッファ領域６８の表面にｐ型アノード領
域６９を配置する。ｐ型アノード領域６９の表面にアノ
ード電極７０を接触配置し、ｐ型領域６５とｎ型領域６
６の各表面にカソード電極７１を接触配置する。ｎ型ド
リフト領域６３の１主表面とｐ型ベース領域６４の表面
とｎ型フローティング領域６７の表面にわたって、及
び、ｎ型フローティング領域６７の表面とｐ型ベース領
域６４の表面とｎ型領域６６の表面にわたって、それぞ
れ絶縁膜７３を介してゲート電極７２が配置される。

【００１０】この場合、図７に図示の１点鎖線で囲んだ
部分、即ち、ｐ型アノード領域６９、ｎ型バッファ領域
６８、ｎ型ドリフト領域６３、ｐ型ベース領域６４、ｎ
型フローティング領域６７からなる部分は、サイリスタ
部Ｔを構成し、図８に図示の点線で囲んだ部分、即ち、
ｐ型ベース領域６４、ｎ型フローティング領域６７、ｎ
型領域６６、ｎ型ドリフト領域６３からなる部分は、Ｍ
ＯＳＦＥＴ部Ｍを構成している。

【００１１】前記構成によるＥＳＴは、概略、次のよう
に動作する。

【００１２】まず、ＭＯＳＦＥＴ部Ｍのゲ−ト電極７２
に所定のしきい値を超える制御電圧が印加されないとき
は、ＭＯＳＦＥＴ部Ｍはオフ状態にあって、サイリスタ
部Ｔも順方向電流が流れないオフ状態になっている。

【００１３】次いで、ゲ−ト電極７２に前記所定のしき
い値を超える制御電圧が印加されると、ＭＯＳＦＥＴ部
Ｍにおけるゲ−ト電極７２の下のｐ型ベース領域６４内
にｎ型チャネル７４が形成され、これによって電子流が
ｎ型領域６６からｎ型チャネル７４、ｎ型フロ−ティン
グ領域６７、ｎ型チャネル７４を介してｎ型ドリフト領
域６３に流れ、ホールは、ｐ型アノード領域６９からｎ
型ドリフト領域６３内に注入され、ｐ型ベース領域６４
内に集められる。この場合、ｐ型ベース領域６４は低不
純物濃度であるため、高いシ−ト抵抗（横方向抵抗）を
有し、それによりｐ型ベース領域６４とｎ型ドリフト領
域６３とからなるｐｎ接合部が順バイアスされ、サイリ
スタ部Ｔがタ−ンオンする。そして、サイリスタ部Ｔの
タ−ンオンによりこのとき、ｎ型ドリフト領域６３に伝
達される電子流及びｎ型ドリフト領域６３に注入される
ホールが増大し、ターンオン状態が保持される。この場
合、ｎ型フロ−ティング領域６７は２つのｎ型チャネル
７４を通してカソ−ド電極に接続されているので、ＭＯ
ＳＦＥＴ部Ｍはゲート電極７２に印加される制御電圧に
よってサイリスタ部Ｔのオン電流の値を制御することが
できる。

【００１４】このように、前記構成によるＥＳＴは、タ
−ンオン時にサイリスタ動作になるので、既知のＩＧＢ
Ｔと比較して順方向電圧降下を低くでき、順方向電圧降
下とタ−ンオフタイムのトレ−ドオフ関係が既知のＩＧ
ＢＴと比較して改善され、耐圧６００ＶのＥＳＴにおい
て、約５００ｎｓｅｃのタ−ンオフタイムが得られるも
のである。

【００１５】

【発明が解決しようとする課題】ところで、ＭＯＳＦＥ
ＴやＩＧＢＴ等の横型半導体装置のタ−ンオン速度は、
所定のしきい値を超える制御電圧のゲ−トへの印加タイ
ミングによって決定されるもので、特に、ＭＯＳＦＥＴ
やＩＧＢＴのゲート駆動回路が物理的に長いときは、そ
のゲート駆動回路の充電速度、即ち、そのゲート駆動回
路の浮遊容量成分及びゲート駆動回路に直列に加わる抵
抗成分の積に依存するようになる。このため、図６に図
示の前記既知の横型半導体装置（横型ＩＧＢＴ）のよう
に、ＩＧＢＴユニットセルＡが多数横方向に配置され、
制御（ゲート）端子からそれぞれのＩＧＢＴユニットセ
ルＡに至る各ゲ−ト駆動回路の長さを異にしている構造
の横型ＩＧＢＴにおいては、それぞれのＩＧＢＴユニッ
トセルＡのタ−ンオン時間に差が生じるようになる。そ
して、そのタ−ンオン時間の差は、制御（ゲ−ト）端子
から当該ＩＧＢＴユニットセルＡのゲート電極に至るま
でのゲート駆動回路の長さに依存し、その長さが長くな
ればなる程、ＩＧＢＴユニットセルＡのタ−ンオン時間
は遅れるようになる。

【００１６】一方、この種の横型半導体装置、例えば、
横型ＩＧＢＴ等においては、このＩＧＢＴと他の回路と
を含めて集積回路（ＩＣ）構成にする場合、ＩＣチップ
面積を最小にできる点、及び、レイアウト上配線を最も
短く簡単にできるとの点から、センス端子及び制御（ゲ
−ト）端子を長方形の横型ＩＧＢＴの一方の短辺部に並
べて設けるのが普通であり、制御（ゲート）端子から各
ＩＧＢＴユニットセルＡのゲート電極に至るまでのゲー
ト駆動回路の長さはそれぞれ異なっている。

【００１７】ここで、図８（ａ）、（ｂ）は、図６に示
す既知の横型ＩＧＢＴがターンオンする際に、メイン電
流とセンス電流との時間的な変化状態を示す特性図であ
って、（ａ）はアンペア（Ａ）で表わしたメイン電流の
時間的な変化状態、（ｂ）はミリアンペア（ｍＡ）で表
わしたセンス電流の時間的な変化状態であり、図８
（ａ）、（ｂ）において、点線は理想的な時間的な変化
状態、実線は現実の時間的な変化状態を示している。こ
の場合、メイン電流とは横型ＩＧＢＴを流れる電流、即
ち、後述するメイン部ユニットセルを流れる電流を表わ
し、センス電流とは後述するセンス部ユニットセルを流
れる電流を表わす。

【００１８】いま、センス電極６０において、ｐ型ウエ
ル領域５２とｎ型エミッタ領域５３に接触した部分の電
極長手方向の長さと全体のエミッタ電極５５のそれとの
比が１：１０００である横型ＩＧＢＴにおいて、図８
（ａ）、（ｂ）に示すように、この横型ＩＧＢＴの１Ａ
のメイン電流を、１ｍＡのセンス電流によって制御する
ものとする。この制御において、理想的な制御において
は、点線で示すように、時間ｔ０を起点にしてセンス電
流とメイン電流とは同じ割合で大きくなり、時間ｔ４に
なってメイン電流が１Ａに達したとき、センス電流も１
ｍＡに達するようになるので、時間ｔ４以降メイン電流
の高精度制御を行うことができる筈である。とことが、
本発明の発明者等の実験によれば、現実の制御は、実線
で示すように、メイン電流とセンス電流は単純な増大を
行うものでないことが判明した。

【００１９】かかる制御特性が得られるのは、次のよう
な理由によるものと考えられる。この横型ＩＧＢＴは、
制御信号を供給するゲートライン６２がセンス電極６０
の配置側のゲート電極５７に接続されているため、時間
ｔ０に制御信号が供給され、センス電極６０を有するＩ
ＧＢＴユニットセルＡ（以下、これをセンス部ユニット
セルという）がタ−ンオンした瞬間には、残りのＩＧＢ
ＴユニットセルＡ（以下、これをメイン部ユニットセル
という）の中で、センス部ユニットセルに近接配置され
た、例えば、半数程度のメイン部ユニットセルがタ−ン
オンしているに過ぎない。このため、時間ｔ０から時間
ｔ１までの初期段階には、横型ＩＧＢＴを流れる本来の
メイン電流の半分の電流値が流れるだけである。次に、
時間ｔ１から時間ｔ２の間においては、外部または内部
の動作検出部（図示なし）が横型ＩＧＢＴのメイン電流
を増大させるように、センス電流の電流値が２倍に増大
され、前記ターンオンした半数程度のメイン部ユニット
セルと時間ｔ１以後にターンオンしたメイン部ユニット
セルの電流値も同様に増大させ、結果的にメイン電流の
値は理想的な値に近づくようになる。続く、時間ｔ２か
ら時間ｔ３の間においては、センス電流の電流値の増大
に伴う前記ターンオンしたメイン部ユニットセルの電流
値の増大、及び、時間ｔ２以後にターンオンしたメイン
部ユニットセルの電流値の加算等により、メイン電流は
急激に増大し、その値は理想的な値を超えるようにな
る。そして、時間ｔ３になって、センス電流の電流値の
増大により、センス電流の値が規定の１ｍＡに達する
と、電流検出回路（図示なし）がその規定電流値への到
達を検出し、センス電流の１ｍＡ以上の上昇が抑えられ
る。その結果、メイン電流は、１Ａに達する前、例え
ば、０．７Ａ等の時点でその増大が抑えられ、以後、メ
イン電流値が規定の１Ａ以下の０．７Ａに一定維持され
るようになる。

【００２０】このように、既知の横型ＩＧＢＴにおいて
は、各ＩＧＢＴユニットセルのターンオン時間の違いに
よって、メイン電流値を規定の電流値まで確実に上昇さ
せることができないという問題がある。

【００２１】一方、既知のＥＳＴは、内部にＭＯＳＦＥ
Ｔ部とサイリスタ部とが直列接続された構成であるの
で、自ずと流れる電流を制限する機能を有するものであ
って、この電流の制限機能により、外部負荷の短絡等に
よる過剰電流の通流でＥＳＴが破壊するのを防ぐことは
可能である。しかるに、このＥＳＴは、センス部を有し
ておらず、しかも、ＥＳＴにこのセンス部を付加するこ
とについての試みは何等なされていないため、外部負荷
の電流耐量に合わせて出力電流を適宜制限することがで
きないという問題がある。

【００２２】本発明は、前記各問題を解決するものであ
って、その目的は、半導体ユニットセルを多数横方向に
配置構成する場合に、横型半導体装置のメイン電流が規
定値に達するような制御が可能な横型半導体装置を提供
することにある。

【００２３】また、本発明の他の目的は、全体を横型に
構成してメイン電流のセンス機能を付加し、外部負荷の
電流耐量に合わせて出力電流を制限できるようにした横
型半導体装置、とりわけＥＳＴを提供することにある。

【００２４】

【課題を解決するための手段】前記目的の達成のため
に、本発明は、第１導電型の半導体基体と、前記半導体
基体の１主表面に選択配置された第２導電型の第１半導
体領域と、前記第１半導体領域の表面に選択配置された
第１導電型の第２半導体領域と、前記半導体基体の１主
表面に前記第１半導体領域に離間して選択配置された第
２導電型高不純物濃度の第３半導体領域と、前記半導体
基体の１主表面と第１半導体領域の表面と前記第２半導
体領域の表面にわたって絶縁層を介して配置された制御
電極と、前記第２半導体領域の表面に接触配置された第
１主電極と、前記第３半導体領域の表面に接触配置され
た第２主電極とからなる半導体ユニットセルを横方向に
多数蛇行させるように集積配置し、装置の一端面部に制
御端子とセンス端子とを備えた横型半導体装置であっ
て、１つまたは複数の半導体ユニットセルの第１主電極
を一部長手方向に離間配置させてセンス電極を構成する
とともに、前記センス電極と前記センス端子とをセンス
ラインで接続し、１つまたは複数の半導体ユニットセル
の制御電極と前記制御端子とを制御ラインで接続した第
１の手段を具備する。

【００２５】前記他の目的を達成するために、本発明
は、第１導電型の半導体基体と、前記半導体基体の１主
表面に選択配置された第２導電型の第１半導体領域と、
前記第１半導体領域の表面に選択配置された第１導電型
の第２半導体領域と、前記半導体基体の１主表面に前記
第１半導体領域に離間して選択配置された第２導電型高
不純物濃度の第３半導体領域と、前記半導体基体の１主
表面に前記第１半導体領域に隣接して選択配置された第
２導電型高不純物濃度の第４半導体領域と、前記第１半
導体領域及び前記第４半導体領域の各表面に選択配置さ
れた第１導電型高不純物濃度の第５半導体領域と、前記
半導体基体の１主表面と前記第１半導体領域の表面と前
記第２半導体領域の表面にわたって、及び、前記第２半
導体領域の表面と前記第１半導体領域の表面と前記第５
半導体領域の表面にわたってそれぞれ絶縁層を介して配
置された制御電極と、前記第４半導体領域及び前記第５
半導体領域の各表面に接触配置された第１主電極と、前
記第３半導体領域の表面に接触配置された第２主電極と
からなる半導体ユニットセルを横方向に多数蛇行させる
ように集積配置し、装置の一端面部に制御端子とセンス
端子とを備えた第２の手段を具備する。

【００２６】

【作用】前記第１の手段によれば、多数の半導体ユニッ
トセルの中の１つまたは複数の半導体ユニットセルの一
部にセンス電極を配置構成し、このセンス電極をセンス
ラインに接続するとともに、多数の半導体ユニットセル
の中の１つまたは複数の半導体ユニットセルの制御電極
に制御ラインを接続した構成を採用している。

【００２７】この場合、前記センス電極を有する半導体
ユニットセル（センス部ユニットセル）の配置箇所また
は前記制御ラインに接続される制御電極を有する半導体
ユニットセルの配置箇所をそれぞれ適宜選択すれば、制
御ラインに制御信号が供給された際に、センス部ユニッ
トセルのターンオン時間に対して、残りの半導体ユニッ
トセル（メイン部ユニットセル）のなかの幾つかのもの
のターンオン時間の遅れを、既知のこの種の横型半導体
装置に比べてかなり少なくすることができ、それによっ
て横型半導体装置のメイン電流が規定値に達する以前に
増大が抑えられることがなくなる。そして、横型半導体
装置の電流制御を高精度に行うことができ、電流定格を
規定する際のマ−ジンを小さくすることができるので、
横型半導体装置の集積回路装置内の占有面積も小さくな
り、経済的になる。

【００２８】また、前記第２の手段によれば、ＥＳＴを
横型に構成するとともに、１つまたは複数のＥＳＴユニ
ットセルにセンス電極を配置した構成を採用しているの
で、センス機能を有するＥＳＴを得ることができ、外部
負荷の電流耐量に合わせてＥＳＴの出力電流値を制限す
ることが可能になる。

【００２９】この場合、ＥＳＴは、制御（ゲート）電極
がフローティング状態にある第２半導体領域の両側に絶
縁配置され、制御（ゲート）電極の面積がＩＧＢＴやＭ
ＯＳＦＥＴの制御（ゲート）電極に比べて広いので、前
記センス電極を有するＥＳＴユニットセル（センス部ユ
ニットセル）の配置箇所または制御（ゲート）ラインに
接続される制御（ゲート）電極を有するＥＳＴユニット
セルの配置箇所をそれぞれ適宜選択すれば、センス部ユ
ニットセルのターンオン時間に対して、残りの半導体ユ
ニットセル（メイン部ユニットセル）のなかの幾つかの
もののターンオン時間の遅れを充分に少なくすることが
でき、それによって横型ＥＳＴのメイン電流が規定値に
達する以前に増大が抑えられることはない。

【００３０】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００３１】図１（ａ）、（ｂ）は、本発明による横型
半導体装置の第１の実施例の構成を示す構成図であっ
て、（ａ）は上面図、（ｂ）は１つの半導体ユニットセ
ルにおける横方向の断面図であって、横型半導体装置が
ＩＧＢＴを構成している例を示すものである。

【００３２】図１（ａ）、（ｂ）において、１はｎ型低
不純物濃度（ｎ−）の半導体基体、２はｐ型ウエル領域
（第１半導体領域）、３はｎ型高不純物濃度（ｎ＋）の
エミッタ領域（第２半導体領域）、４はｐ型高不純物濃
度（ｐ＋）のコレクタ領域（第３半導体領域）、５はエ
ミッタ電極（第１主電極）、６はコレクタ電極（第２主
電極）、７はゲート電極（制御電極）、７ａはゲート電
極導出部、８は絶縁膜、９は絶縁層、１０はセンス電
極、１１はセンスライン、１２はゲートライン（制御ラ
イン）である。

【００３３】そして、ｎ型半導体基体１の１主表面には
ｐ型ウエル領域２とｐ型コレクタ領域４が離間するよう
にそれぞれ選択形成され、ｐ型ウエル領域２の表面には
ｎ型エミッタ領域３が選択形成される。ｐ型ウエル領域
２及びｎ型エミッタ領域３の各表面にはエミッタ電極５
が接触配置され、ｐ型コレクタ領域４の表面にはコレク
タ電極６が接触配置される。ｎ型半導体基体１の１主表
面とｐ型ウエル領域２の表面とｎ型エミッタ領域３の表
面にわたって絶縁膜８を介してゲート電極７が配置さ
れ、エミッタ電極５とゲート電極７との間、及び、コレ
クタ電極６とｎ型半導体基体１の１主表面との間にそれ
ぞれ絶縁層９が配置される。この場合、エミッタ電極５
及びコレクタ電極６は、ＩＧＢＴの上面から見て全体的
に櫛形をなすように構成されており、エミッタ電極５と
コレクタ電極６の各歯部が互いに噛合い状態に配置構成
されている。ゲート電極７も、ＩＧＢＴの上面から見て
全体的に櫛形をなすように構成されている。ここで、図
１（ａ）に図示の枠Ａに囲まれた部分はＩＧＢＴユニッ
ト（単位）セルであって、多数のＩＧＢＴユニットセル
Ａは方向が互いに反転しながら、即ち、蛇行状態に横方
向に連続して形成配置され、これら多数のＩＧＢＴユニ
ットセルＡの総合により略長方形状の横型ＩＧＢＴが構
成される。なお、図１（ａ）には図示されていないが、
横型ＩＧＢＴの短辺の一端面部には、センス端子とゲー
ト端子（制御端子）が設けられ、同時に、コレクタ端子
及びエミッタ端子も設けられている。

【００３４】また、図１（ａ）に示されるように、横型
ＩＧＢＴの右端及び左端のＩＧＢＴユニットセルは第１
及び第２のセンス部ユニットセルを構成するもので、残
りの多数のＩＧＢＴユニットセルはメイン部ユニットセ
ルである。これら第１及び第２のセンス部ユニットセル
は、エミッタ電極５の長手方向の一部が離間配置されて
おり、この離間部分が電流検出用センス電極１０として
働くものである。この場合、各センス電極１０は共通の
センスライン１１を介して前記センス端子に接続され
る。一方、図１（ａ）に示されるように、ゲート電極７
は右端のＩＧＢＴユニットセル（第１のセンス部ユニッ
トセル）近傍にゲート電極導出部７ａが設けられ、この
ゲート電極導出部７ａはゲートライン１２を介して前記
ゲート端子に接続される。

【００３５】前記構成によるこの横型ＩＧＢＴは、概
要、次のような過程により所要のスイッチング動作が達
成される。即ち、コレクタ電極６とエミッタ電極５間に
所定の電圧を印加した状態で、ゲート電極７にエミッタ
電極５の電圧よりも所定のしきい値以上のゲート電圧を
供給すると、ゲート電極７の下側のｐ型ウエル領域２内
にｎ型チャネルが形成され、それにより電子がｎ型エミ
ッタ領域３からこのｎ型チャネルを経てｎ型半導体基体
１内に流れ込み、これと同時に、ホールがｐ型コレクタ
領域４からｎ型半導体基体１内に注入される。このと
き、横型ＩＧＢＴは、ターンオン状態になり、コレクタ
電極６からエミッタ電極５に向かって電流が通流する。
一方、横型ＩＧＢＴがオン状態にあるとき、ゲート電極
７へのゲート電圧の供給を停止するか、エミッタ電極５
の電圧よりも低いまたは略等しい制御電圧を供給する
と、ｐ型ウエル領域２内のｎ型チャネルが消失するの
で、ｎ型半導体基体１内への電子の流れ込みが停止さ
れ、これと同時に、ｎ型半導体基体１内へのホールの注
入も停止され、横型ＩＧＢＴは、直ちにターンオフ状態
になる。

【００３６】ここで、図２（ａ）、（ｂ）は、第１の実
施例の横型ＩＧＢＴがターンオンする際に、メイン電流
とセンス電流との時間的な変化状態を示す特性図であっ
て、（ａ）はアンペア（Ａ）で表わしたメイン電流の時
間的な変化状態、（ｂ）はミリアンペア（ｍＡ）で表わ
したセンス電流の時間的な変化状態であり、図１
（ａ）、（ｂ）において、点線は理想的な時間的な変化
状態、実線は現実の時間的な変化状態を示している。な
お、ここでも、メイン電流とは横型ＩＧＢＴを流れる電
流、即ち、各メイン部ユニットセルを流れる総合電流を
表わし、センス電流とはセンス部ユニットセルを流れる
電流を表わしている。

【００３７】この図２（ａ）、（ｂ）を用いて、第１の
実施例の横型ＩＧＢＴにおける電流制御動作について説
明する。ただし、この横型ＩＧＢＴは、各々のセンス電
極１０において、ｐ型ウエル領域２とｎ型エミッタ領域
３に接触した部分の櫛形電極長手方向の長さと全体のエ
ミッタ電極５のそれとの比が１：２０００であり、２つ
のセンス電極１０の合計ではその比は１：１０００であ
って、図２（ａ）、（ｂ）に示すように、横型ＩＧＢＴ
の１Ａのメイン電流を、１ｍＡのセンス電流によって制
御するものとして説明する。また、この横型ＩＧＢＴの
電流制御においても、理想的な電流制御は、点線で示す
ように、時間ｔ０を起点にしてセンス電流とメイン電流
とは同じ割合で大きくなり、時間ｔ４になってメイン電
流が１Ａに達したとき、センス電流も１ｍＡに達するも
のとする。

【００３８】始めに、時間ｔ０にゲートライン１２を介
してゲート信号が供給されたとき、時間ｔ０から時間ｔ
１までの第１の期間は、第１のセンス部ユニットセルは
ゲート端子の近くに配置されているため、直ちにターン
オンし、それと同時に、メイン部ユニットセルの中の第
１のセンス部ユニットセルの近くにある幾つかのもの、
例えば、半数程度のものがターンオンする。一方、第２
のセンス部ユニットセルはゲート端子からかなり離れて
配置されているため、この第１の期間にターンオンする
ことはなく、その近傍にある残り半数程度のメイン部ユ
ニットセルもターンオンしていない。このため、第１の
期間は、一方のセンス部ユニットセルの不動作によっ
て、センス電流は理想的なセンス電流の半分の電流にな
り、ＩＧＢＴから出力されるメイン電流も理想的なメイ
ン電流の半分が出力されるに過ぎない。

【００３９】次に、時間ｔ１から時間ｔ２までの第２の
期間は、既にターンオンしている約半数のメイン部ユニ
ットセルによって規定値の電流を出力させるように、ゲ
ートライン１２に供給されるゲート信号が適度に昇圧さ
れる。このため、第１のセンス部ユニットセルを流れる
センス電流、即ち、全体のセンス電流が増大し、このセ
ンス電流の増大に伴って、それぞれターンオンしている
メイン部ユニットセルのメイン電流もセンス電流の増大
と同じ割合で増大する。

【００４０】続いて、時間ｔ２から時間ｔ３までの第３
の期間に入ると、オフ状態にあった第２のセンス部ユニ
ットセルがターンオンするようになるので、センス電流
は急激に増大するようになる。また、第３の期間には、
同じくオフ状態にあった残りのメイン部ユニットセルも
次々にターンオンするようになるので、メイン電流はこ
のセンス電流の急激な増大と同じ割合で増大する。そし
て、時間ｔ３になると、センス電流の電流値が規定値の
１ｍＡに達し、これと同時に、メイン電流の電流値も規
定値の１Ａに達するようになって、以後、メイン電流の
電流値は、この１Ａの値を保つように制御される。かか
るセンス電流とメイン電流の変化状態は、図２（ａ）、
（ｂ）のカーブ（ロ）に示すようなものになる。

【００４１】なお、前記ＩＧＢＴの電流制御において
は、時間ｔ２になると、第２のセンス部ユニットセル及
び残りのメイン部ユニットセルがともにターンオンする
ものとして説明したが、例えば、時間ｔ２に達する以前
に、第２のセンス部ユニットセル及び残りのメイン部ユ
ニットセルがともにターンオンする場合には、センス電
流とメイン電流の変化状態は、図２（ａ）、（ｂ）のカ
ーブ（イ）に示すようなものになり、一方、時間ｔ２よ
りもやや後に、第２のセンス部ユニットセル及び残りの
メイン部ユニットセルがともにターンオンする場合に
は、センス電流とメイン電流の変化状態は、図２
（ａ）、（ｂ）のカーブ（ハ）に示すようなものにな
る。

【００４２】このように、本実施例の横型ＩＧＢＴにお
いては、電流制御を行う場合に、メイン電流とセンス電
流とは、いずれのカーブ（イ）乃至（ハ）に従う場合で
あっても、時間の経過に対応して略相似形の上昇カーブ
を描くので、メイン電流が規定値の１Ａに達したとき、
センス電流も同じ規定値の１ｍＡに達するようになり、
結果的に、高精度の電流制御が行われるものである。

【００４３】次に、図３（ａ）、（ｂ）は、本発明によ
る横型半導体装置の第２の実施例の構成を示す構成図で
あって、（ａ）は上面図、（ｂ）は１つの半導体ユニッ
トセルにおける横方向の断面図であって、横型半導体装
置がＩＧＢＴを構成している例を示すものである。

【００４４】図３（ａ）、（ｂ）において、７ａは第１
のゲート電極導出部、７ｂは第２のゲート電極導出部、
１２−１は第１ゲートライン（制御ライン）、１２−２
は第２ゲートライン（制御ライン）であり、その他、図
１（ａ）、（ｂ）に示された構成要素と同じ構成要素に
ついては同じ符号を付けている。

【００４５】そして、この第２の実施例と前記第１の実
施例との構成の違いは、第１の実施例が横型ＩＧＢＴの
右端及び左端にそれぞれ第１及び第２のセンス部ユニッ
トセルを設けているのに対し、第２の実施例が横型ＩＧ
ＢＴの右端だけに第１のセンス部ユニットセルＩＧＢＴ
を設けている点、及び、第１の実施例が横型ＩＧＢＴの
右端の第１のセンス部ユニットセルの近傍のゲート電極
導出部７ａにゲートライン１２を接続しているのに対
し、第２の実施例が横型ＩＧＢＴの右端の第１のセンス
部ユニットセルの近傍の第１のゲート電極導出部７ａに
第１ゲートライン１２−１を接続し、かつ、横型ＩＧＢ
Ｔの左端のＩＧＢＴユニットセル（メイン部ユニットセ
ル）の近傍の第２のゲート電極導出部７ｂに第２ゲート
ライン１２−２を接続している点だけであって、その他
に、第２の実施例と第１の実施例との間に構成上の違い
はない。

【００４６】前記構成による横型ＩＧＢＴのスイッチン
グ動作の概要は、本質的に第１の実施例の横型ＩＧＢＴ
のスイッチング動作と同じであるので、第２の実施例の
横型ＩＧＢＴにおけるスイッチング動作についての説明
は省略する。

【００４７】また、この第２の実施例の横型ＩＧＢＴに
おける電流制御動作においては、第１及び第２ゲートラ
イン１２−１、１２−２を介してゲート信号が供給され
ると、第１のセンス部ユニットセルは第１ゲートライン
１２−１に直接接続され、また、横型ＩＧＢＴの左端の
メイン部ユニットセルも第２ゲートライン１２−２に直
接接続されているので、いずれも短時間内にターンオン
し、それと同時に、第１のセンス部ユニットセルの近く
にある幾つかのメイン部ユニットセル、例えば、全体の
センス部ユニットセルの中の半数程度、及び、横型ＩＧ
ＢＴの左端のメイン部ユニットセルの近くにある幾つか
のメイン部ユニットセル、例えば、全体のメイン部ユニ
ットセルの中の残りの半数程度が同じく短時間内にター
ンオンする。このように、第２の実施例においては、第
１のセンス部ユニットセル、及び、全体のメイン部ユニ
ットセルの中の大部分のメイン部ユニットセルがゲート
信号の供給から短時間を経ない間にいずれもターンオン
するので、メイン電流の時間的変化はセンス電流の時間
的変化にほぼ追従し、メイン電流とセンス電流とは、時
間の経過に対応して、概略、図２（ａ）、（ｂ）の点線
で示された理想的な変化状態に沿って相似形の上昇カー
ブを描いて上昇するようになり、その結果、メイン電流
が規定値の１Ａに達したとき、センス電流も同じ規定値
の１ｍＡに達し、第１の実施例と同様に、高精度の電流
制御が行われるようになる。

【００４８】次いで、図４（ａ）、（ｂ）は、本発明に
よる横型半導体装置の第３の実施例の構成を示す構成図
であって、（ａ）は上面図、（ｂ）は１つの半導体ユニ
ットセルにおける横方向の断面図であって、横型半導体
装置がＩＧＢＴを構成している例を示すものである。

【００４９】図４（ａ）、（ｂ）において、図３
（ａ）、（ｂ）に示された構成要素と同じ構成要素につ
いては同じ符号を付けている。

【００５０】そして、この第３の実施例と前記第２の実
施例との構成の違いは、第２の実施例が横型ＩＧＢＴの
右端の第１のセンス部ユニットセルの近傍の第１のゲー
ト電極導出部７ａ、及び、横型ＩＧＢＴの左端のＩＧＢ
Ｔユニットセル（メイン部ユニットセル）の近傍の第２
のゲート電極導出部７ｂの双方にそれぞれ第１及び第２
ゲートライン１２−１、１２−２を接続しているのに対
し、第３の実施例が第１ゲートライン１２−１を有して
おらず（第１のゲート電極導出部７ａには何も接続され
ていない）、横型ＩＧＢＴの左端のＩＧＢＴユニットセ
ル（メイン部ユニットセル）の近傍の第２のゲート電極
導出部７ｂに第２ゲートライン１２−２を接続している
点だけであって、その他に、第３の実施例と第２の実施
例との間に構成上の違いはない。

【００５１】前記構成による横型ＩＧＢＴのスイッチン
グ動作の概要も、本質的に第１の実施例や第２の実施例
の横型ＩＧＢＴのスイッチング動作と同じであるので、
第３の実施例の横型ＩＧＢＴにおけるスイッチング動作
についての説明も省略する。

【００５２】また、この第３の実施例の横型ＩＧＢＴに
おける電流制御動作は、第２ゲートライン１２−２を介
してゲート信号が供給された第１の期間において、横型
ＩＧＢＴの左端のメイン部ユニットセルは、第２ゲート
ライン１２−２に直接接続されているので、直ちにター
ンオンし、それと同時に、この横型ＩＧＢＴの左端のメ
イン部ユニットセルの近くにある幾つかのメイン部ユニ
ットセル、例えば、メイン部ユニットセルの中の半数程
度のものが同様にターンオンする。しかし、この第１の
期間に、横型ＩＧＢＴの右端のセンス部ユニットセル
は、第２ゲートライン１２−２の接続箇所から離れてい
るので、ターンオンしておらず、また、センス部ユニッ
トセルの近くにある幾つかのメイン部ユニットセル、例
えば、メイン部ユニットセルの中の半数程度のものもタ
ーンオンしていない。そして、時間が経過し、第１の期
間に続く第２の期間に入ると、ターンオンしていないメ
イン部ユニットセルが順次ターンオンするようになり、
最後に、センス部ユニットセルがターンオンする。この
場合、前記第１の期間には、センス部ユニットセルがオ
フ状態になっていて、センス電流が発生されないので、
オン状態にある半数程度のメイン部ユニットセルを流れ
る電流がセンス電流によって抑制されることはなく、ま
た、前記第２の期間には、センス部ユニットセルがオン
状態になって、センス電流が発生されるが、この時点に
全てのメイン部ユニットセルがオン状態になっている。
そして、センス電流が発生した後は、メイン電流の時間
的変化はセンス電流の時間的変化にほぼ追従するもの
で、メイン電流とセンス電流とは、時間の経過に対応し
て、概略、図２（ａ）、（ｂ）の点線で示された理想的
な変化状態に沿って相似形の上昇カーブを描いて上昇す
るようになり、その結果、メイン電流が規定値の１Ａに
達したとき、センス電流も同じ規定値の１ｍＡに達する
ようになって、第１の実施例と同様に、高精度の電流制
御が行われるものである。

【００５３】なお、この第３の実施例においては、セン
ス電流が発生する以前に、メイン電流が既に流れるよう
になっているので、場合によっては、センス電流の発生
時に、全メイン電流の電流値が大きくならないようにす
る手段を設ける必要がある。かかる手段としては、例え
ば、電流検出回路（図示なし）におけるメイン電流の検
出電流値を通常の値よりも低い値に設定し、全メイン電
流が前記検出電流値に達したとき、全メイン電流がそれ
以上増大しないように抑制する手段等を用いればよい。

【００５４】続いて、図５（ａ）、（ｂ）は、本発明に
よる横型半導体装置の第４の実施例の構成を示す構成図
であって、（ａ）は上面図、（ｂ）は１つの半導体ユニ
ットセルにおける横方向の断面図であって、横型半導体
装置がＥＳＴを構成している例を示すものである。

【００５５】図５（ａ）、（ｂ）において、３’はｎ型
高不純物濃度（ｎ＋）のフローティング領域（第２半導
体領域）、４’はｐ型高不純物濃度（ｐ＋）のアノード
領域（第３半導体領域）、５’はカソード電極、６’は
アノード電極、１３はｐ型高不純物濃度（ｐ＋）の半導
体領域（第４半導体領域）、１４はｎ型高不純物濃度
（ｎ＋）の半導体領域（第５半導体領域）であって、そ
の他、図１に示された構成要素については同じ符号を付
けている。

【００５６】そして、ｎ型半導体基体１の１主表面に
は、ｐ型ウエル領域２とｐ型アノード領域４’が離間す
るようにそれぞれ選択形成され、ｐ型ウエル領域２に隣
接してｐ型半導体領域１３が選択形成される。ｐ型ウエ
ル領域２の表面にはｎ型フローティング領域３’が選択
形成され、ｐ型ウエル領域２及びｐ型半導体領域１３の
各表面にはｎ型半導体領域１４が選択形成される。ｐ型
半導体領域１３及びｎ型半導体領域１４の各表面にはカ
ソード電極５’が接触配置され、ｐ型アノード領域４’
の表面にはアノード電極６’が接触配置される。ｎ型半
導体基体１の１主表面とｐ型ウエル領域２の表面とｎ型
フローティング領域３’の表面にわたり、及び、ｎ型フ
ローティング領域３’の表面とｐ型ウエル領域２の表面
とｎ型半導体領域１４の表面にわたりそれぞれ絶縁膜８
を介してゲート電極７が配置され、カソード電極５’と
ゲート電極７との間、及び、アノード電極６’とｎ型半
導体基体１の１主表面との間にはそれぞれ絶縁層９が配
置される。この場合、カソード電極５’及びアノード電
極６’は、ＥＳＴの上面から見て全体的に櫛形をなすよ
うに構成され、かつ、カソード電極５’とアノード電極
６’の各歯部が互いに噛合い状態に配置構成されてい
る。ゲート電極７も、ＥＳＴの上面から見て全体的に櫛
形をなすように構成されている。ここで、図５（ａ）に
図示の枠Ｂに囲まれた部分はＥＳＴユニット（単位）セ
ルであって、多数のＥＳＴユニットセルＢは方向が互い
に反転しながら、即ち、蛇行状態に横方向に連続して形
成配置され、これら多数のＥＳＴユニットセルＢの総合
によって略長方形状の横型ＥＳＴが構成される。なお、
図５（ａ）には図示されていないが、横型ＥＳＴの短辺
の一端面部には、センス端子とゲート端子（制御端子）
が設けられ、同時に、アノード端子及びカソード端子も
設けられている。

【００５７】また、図５（ａ）に示されるように、横型
ＥＳＴの右端のＥＳＴユニットセルはセンス部ユニット
セルを構成するもので、残りの多数のＥＳＴユニットセ
ルはメイン部ユニットセルである。センス部ユニットセ
ルは、カソード電極５’の長手方向の一部が離間配置さ
れており、この離間部分が電流検出用センス電極１０と
して働くものである。この場合、各センス電極１０はセ
ンスライン１１を介して前記センス端子に接続される。
一方、図５（ａ）に示されるように、ゲート電極７は前
記右端のＥＳＴユニットセル（センス部ユニットセル）
近傍にゲート電極導出部７ａが設けられ、このゲート電
極導出部７ａはゲートライン１２を介して前記ゲート端
子に接続される。

【００５８】ここにおいて、ｐ型アノード領域４’、ｎ
型半導体基体１、ｐ型ウエル領域２、ｎ型フローティン
グ領域３’からなる部分は、サイリスタ部Ｔを構成し、
ｐ型ウエル領域２、ｎ型フローティング領域３’、ｎ型
半導体領域１４、ｎ型半導体基体１からなる部分は、Ｍ
ＯＳＦＥＴ部Ｍを構成している。即ち、このＥＳＴは、
サイリスタ部ＴとＭＯＳＦＥＴ部Ｍからなる複合体であ
る。

【００５９】さらに、特定のＥＳＴユニットセルＢにセ
ンス電極１０を設け、センス部ユニットセルを構成する
場合、センス電極１０を設ける場所としては、サイリス
タ部Ｔに設ける場合と、ＭＯＳＦＥＴ部Ｍに設ける場合
の２通りがある。この場合、サイリスタ部Ｔに設ける場
合は、センス電極１０をｐ型半導体領域１３及びｎ型半
導体領域１４の各表面に接触配置させればよく、ＭＯＳ
ＦＥＴ部Ｍに設ける場合は、ｎ型半導体領域１４の表面
だけに接触配置させればよい。そして、サイリスタ部Ｔ
に設ける場合は、全メイン部ユニットセルにおけるカソ
ード電極５’のｎ型半導体領域１４及びｐ型半導体領域
に接触した部分の電極長手方向の長さとセンス部ユニッ
トセルにおけるセンス電極１０のそれとの比に比例した
電流を正確に取り出すことができるという利点があり、
一方、ＭＯＳＦＥＴ部Ｍに設ける場合は、前記比例した
電流を取り出すことができないものの、ｐ型アノ−ド領
域４’、ｎ型半導体基体１、ｐ型半導体領域１３、ｎ型
半導体領域１４からなる寄生サイリスタによる電流変動
の影響を受けにくいという利点がある。

【００６０】前記構成によるこの横型ＥＳＴは、概要、
次のような過程により所要のスイッチング動作が達成さ
れる。即ち、アノード電極６’とカソード電極５’間に
所定の電圧を印加した状態のとき、ゲ−ト電極７に、カ
ソード電極５’の印加電圧よりも所定のしきい値以上の
ゲート（制御）電圧が印加されないときは、ＭＯＳＦＥ
Ｔ部Ｍはオフ状態にあり、サイリスタ部Ｔも順方向電流
が流れないオフ状態にある。ここで、ゲ−ト電極７に前
記所定のしきい値以上のゲート電圧が印加されると、Ｍ
ＯＳＦＥＴ部Ｍにおける２つのゲ−ト電極７の下のｐ型
ウエル領域２内にそれぞれｎ型チャネルが形成され、こ
れによって電子流がｎ型半導体領域１４から一方のｎ型
チャネル、ｎ型フロ−ティング領域３’、他方のｎ型チ
ャネルを介してｎ型半導体基体１に流れ、ホールは、ｐ
型アノード領域４’からｎ型半導体基体１内に注入さ
れ、ｐ型ウエル領域２内に集められる。このとき、ｐ型
ウエル領域２は低不純物濃度のもので形成されており、
高いシ−ト抵抗（横方向抵抗）を有するので、ｐ型ウエ
ル領域２とｎ型半導体基体１とからなるｐｎ接合部が順
バイアスされ、ＭＯＳＦＥＴ部Ｍがタ−ンオンする。そ
して、ＭＯＳＦＥＴ部Ｍがタ−ンオンすると、ｎ型半導
体基体１に流れ込む電子流及びｎ型半導体基体１に注入
されるホールが増大し、サイリスタ部Ｔもターンオンす
る。一方、このＥＳＴがオン状態のときに、ゲ−ト電極
７への前記ゲート電圧の供給を停止すると、ＭＯＳＦＥ
Ｔ部Ｍにおけるｐ型ウエル領域２内に形成されていた２
つのｎ型チャネルが消滅し、それによりｎ型半導体基体
１に流れ込む電子流の流れが阻止されるので、ＭＯＳＦ
ＥＴ部Ｍがターンオフされ、また、ｎ型半導体基体１に
注入されるホールの供給も停止されるので、サイリスタ
部Ｔもターンオフされる。このように、このＥＳＴは、
ゲート電極７に印加されるゲート電圧によってオン、オ
フが制御されるものである。

【００６１】また、このＥＳＴにおける電流制御動作に
ついては、このＥＳＴが、ＥＳＴの右端のＥＳＴユニッ
トセル（センス部ユニットセル）にセンスライン１１を
接続し、しかも、センス部ユニットセルの近傍にあるゲ
ート電極導出部７ａにゲートライン１２を接続した構成
であるので、基本的に、前述の既知の横型ＩＧＢＴのタ
ーンオン時の動作特性に類似の動作特性を示すようにな
る。そして、かかる動作特性により、このＥＳＴのメイ
ン電流とセンス電流との関係は、図８（ａ）、（ｂ）に
示すように、センス電流の増大に伴ってメイン電流が順
次増大し、メイン電流が規定値、例えば、１Ａまで増大
する以前に、センス電流が規定値に到達して、メイン電
流が規定値以下の０．７Ａ程度に抑制されるようにな
る。

【００６２】しかしながら、このＥＳＴにおいても、第
１の実施例に示すように、ＥＳＴの右端及び左端のＩＧ
ＢＴユニットセルが第１及び第２のセンス部ユニットセ
ルになるように変更し、これら第１及び第２のセンス部
ユニットセルに各別に第１センスライン及び第２センス
ラインを接続するような構成にするか、第２の実施例に
示すように、センス部ユニットセルの近傍にある（第１
の）ゲート電極導出部７ａに（第１の）ゲートライン１
２−１を接続し、かつ、ＥＳＴの左端のＥＳＴユニット
セルの近傍にある第２のゲート電極導出部７ｂにも第２
のゲートライン１２−２を接続するような構成にする
か、もしくは、第３の実施例に示すように、ゲートライ
ン１２または第１のゲートライン１２−１を省き、ＥＳ
Ｔの左端のＥＳＴユニットセルの近傍にある第２のゲー
ト電極導出部７ｂだけに第２のゲートライン１２−２を
接続するような構成にすれば、これら各実施例の電流制
御動作のところで述べたように、ＥＳＴのメイン電流と
センス電流は、時間の経過に対応して、概略、図２
（ａ）、（ｂ）の点線で示された理想的な変化状態に沿
って相似形の上昇カーブを描いて上昇し、その結果、メ
イン電流が規定値の１Ａに達したとき、センス電流も同
じ規定値の１ｍＡに達するようになって、第１乃至第３
の実施例と同様に、高精度の電流制御が行われるもので
ある。

【００６３】このように、第４の実施例によれば、これ
までのＥＳＴにおいては全く考えられていなかったセン
ス機能の付加を実現することができ、そのセンス機能の
付加によって、負荷の電流耐量に合わせてＥＳＴの出力
電流を適宜制限することが可能になる。

【００６４】また、第４の実施例においても、センスラ
イン１１やゲートライン１２、１２−１、１２−２の配
置及び接続構成を選択することにより、メイン電流とセ
ンス電流との関係が所要の状態になるようにして、高精
度の電流制御を行うことが可能になる。

【００６５】なお、ＥＳＴのゲ−ト電極７は、ｎ型フロ
−ティング領域３’の両側に二重に配置され、ＩＧＢＴ
等の一重に配置のゲ−ト電極に比べて面積が広く、浮遊
容量成分も大きいので、ＥＳＴユニットセル相互間にお
いては、タ−ンオン時間差の影響を強く受けるようにな
る。このため、ＥＳＴにおいて、前述のように、センス
ライン１１やゲートライン１２、１２−１、１２−２の
配置及び接続構成を選択することにより、メイン電流と
センス電流との関係が所要の状態になるようにして、高
精度の電流制御を行うようにすれば、ＩＧＢＴ等におい
て前記高精度の電流制御を行った場合に比べて格段に有
効である。

【００６６】ところで、これまでの実施例においては、
横型半導体装置が横型ＩＧＢＴまたは横型ＥＳＴである
場合を例に挙げて説明してきたが、本発明の横型半導体
装置は、横型ＩＧＢＴや横型ＥＳＴに限られるものでは
なく、他の装置、例えば、横型ＭＯＳＦＥＴであっても
よい。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
多数の半導体ユニットセルの中の１つまたは複数の半導
体ユニットセルの一部にセンス電極１０を配置構成し、
センス電極１０をセンスライン１１に接続するととも
に、多数の半導体ユニットセルの中の１つまたは複数の
半導体ユニットセルの制御電極７に制御ライン１２を接
続し、センス電極１０を有する半導体ユニットセル（セ
ンス部ユニットセル）の配置箇所または制御ライン１２
に接続される制御電極７を有する半導体ユニットセルの
配置箇所をそれぞれ適宜選択するようにしている。

【００６８】このため、制御ライン１２に制御信号が供
給された際に、センス部ユニットセルのターンオン時間
に対する、残りの半導体ユニットセル（メイン部ユニッ
トセル）のなかの幾つかのもののターンオン時間の遅れ
を、既知のこの種の横型半導体装置に比べてかなり少な
くすることができ、それによって横型半導体装置のメイ
ン電流が規定値に達する以前に増大が抑えられることが
なく、しかも、横型半導体装置の電流制御を高精度に行
うことができるという効果がある。この他にも、電流定
格を規定する際のマ−ジンを小さくすることができるの
で、横型半導体装置の集積回路装置内の占有面積も小さ
くなって、経済的になるという副次的な効果もある。

【００６９】また、本発明によれば、ＥＳＴを横型に構
成するとともに、１つまたは複数のＥＳＴユニットセル
にセンス電極１０を配置している。

【００７０】このため、センス機能を有するＥＳＴを得
ることができ、外部負荷の電流耐量に合わせてＥＳＴの
出力電流値を制限することが可能になるという効果があ
る。

【００７１】この場合、ＥＳＴは、ゲート電極７がフロ
ーティング状態にある第２半導体領域３’の両側に絶縁
配置され、そのゲート電極７の面積がＩＧＢＴ等のゲー
ト電極の面積に比べて広いので、センス電極１０を有す
るＥＳＴユニットセル（センス部ユニットセル）の配置
箇所またはゲートライン１２の接続箇所をそれぞれ適宜
選択すれば、センス部ユニットセルのターンオン時間に
対する、残りの半導体ユニットセル（メイン部ユニット
セル）のなかの幾つかのもののターンオン時間の遅れを
充分に少なくすることができ、それによって横型ＥＳＴ
のメイン電流が規定値に達する以前に増大が抑えられる
ことはなく、横型ＥＳＴの電流制御を高精度に行うこと
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明による横型半導体装置の第１の実施例の
構成を示す構成図である。

【図２】図１に図示の実施例の横型ＩＧＢＴがターンオ
ンする際に、メイン電流とセンス電流との時間的な変化
状態を示す特性図である。

【図３】本発明による横型半導体装置の第２の実施例の
構成を示す構成図である。

【図４】本発明による横型半導体装置の第３の実施例の
構成を示す構成図である。

【図５】本発明による横型半導体装置の第４の実施例の
構成を示す構成図である。

【図６】既知の横型ＩＧＢＴの構成の一例を示す構成図
である。

【図７】既知のＥＳＴの構成の一例を示す断面図であ
る。

【図８】図６に図示の既知の横型ＩＧＢＴがターンオン
する際に、メイン電流とセンス電流との時間的な変化状
態を示す特性図である。

【符号の説明】 １ ｎ型低不純物濃度（ｎ−）の半導体基体 ２ ｐ型ウエル領域（第１半導体領域） ３ ｎ型高不純物濃度（ｎ＋）のエミッタ領域（第２半
導体領域） ３’ ｎ型高不純物濃度（ｎ＋）のフローティング領域
（第２半導体領域） ４ ｐ型高不純物濃度（ｐ＋）のコレクタ領域（第３半
導体領域） ４’ ｐ型高不純物濃度（ｐ＋）のアノード領域（第３
半導体領域） ５ エミッタ電極（第１主電極） ５’ カソード電極（第１主電極） ６ コレクタ電極（第２主電極） ６’ アノード電極（第２主電極） ７ ゲート電極（制御電極） ７ａ ゲート電極導出部（第１のゲート電極導出部） ７ａ 第２のゲート電極導出部 ８ 絶縁膜 ９ 絶縁層 １０ センス電極 １１ センスライン １２ ゲートライン（制御ライン） １２−１ 第１ゲートライン １２−２ 第２ゲートライン １３ ｐ型高不純物濃度（ｐ＋）の半導体領域（第４半
導体領域） １４ ｎ型高不純物濃度（ｎ＋）の半導体領域（第５半
導体領域）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基体と、前記半導体
   基体の１主表面に選択配置された第２導電型の第１半導
   体領域と、前記第１半導体領域の表面に選択配置された
   第１導電型の第２半導体領域と、前記半導体基体の１主
   表面に前記第１半導体領域に離間して選択配置された第
   ２導電型高不純物濃度の第３半導体領域と、前記半導体
   基体の１主表面と第１半導体領域の表面と前記第２半導
   体領域の表面にわたって絶縁層を介して配置された制御
   電極と、前記第２半導体領域の表面に接触配置された第
   １主電極と、前記第３半導体領域の表面に接触配置され
   た第２主電極とからなる半導体ユニットセルを横方向に
   多数蛇行させるように集積配置し、装置の一端面部に制
   御端子とセンス端子とを備えた横型半導体装置であっ
   て、１つまたは複数の半導体ユニットセルの第１主電極
   を一部長手方向に離間配置させてセンス電極を構成する
   とともに、前記センス電極と前記センス端子とをセンス
   ラインで接続し、１つまたは複数の半導体ユニットセル
   の制御電極と前記制御端子とを制御ラインで接続したこ
   とを特徴とする横型半導体装置。
2. 【請求項２】 前記センス電極を有する複数の半導体ユ
   ニットセルは、互いに離間して配置されていることを特
   徴とする請求項１記載の横型半導体装置。
3. 【請求項３】 前記制御電極に前記制御ラインが接続さ
   れている複数の半導体ユニットセルは、互いに離間配置
   されていることを特徴とする請求項１記載の横型半導体
   装置。
4. 【請求項４】 前記複数の半導体ユニットセルは、横方
   向に集積配置した半導体ユニットセルの中の両端のもの
   であることを特徴とする請求項２もしくは３に記載の横
   型半導体装置。
5. 【請求項５】 前記横型半導体装置は、絶縁ゲート型バ
   イポーラトランジスタ（ＩＧＢＴ）であることを特徴と
   する請求項１乃至４のいずれかに記載の横型半導体装
   置。
6. 【請求項６】 第１導電型の半導体基体と、前記半導体
   基体の１主表面に選択配置された第２導電型の第１半導
   体領域と、前記第１半導体領域の表面に選択配置された
   第１導電型の第２半導体領域と、前記半導体基体の１主
   表面に前記第１半導体領域に離間して選択配置された第
   ２導電型高不純物濃度の第３半導体領域と、前記半導体
   基体の１主表面に前記第１半導体領域に隣接して選択配
   置された第２導電型高不純物濃度の第４半導体領域と、
   前記第１半導体領域及び前記第４半導体領域の各表面に
   選択配置された第１導電型高不純物濃度の第５半導体領
   域と、前記半導体基体の１主表面と前記第１半導体領域
   の表面と前記第２半導体領域の表面にわたって、及び、
   前記第２半導体領域の表面と前記第１半導体領域の表面
   と前記第５半導体領域の表面にわたってそれぞれ絶縁層
   を介して配置された制御電極と、前記第４半導体領域及
   び前記第５半導体領域の各表面に接触配置された第１主
   電極と、前記第３半導体領域の表面に接触配置された第
   ２主電極とからなる半導体ユニットセルを横方向に多数
   蛇行させるように集積配置し、装置の一端面部に制御端
   子とセンス端子とを備えていることを特徴とする横型半
   導体装置。
7. 【請求項７】 前記横型半導体装置は、１つまたは複数
   の半導体ユニットセルの第１主電極を一部長手方向に離
   間配置させてセンス電極を構成するとともに、前記セン
   ス電極と前記センス端子とをセンスラインで接続し、１
   つまたは複数の半導体ユニットセルの制御電極と前記制
   御端子とを制御ラインで接続したことを特徴とする請求
   項６記載の横型半導体装置。
8. 【請求項８】 前記横型半導体装置は、エミッタスイッ
   チトサイリスタ（ＥＳＴ）であることを特徴とする請求
   項６乃至７のいずれかに記載の横型半導体装置。