JPH09121046A

JPH09121046A - 横型ｉｇｂｔ

Info

Publication number: JPH09121046A
Application number: JP21371096A
Authority: JP
Inventors: Akio Nakagawa; 明夫中川; Tomoko Sueshiro; 知子末代; Hideyuki Funaki; 英之舟木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-08-24
Filing date: 1996-08-13
Publication date: 1997-05-06
Anticipated expiration: 2016-08-13
Also published as: JP3522983B2

Abstract

(57)【要約】【課題】横型ＩＧＢＴの電流密度を高くする。【解決手段】第１のｎ型ソース層１３とｎ型ドリフト層
４とで挟まれた第１のｐ型ベース層１１上、ならびに第
１のｐ型ベース層１１に面した側の第２のｎ型ソース層
１５とｎ型ドリフト層４とで挟まれた第２のｐ型ベース
層１４上にゲート酸化膜１９を介してサブゲート電極２
０が配設される。第１のｐ型ベース層１１と反対側の第
２のｎ型ソース層１５とｎ型ドリフト層４とで挟まれた
第２のｐ型ベース層１４上にゲート酸化膜１７を介して
メインゲート電極１８が配設される。この結果、３つの
ｎ型ＭＯＳＦＥＴが構成され、第１のｐ型ベース層１１
内には１つのｎ型チャネル、第２のｐ型ベース層１４内
には２つのｎ型チャネルが形成可能となる。計３個のチ
ャネルが形成できるので、チャネル幅が実効的に広くな
り、電流密度が高くなる。ドリフト方向における第２の
ｐ型ベース層１４の長さは１０μｍ以下である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、横型ＩＧＢＴ（In
sulated Gate Bipolar Transistor ）に係り、特にＳＯ
Ｉ（Semiconductor On Insulator）基板を用いた横型Ｉ
ＧＢＴに関する。

【０００２】

【従来の技術】絶縁ゲート型の高耐圧半導デバイスの１
つとしてＩＧＢＴがある。ＩＧＢＴは、パワーＭＯＳＦ
ＥＴの高速スイッチング特性とバイポーラトランジスタ
の高出力特性とを兼ね備えた新しい高耐圧半導体デバイ
スである。このため、ＩＧＢＴは、近年、インバータや
スイッチング電源等のパワーエレクトロニクスの分野で
多く利用されている。また、ＩＧＢＴの中でも、特に高
集積化に有利な横型ＩＧＢＴが注目されている。横型Ｉ
ＧＢＴは通常ＳＯＩ基板を用いて形成される。

【０００３】一方、ＩＧＢＴ等のパワーデバイスで大き
な電流を扱うとき問題となるのが高耐圧出力段の電流容
量である。現在５００Ｖクラスのパワー段としては１Ａ
のものが開発されている。しかし、大電流を扱おうとす
ると、パワー段の面積を必要な電流容量に比例して大き
くする必要がある。例えば、５Ａを扱おうとするとパワ
ー段の面積が５倍にもなり、チップが肥大化してしま
う。これを避けるためには、単位面積当たりの電流密度
をあげてチップサイズを小さくする必要がある。しかし
ながら、上述したＩＧＢＴ、特に横型ＩＧＢＴは、電子
の注入が十分でなく、電流密度を大きくできないという
問題がある。

【０００４】

【発明が解決しようとする課題】上述の如く、パワーデ
バイスの１つであるＩＧＢＴは、高速スイッチング特性
と高出力特性を兼ね備えているため、パワーエレクトロ
ニクスの分野で多く利用されているが、電流密度を大き
くできないという問題がある。本発明は、上記事情を考
慮してなされたもので、その目的とするところは、電流
密度を大きくできる横型ＩＧＢＴを提供することにあ
る。

【０００５】

【課題を解決するための手段】本発明の第１の視点は、
絶縁膜上に配設された高抵抗の半導体活性層を用いて形
成された第１導電型のドリフト層と、前記ドリフト層の
表面内に形成された第２導電型のドレイン層と、前記ド
リフト層の表面内に形成された第２導電型のベース層
と、前記ベース層の表面内に形成された第１導電型のソ
ース層と、前記ドレイン層にコンタクトするドレイン電
極と、前記ソース層及び前記ベース層にコンタクトする
ソース電極と、前記ソース層と前記ドリフト層とで挟ま
れた、前記ドレイン層側に位置する前記ベース層の表面
に対してゲート絶縁膜を介して対向するメインゲート電
極と、を具備する横型ＩＧＢＴにおいて、前記ベース層
が、前記ドリフト層の一部である介在部分を挟んで対向
する第１及び第２部分を有することと、前記ソース層
が、前記ベース層の前記第１部分の表面内に形成された
第１部分と、前記ベース層の前記第２部分の表面内に形
成された第２部分と、を有することと、前記ソース層の
前記第１部分と前記介在部分とで挟まれた前記ベース層
の前記第１部分の表面と、前記ソース層の前記第２部分
と前記介在部分とで挟まれた前記ベース層の前記第２部
分の表面と、に対してゲート絶縁膜を介して対向するよ
うにサブゲート電極が配設されることと、前記ドレイン
層と前記ソース層とを結ぶ支配的な第１方向に沿った、
前記ドレイン層と前記介在部分との間における前記ベー
ス層の長さが１０μｍ以下であることと、を特徴とす
る。

【０００６】本発明の第２の視点は、絶縁膜上に配設さ
れた高抵抗の半導体活性層を用いて形成された第１導電
型のドリフト層と、前記ドリフト層の表面内に形成され
た第２導電型のドレイン層の第１及び第２部分と、前記
ドレイン層の前記第１及び第２部分間に位置するよう
に、前記ドリフト層の表面内に形成された第２導電型の
ベース層と、前記ベース層の表面内に形成された第１導
電型のソース層と、前記ドレイン層にコンタクトするド
レイン電極と、前記ソース層及び前記ベース層にコンタ
クトするソース電極と、前記ソース層と前記ドリフト層
とで挟まれた、前記ドレイン層の前記第１及び第２部分
側に夫々位置する前記ベース層の表面に対してゲート絶
縁膜を介して対向するメインゲート電極の第１及び第２
部分と、を具備する横型ＩＧＢＴにおいて、前記ベース
層が、前記ドリフト層の一部である介在部分を挟んで対
向する第１及び第２部分に分割されることと、前記ソー
ス層が、前記ベース層の前記第１部分の表面内に形成さ
れた第１部分と、前記ベース層の前記第２部分の表面内
に形成された第２部分と、を有することと、前記ソース
層の前記第１部分と前記介在部分とで挟まれた前記ベー
ス層の前記第１部分の表面と、前記ソース層の前記第２
部分と前記介在部分とで挟まれた前記ベース層の前記第
２部分の表面と、に対してゲート絶縁膜を介して対向す
るようにサブゲート電極が配設されることと、を特徴と
する。

【０００７】本発明の第３の視点は、第１または第２の
視点の横型ＩＧＢＴにおいて、前記ベース層が、前記ド
レイン層を包囲する部分を有するように形成されること
を特徴とする。

【０００８】前記ベース層の前記第１及び第２部分は、
前記ドレイン層と前記ソース層とを結ぶ支配的な第１方
向に沿って離間するように配設されることが望ましい。
この第１方向は、ソース−ドレイン間で電子がドリフト
する際の支配的な方向（ドリフト方向）と見なすことが
できる。

【０００９】また、メインゲート電極とサブゲート電極
とは一体形成されたものでもよいし、別々に形成された
ものでもよい。また、第１の視点の横型ＩＧＢＴにおい
て、第２導電型ベース層の第１及び第２部分の内、ドレ
イン層に対して遠い方を島状に形成し、近い方をストラ
イプ状に形成することができる。

【００１０】本発明によれば、サブゲート電極等による
ＭＯＳＥＴが付加されたことにより、複数のチャネルが
形成される。これらチャネルが並列に形成されるように
すれば、チャネル幅が実効的に広くなり、チャネル抵抗
が全体として低くなるので、電流密度を高くできる。

【００１１】

【発明の実施の形態】図１は本発明の実施の形態に係る
横型ＩＧＢＴを模式的に示す平面図であり、図２は図１
のII−II線に沿った横型ＩＧＢＴの模式的な断面図であ
る。シリコン支持体１上には、シリコン酸化膜２（ＳＯ
Ｉ絶縁膜）を介して、高抵抗（低濃度）のｎ型シリコン
活性層３（ＳＯＩ半導体膜）が配設される。これらシリ
コン支持体１、シリコン酸化膜２、ｎ型シリコン活性層
３によりＳＯＩ基板が形成される。

【００１２】ｎ型シリコン活性層３はｎ型ドリフト層４
として使用される。なお、本発明において、ｎ型ドリフ
ト層４とシリコン酸化膜２とが直接コンタクトすること
は必須ではない。例えば、ｎ型シリコン活性層３内で、
ｎ型ドリフト層４とシリコン酸化膜２との間に低抵抗の
ｎ型層を配設することもできる。

【００１３】ｎ型ドリフト層４の表面には、第１のｐ型
ベース層１１、第２のｐ型ベース層１４が、ｎ型ドリフ
ト層４の一部である介在部分４ａを挟むように、ストラ
イプ状に選択的に形成される。第１、第２のｐ型ベース
層１１、１４の表面には夫々低抵抗（高濃度）の第１、
第２のｎ型ソース層１３、１５が選択的に形成される。
第１のｎ型ソース層１３は、図１に示すように、ストラ
イプ状に形成される。一方、第２のｎ型ソース層１５
は、図１に示すように、梯子型のストライプ状に形成さ
れる。

【００１４】ｐ型ベース層１１、１４は、ｎ型ソース層
１３、１５と後述のｐ型ドレイン層７とを結ぶ支配的な
方向に沿って離間するように配設される。この離間方向
は、ソース−ドレイン間で電子がドリフトする際の支配
的な方向（ドリフト方向）と見なすことができる。

【００１５】第２のｎ型ソース層１５とｎ型ドリフト層
４とで挟まれた第２のｐ型ベース層１４の表面に対し
て、ゲート酸化膜１７を介して対向するように、メイン
ゲート電極１８が配設される。また、第１、第２のｎ型
ソース層１３、１５間に亘って、ゲート絶縁膜１９を介
してサブゲート電極２０が配設される。即ち、サブゲー
ト電極２０は、第１のｎ型ソース層１３とｎ型ドリフト
層４の介在部分４ａとで挟まれた第１のｐ型ベース層１
１の表面に対して、ゲート酸化膜１９を介して対向する
と共に、第２のｎ型ソース層１５とｎ型ドリフト層４の
介在部分４ａとで挟まれた第２のｐ型ベース層１４の表
面に対しても、ゲート酸化膜１９を介して対向する。

【００１６】即ち、本実施の形態では、第１のｐ型ベー
ス層１１内には１つのｎ型チャネルが形成され、第２の
ｐ型ベース層１４内には２つのｎ型チャネルが形成さ
れ、計３個のチャネルが形成されるように、３つのｎ型
ＭＯＳＦＥＴが構成される。

【００１７】なお、メイン及びサブゲート電極１８、２
０は一体形成されていてもよいし、別々に形成し、Ａｌ
配線等により電気的に接続してもよい。また、第１、第
２のｎ型ソース層１３、１５及び第１、第２のｐ型ベー
ス層１１、１４上にはソース電極２１が配設される。ソ
ース電極２１は低抵抗のｐ型コンタクト層１２を介して
第１のｐ型ベース層１１にコンタクトすると共に、低抵
抗のｐ型コンタクト層１６を介して第２のｐ型ベース層
１４にコンタクトする。

【００１８】ｐ型ベース層１４から所定距離離れたｎ型
ドリフト層４の表面には、ｎ型バッファ層６が選択的に
形成される。ｎ型バッファ層６の表面には、低抵抗のｐ
型ドレイン層７が選択的に形成される。

【００１９】ｐ型ドレイン層７の表面には、低抵抗のｐ
型コンタクト層８、低抵抗のｎ型層９が選択的に形成さ
れる。ｐ型コンタクト層８及びｎ型層９上にドレイン電
極１０が配設される。ドレイン電極１０は、ｐ型コンタ
クト層８を介して、ｐ型ドレイン層７にコンタクトす
る。ｎ型層９は、ドレイン注入効率（ｐ型ドレイン層７
からの正孔の注入効率）を下げて、ターンオフの高速化
を図るためのものである。

【００２０】なお、図１及び図２において、３ａはトレ
ンチ分離のための埋込み絶縁膜、５、２４は絶縁膜（酸
化膜）、２２、２３は、夫々、ｐ型ベース層１１とソー
ス電極２１とのコンタクト、ｐ型ベース層１４とソース
電極とのコンタクトを取るためのコンタクトホールを示
している。

【００２１】コンタクトホール２３はストライプ状に形
成される。このようにすると、第２のｎ型ソース層１５
が梯子状に形成されているため、ｐ型ベース層１４の幅
Ｗ１を容易に狭くできる。コンタクトホール２２もスト
ライプ状に形成される。

【００２２】本実施の形態によれば、第１、第２のｐ型
ベース層１１、１４等からなる３つのｎ型ＭＯＳＦＥＴ
により、３つのｎ型チャネルが形成される。従来の１つ
のｎ型チャネルしか形成されない横型ＩＧＢＴに比べ
て、チャネル幅が実効的に広くなり、チャネル全体とし
ての抵抗は小さくなる。従って、単位面積当たりの電流
密度を大きくでき、チップサイズを小さくできるように
なる。

【００２３】本実施の形態において、第２のｐ型ベース
層１４の幅Ｗ１は、電流密度を大きくするために、狭く
することが好ましい。具体的には、Ｗ１は１０μｍ以下
が好ましく、６μｍ以下では電流密度は２倍近くにな
る。

【００２４】また、第２のｐ型ベース層１４の深さＤ１
は浅いほどよく、好ましくは６μｍ以下、より好ましく
は４μｍ以下がよい。ｎ型ドリフト層４の厚さＴ_SOI
は、厚い程ドレインから遠いチャネルからの電子の注入
が起りやすくなり本発明の効果が大きくなる。厚さＴ
_SOI は好ましくは７μｍ以上である。より好ましくは１
０μｍ以上であり、このようにすることにより、チャネ
ルを並べる効果はさらに大きくなる。

【００２５】また、第２のｐ型ベース層の幅Ｗ１との関
係では、Ｗ１＜Ｔ_SOI に設定することが好ましい。この
ように設定することにより、サブゲート電極２０により
形成されるチャネルを介してｎ型ソース層１３、１５か
らｎ型ドリフト層４に注入された電子が容易にドレイン
に向かって流れるようになる。従って、オン電圧、オン
抵抗の低減化を図れるようになる。

【００２６】また、第１のｐ型ベース層１１と第２のｐ
型ベース層１４との間の距離、即ち介在部分４ａの幅を
Ｗ２とすると、Ｗ２≧７μｍに設定することが好まし
く、より好ましくはＷ２≧１０μｍに設定する。このよ
うに設定することにより、チャネル領域における深さ方
向の抵抗（縦方向抵抗）を低減でき、デバイス特性を改
善できる。

【００２７】また、第２のｐ型ベース層１４の深さＤ１
との関係において、Ｗ２≧Ｄ１に設定することが好まし
い。このように設定することにより、ｐ型ベース層から
ｎ型ドリフト層４内に伸びる空乏層に起因する介在部分
４ａの深さ方向の抵抗を下げることができる。

【００２８】また、ゲート酸化膜１７、１９を薄くする
と、高い電圧を印加したときに流れる電流が減るので、
デバイスに接続された負荷が短絡したときにデバイスが
破壊しないようにすることができる。即ち、負荷が短絡
すると、電源電圧がそのままデバイスに印加される。例
えば、ＤＣ３００Ｖの電源を用いた場合、ゲートがオン
した状態で３００Ｖの電圧降下がデバイスで生じること
となり、大きな電流がデバイスに流れる。従って、デバ
イスに流れる電流をデバイス自身が制限する必要があ
る。

【００２９】ゲート酸化膜１７、１９を薄くすると、デ
バイスのオン抵抗を下げるのに必要なゲート電圧を下げ
ることができる。一方、ゲート電圧が印加されることに
より発生するチャネル内の電圧降下がゲート電圧以上と
なると、それ以上はデバイスに電流が流れなくなる。従
って、ゲート電圧を下げることで負荷短絡時に流れる電
流を小さくすることができる。デバイスに流れる電流が
小さくなれば、熱発生が小さくなり、ある短い時間の間
はデバイスは破壊しない。この間にデバイス保護回路が
異常を検知してデバイスを遮断することができれば、デ
バイスは壊れない。ゲート酸化膜１７、１９を６０ｎｍ
以下、好ましくは３０ｎｍ以下とすることにより、この
効果が顕著となる。

【００３０】本実施の形態の横型ＩＧＢＴの形成方法は
例えば以下の通りである。まず、直接接着法を用いて、
シリコン基板１、シリコン酸化膜２、ｎ型シリコン層３
からなるＳＯＩ基板を形成する。ｎ型シリコン層３の厚
さは例えば１０μｍ程度とする。

【００３１】次に，ｎ型シリコン層３にシリコン酸化膜
２に達するトレンチ溝を形成した後、このトレンチ溝内
に埋込み絶縁膜３ａを形成して、高耐圧デバイス（ＩＧ
ＢＴ）領域、即ち、ドリフト層４を分離する。

【００３２】次に、ｎ型ドリフト層４の全面を酸化して
厚さ０．１μｍ程度の薄い酸化膜を形成した後、その上
に窒化膜を形成する。次にソース領域及びドレイン領域
以外の窒化膜を選択的に除去する。

【００３３】次に、全面に酸化処理を施して、窒化膜が
残存した領域外に厚さ１μｍ程度の厚い酸化膜２４を選
択的に形成する。次に、窒化膜を除去してｎ型バッファ
層６を拡散形成した後、薄い酸化膜を除去してゲート酸
化膜１７、１９を形成する。

【００３４】次に、全面にポリシリコン膜を形成した
後、このポリシリコン膜をパターニングして、ゲート電
極１８、２０を形成する。次に、ゲート電極１８、２
０、酸化膜２４をマスクに用いて、深さ４μｍ程度のｐ
型ベース層１１、１４、ｐ型ドレイン層７を拡散形成し
た後、ドーズ量１×１０¹⁵ｃｍ^-2の条件でボロンのイオ
ン注入を行なって、ｐ型コンタクト層１２、１６を形成
する。

【００３５】次に、ゲート電極１８、２０、酸化膜２４
をマスクに用いて、ｎ型ソース層１３、１５、ｎ型層９
を拡散形成した後、ｐ型コンタクト層８を拡散形成す
る。次に、全面に酸化膜５を形成した後、酸化膜５等の
絶縁膜をパターニングして、コンタクトホール２２、２
３を開孔する。

【００３６】最後に、ドレイン電極１０、ソース電極２
１を形成して横型ＩＧＢＴの基本構造が完成する。な
お、ドレイン電極１０はフィールドプレートの効果が得
られる形状に形成する。

【００３７】図３は本発明の別の実施の形態に係る横型
ＩＧＢＴを模式的に示す断面図である。図３中、図２図
示の横型ＩＧＢＴと対応する部分には図２と同一符号を
付してそれらの詳細な説明は省略する。図３より後の図
に示す実施の形態においても同様とする。

【００３８】本実施の形態の横型ＩＧＢＴが図２図示の
実施の形態のそれと異なる点は、サブゲート電極２０の
下部の介在部分４ａの表面に浅いｎ型拡散層２５を設け
たことにある。これにより、ゲート領域の深さ方向の抵
抗が小さくなり、オン抵抗の低減化を図れる。なお、ｎ
型拡散層２５は、ｐ型ベース層１１、１４と重なってい
る。

【００３９】図４は本発明の更に別の実施の形態に係る
横型ＩＧＢＴを模式的に示す断面図である。本実施の形
態の横型ＩＧＢＴが図２図示の実施の形態のそれと異な
る点は、サブゲート電極２０の下部の介在部分４ａの表
面に深い低抵抗のｎ型拡散層２５ａを設けたことにあ
る。これにより、ゲート領域の深さ方向の抵抗が小さく
なり、オン抵抗の低減化を図れる。なお、ｎ型拡散層２
５ａは、ｐ型ベース層１１、１４と重なっていない。

【００４０】図５は本発明の更に別の実施の形態に係る
横型ＩＧＢＴを模式的に示す断面図である。本実施の形
態の横型ＩＧＢＴが図２図示の実施の形態のそれと異な
る点は、ソース電極２１がｎ型ソース層１５を貫通し、
ｐ型コンタクト層１６を介してｐ型ベース層１４にコン
タクトしていることにある。言い換えれば、浅いトレン
チ溝を用いてソース電極２１とｐ型ベース層１４とのコ
ンタクトを取っている。これにより、ドレインに最も近
い最初のｎ型ソース層１５直下からソース電極２１に至
る部分のｐ型ベース層１４の抵抗（横方向抵抗）が低減
され、ラッチアップの発生を効果的に防止することがで
きる。

【００４１】図６は本発明の更に別の実施の形態に係る
横型ＩＧＢＴを模式的に示す平面図である。本実施の形
態の横型ＩＧＢＴが図２図示の実施の形態のそれと異な
る点は、ｎ型ソース層１３を島状に形成したことにあ
る。これにより、ドリフト方向と直角な方向に加えてド
リフト方向と平行な方向にもｎ型チャネルが形成され、
チャネル幅が大きくなるので、さらにオン抵抗を小さく
でき、電流駆動能力を高めることができる。

【００４２】なお、本発明は上述した実施の形態に限定
されるものではない。例えば、上記実施の形態では、ｐ
型ベース層の数を２つにしてチャネル数を増やしたが、
ｐ型ベース層の数を３つ以上にすれば、チャネル数がさ
らに増えるので、電流密度をさらに高くできるようにな
る。

【００４３】上述の如く、本発明に係る横型ＩＧＢＴに
おいては、ｐ型ベース層及びｎ型ソース層が、ｎ型ドリ
フト層４の一部である介在部分４ａを挟んで対向する２
つの部分を有し、この上にサブゲート電極２０が配設さ
れることにより、チャネル抵抗が全体として低くなる。
このため、本横型ＩＧＢＴによれば、従来のメインゲー
ト電極のみを有するＩＧＢＴに比較して３割以上電流量
を増加させることができる。

【００４４】しかし、サブゲート電極２０が追加される
ことにより、ある程度ソース領域が広くなり、その分デ
バイスの面積が大きくなる。横型デバイスの場合、電流
密度はソース、ドリフト、及びドレイン領域を含めた面
積で定義されるため、電流密度を高めるには、ソース領
域も狭くなることが望ましい。

【００４５】ここで、図７及び図８図示のような、連続
的に配設された第１及び第２のデバイス単位ＤＵ１、Ｄ
Ｕ２を有する、本発明の更に別の実施の形態に係る２つ
の横型ＩＧＢＴを考えてみる。

【００４６】図７図示の実施の形態において、各デバイ
ス単位ＤＵ１、ＤＵ２は、夫々、図２図示の横型ＩＧＢ
Ｔと同様な、ソース、ドリフト、及びドレイン領域３
１、３２、３３を有する。即ち、１つのデバイス単位内
には３つのｎ型ＭＯＳＦＥＴ（メインゲート電極１８に
対応して１つ、サブゲート電極２０に対応して２つ）が
配設される。

【００４７】これに対して図８図示の実施の形態におい
ては、デバイス単位ＤＵ１、ＤＵ２がｎ型ドリフト層４
の一部である介在部分４ａと、サブゲート電極２０とを
共有する。この場合、デバイス単位ＤＵ１のドレイン領
域３３から一番遠い第３のｎ型ＭＯＳＦＥＴは、隣のデ
バイス単位ＤＵ２の第２のｎ型ＭＯＳＦＥＴとなる。

【００４８】即ち、図８図示の実施の形態においては、
あるデバイス単位の第３のｎ型ＭＯＳＦＥＴにより形成
されるチャネルを流れる電流は主に隣のデバイス単位の
電流となる。しかし、元々、第３のチャネルを流れる電
流量は、第１及び第２のチャネルを流れる電流量に比較
して小さい。従って、介在部分４ａ及びサブゲート電極
２０を共有することにより、各デバイス単位に生じる電
圧降下はそれ程大きくならない。寧ろ、電流量を殆ど減
少させることなく、ソース領域幅を小さくすることがで
きるため、全体として電流密度を向上させることができ
る。また、各チャネルを流れる電流量が一様に近くなる
ため、ラッチアップし難くなり、負荷短絡耐量を上げる
こともできる。

【００４９】図７及び図８図示の横型ＩＧＢＴにおいて
は、ｐ型ベース層やｎ型ソース層を図１及び図６図示の
如く、介在部分４ａを挟んで分割することができる。ま
た、図９及び図１７図示の如く、介在部分４ａを挟んで
位置するｐ型ベース層の２つの部分を一体的な１つの層
の対向部分から形成することもできる。

【００５０】図９図示の本発明の更に別の実施の形態に
係る横型ＩＧＢＴにおいて、中心にｎ型ドリフト層４の
一部である介在部分４ａが配設され、その周囲にリング
状のｐ型ベース層１４やｎ型ソース層１５、ドリフト層
４、ドレイン層７等が同心状に配設される。

【００５１】図１７図示の本発明の更に別の実施の形態
に係る横型ＩＧＢＴにおいて、ドリフト層７を包囲する
ようにベース層１４が形成される。図１７図示の構造
は、図９図示の構造と比較して、ラッチアップ耐量が大
きく、大電流のターンオフが可能となるという利点を有
する。この理由は次の通りである。

【００５２】ターンオフ時には、ｐ型ドレイン層７から
ｎ型ドリフト層４、ｐ型ベース層１４を通ってソース電
極２１へと正孔が抜けていく。この際に、正孔がｐ型ベ
ース層１４とｎ型ソース層１５との間のｐｎ接合を順バ
イアスしてしまうと、ｎ型ソース層１５からの電子注入
が起こり、寄生サイリスタがオンしてラッチアップして
しまう。

【００５３】ｐ型ドレイン層７がｐ型ベース層１４を包
囲する図９図示の構造の場合には、ｐ型ベース層１４
が、ターンオフ時の正孔の流れに対して尖ったコーナを
有しているため、正孔がｐ型ベース層１４に入っていく
際に、電流集中が起きやすい。このため、ｐｎ接合を順
バイアスしてラッチアップする可能性がある。また、ｐ
型ベース層１４とソース電極２１とのコンタクト長がチ
ャネル領域の長さに比べて短くなる。このため、正孔が
ｐ型ベース層１４を抜けていく際の抵抗が大きくなり、
これによってもｐｎ接合が順バイアスされ、ラッチアッ
プする可能性がある。

【００５４】これに対して、ｐ型ベース層１４がｐ型ド
レイン層７を包囲する図１７図示の構造の場合、上述の
ような問題がなくなり、ラッチアップが生じにくくな
る。なお、図９及び図１７図示の横型ＩＧＢＴの断面
は、共に図８図示の断面と実質的に同じとなる。

【００５５】次に、本発明の効果を確認するため、図１
０図示の横型ＩＧＢＴを基準構造として行った、デバイ
スサンプルのシミュレーションについて述べる。シミュ
レーション用のサンプル基板として、図１０図示の如
く、シリコン支持体１上に、シリコン酸化膜２を介し
て、ｎ型シリコン活性層３が配設された基板を用いた。
５００Ｖ耐圧を得るため、ドリフト長Ｌ１を６０μｍ、
活性層３の厚さＴ１を１５μｍ、酸化膜２の厚さＴ２を
３μｍに設定した（図１０参照）。シリコン活性層の濃
度は、インプラドーズ量を１×１０¹²ｃｍ^-2前後に設定
すると高耐圧が得られることが知られているため、活性
層３の不純物濃度は９．３×１０¹⁴ｃｍ^-3とした。

【００５６】デバイス構造データの作成はプリプロセッ
サＭＥＤＩＴで行った。電流電圧特性は２次元デバイス
シミュレータＴＯＮＡＤＤＥ２Ｃを用いた。特性解析の
ための電流線の出力はポストプロセッサｖｅｃｔｏｒを
用いた。

【００５７】電流密度の換算方法は、デバイスの断面積
当りの電流ではなく、デバイス単位の長さに対するデバ
イス表面積当りの電流とした。図１１は電圧−電流密度
特性のシミュレーション結果を示す。図１１中の３つの
線は、夫々、メインゲート電極１８及びサブゲート電極
２０による３つのチャネルを有する本発明のサンプルＰ
Ｓ１、メインゲート電極１８による１つのチャネルのみ
の比較サンプルＣＳ１、サブゲート電極２０による２つ
のチャネルのみの比較サンプルＣＳ２の特性曲線を示
す。ここで、各チャネル長を１．０μｍ、サブゲート長
Ｌ２を５μｍ、ゲート間隔Ｌ３を６μｍに設定した（図
１０参照）。なお、サブゲート長Ｌ２及びゲート間隔Ｌ
３は、図２図示の介在部分４ａの幅Ｗ２及び第２のｐ型
ベース層１４の幅Ｗ１に夫々近似するパラメータとして
使用した。

【００５８】図１１に示すように、従来の構造に相当す
る、メインゲート電極１８のみのサンプルＣＳ１では、
１３０Ａ／ｃｍ² の電流密度が得られた。これに対して
サブゲート電極２０のみのサンプルＣＳ２はチャネル数
がサンプルＣＳ１の２倍ではあるが、実質的なドリフト
長が長くなることから、電流密度はサンプルＣＳ１のそ
れの３０％程度と低いものになった。

【００５９】これに対して本発明のサンプルＰＳ１では
１７５Ａ／ｃｍ² の電流密度が得られた。また、本発明
のサンプルＰＳ１の電流密度はサンプルＣＳ１、ＣＳ２
の電流密度の単純合計に相当するものとなった。

【００６０】図１２は電圧−電流密度特性の別のシミュ
レーション結果を示す。図１２中の２つの線は、夫々、
メインゲート電極１８及びサブゲート電極２０による３
つのチャネルを有する本発明のサンプルＰＳ２、メイン
ゲート電極１８による１つのチャネルのみの比較サンプ
ルＣＳ３の特性曲線を示す。図１２のシミュレーション
は、サブゲート長Ｌ２を１０μｍに設定すると共に、ｐ
型ベース層の表面の濃度を幾分高くした以外は、図１１
のシミュレーションと同じ条件で行った。即ち、各チャ
ネル長を１．０μｍ、ゲート間隔Ｌ３を６μｍとした。

【００６１】図１２に示すように、本発明のサンプルＰ
Ｓ２では２３０Ａ／ｃｍ² の電流密度が得られ、これは
１つのチャネルのみの比較サンプル（従来構造）ＣＳ３
の１６２％であった。また、この結果から、サブゲート
長Ｌ２を変化させると、電流密度に大きく影響すること
が判った。

【００６２】図１３は電圧−電流密度特性に対するサブ
ゲート長Ｌ２の影響を調べたシミュレーション結果を示
す。図１３中の３つの線は、夫々、メインゲート電極１
８及びサブゲート電極２０による３つのチャネルを有す
る本発明のサンプルＰＳ２、ＰＳ３、ＰＳ４の特性曲線
を示す。サンプルＰＳ２、ＰＳ３、ＰＳ４の夫々のサブ
ゲート長Ｌ２は１０μｍ、５μｍ、１５μｍとした。サ
ブゲート長Ｌ２を変えた以外は、図１３のシミュレーシ
ョンは図１２のシミュレーションと同じ条件で行った。
即ち、各チャネル長を１．０μｍ、ゲート間隔Ｌ３を６
μｍとした。

【００６３】図１３に示すように、サブゲート長Ｌ２が
１０μｍのサンプルＰＳ２と比較して、サブゲート長Ｌ
２を５μｍと小さくしたサンプルＰＳ３では電流密度が
低下したが、サブゲート長Ｌ２を１５μｍと大きくした
サンプルＰＳ４では電流密度の増加は見られなかった。
この現象は以下のような理由によるものであると考えら
れる。

【００６４】本条件において、活性層３の厚さが１５μ
ｍで、ｐ型ベース層１１、１４の厚さが１μｍ〜５μｍ
であるから、ｐ型ベース層１１、１４下のｎ型ドリフト
層４内において電流経路の厚さＴ_CP（図１０参照）は１
０μｍ〜１４μｍ程度となる。従って、サブゲート長Ｌ
２が１０μｍの場合、電流経路の厚さは、ｐ型ベース層
１１、１４下と、サブゲート電極２０の直下、即ち介在
部分４ａとで概ね同じとなる。この結果として、上述の
如く、サンプルＰＳ２では、比較サンプル（従来構造）
ＣＳ３の１６２％の電流密度が得られた。

【００６５】これに対して、サブゲート長Ｌ２を５μｍ
まで狭めた場合、電流がサブゲート電極２０に流れ込む
際に、その流れが妨げられる。即ち、ｐ型ベース層１
１、１４下で１０μｍ〜１４μｍ程度の厚さの電流経路
が、サブゲート電極２０の直下、即ち介在部分４ａで急
激に狭くなる。このため、チャネル数を増やしたことに
よる効果を十分に生かすことができない。

【００６６】逆に、サブゲート長Ｌ２を１５μｍまで広
げた場合、電流経路は、サブゲート電極２０の直下、即
ち介在部分４ａでは広くなるが、ｐ型ベース層１１、１
４の下でその厚さが制限されてしまう。このため、サブ
ゲート長Ｌ２を広げても、その効果は現れてこないこと
となる。

【００６７】即ち、要約すると、ｐ型ベース層１１、１
４下のｎ型ドリフト層４の厚さと、サブゲート電極２０
直下の介在部分４ａの幅とが近似することが望ましい。
図１４は電圧−電流密度特性に対するゲート間隔Ｌ３の
影響を調べたシミュレーション結果を示す。図１４中の
３つの線は、夫々、メインゲート電極１８及びサブゲー
ト電極２０による３つのチャネルを有する本発明のサン
プルＰＳ２、ＰＳ５、ＰＳ６の特性曲線を示す。サンプ
ルＰＳ２、ＰＳ５、ＰＳ４６夫々のゲート間隔Ｌ３は６
μｍ、３μｍ、１０μｍとした。ゲート間隔Ｌ３を変え
た以外は、図１４のシミュレーションは図１２のシミュ
レーションと同じ条件で行った。即ち、各チャネル長を
１．０μｍ、サブゲート長Ｌ２を１０μｍとした。

【００６８】図１４に示すように、ゲート間隔Ｌ３が６
μｍのサンプルＰＳ２と比較して、ゲート間隔Ｌ３を３
μｍと小さくしたサンプルＰＳ５では電流密度が向上
し、ゲート間隔Ｌ３を１０μｍと大きくしたサンプルＰ
Ｓ６では電流密度が低下した。サンプルＰＳ５ではサン
プルＰＳ６の１１８％の電流密度が得られた。このよう
に、サブゲート長Ｌ２が適切な値であれば、ゲート間隔
Ｌ３は小さいほど、ドリフト長が短くなるので、好まし
い結果をもたらすことが判明した。

【００６９】図１５は電圧−電流密度特性に対するチャ
ネル数（ＭＯＳＦＥＴ数）の影響を調べたシミュレーシ
ョン結果を示す。図１５中の３つの線は、メインゲート
電極１８及びサブゲート電極２０による３つのチャネル
を有する本発明のサンプルＰＳ２、メインゲート電極１
８及び２つのサブゲート電極２０による５つのチャネル
を有する本発明のサンプルＰＳ７、メインゲート電極１
８による１つのチャネルのみの比較サンプルＣＳ３の特
性曲線を示す。サンプルＰＳ７の第２のサブゲート電極
２０によるＭＯＳＦＥＴはドレインから離れる方向に配
設した。チャネル数（ＭＯＳＦＥＴ数）を変えた以外
は、図１５のシミュレーションは図１２のシミュレーシ
ョンと同じ条件で行った。即ち、各チャネル長を１．０
μｍ、サブゲート長Ｌ２を１０μｍ、ゲート間隔Ｌ３を
６μｍとした。

【００７０】図１５に示すように、或いは前述の如く、
３つのチャネルを有する本発明のサンプルＰＳ２によれ
ば、１つのチャネルのみの比較サンプル（従来構造）Ｃ
Ｓ３の１６２％の電流密度が得られた。しかし、５つの
チャネルを有する本発明のサンプルＰＳ７では、サンプ
ルＰＳ２よりも電流密度が低くなった。この現象は以下
のような理由によるものであると考えられる。

【００７１】即ち、チャネル数を５つにすると、ドレイ
ンから離れた２つのチャネルに対するドリフト長がかな
り長くなり、同チャネルを介して第２のサブゲート電極
に流れ込む電流が非常に少なくなる。また、チャネル数
を５つにすると、電流密度の換算に影響するデバイスの
全長が長くなる。この結果、チャネル数の増加にもかか
わらず、電流密度が低下することとなる。

【００７２】図１６は電圧−電流密度特性に対する各チ
ャネル長の影響を調べたシミュレーション結果を示す。
図１６中の３つの線は、メインゲート電極１８及びサブ
ゲート電極２０による３つのチャネルを有する本発明の
サンプルＰＳ８、ＰＳ９、ＰＳ１０の特性曲線を示す。
サンプルＰＳ８、ＰＳ９、ＰＳ１０の夫々の各チャネル
長は１．０μｍ、２．２μｍ、３．０μｍとした。ま
た、サンプルＰＳ８、ＰＳ９、ＰＳ１０の夫々のサブゲ
ート長Ｌ２は１２μｍとした。各チャネル長及びサブゲ
ート長Ｌ２を変えた以外は、図１６のシミュレーション
は図１２のシミュレーションと同じ条件で行った。即
ち、ゲート間隔Ｌ３を６μｍとした。

【００７３】図１６に示すように、各チャネル長が短い
ほど電流密度が向上した。このように、本発明のデバイ
スにおいては、短チャネル化構造を採用することによ
り、電流密度を大幅に向上させることができることが判
明した。

【００７４】なお、上記実施の形態ではＳＯＩ半導体膜
としてシリコン膜を用いたが他の半導体膜を用いること
もできる。また、上記実施の形態の特徴は任意に組み合
わせることができる。その他、本発明は、その要旨を逸
脱しない範囲で、種々変形して実施することができる。

【００７５】

【発明の効果】以上詳述したように本発明によれば、サ
ブゲート電極等によるＭＯＳＦＥＴを付加したことによ
り、複数のチャネルを形成でき、これにより、チャネル
幅を実効的に広くし、電流密度を高くすることができ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る横型ＩＧＢＴを模式
的に示す平面図。

【図２】図１のII−II線に沿った横型ＩＧＢＴの模式的
な断面図。

【図３】本発明の別の実施の形態に係る横型ＩＧＢＴを
模式的に示す断面図。

【図４】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す断面図。

【図５】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す断面図。

【図６】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す平面図。

【図７】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す断面図。

【図８】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す断面図。

【図９】本発明の更に別の実施の形態に係る横型ＩＧＢ
Ｔを模式的に示す平面図。

【図１０】シミュレーション用のデバイスサンプル（横
型ＩＧＢＴ）の基準構造を模式的に示す断面図。

【図１１】電圧−電流密度特性のシミュレーション結果
を示すグラフ。

【図１２】電圧−電流密度特性の別のシミュレーション
結果を示すグラフ。

【図１３】電圧−電流密度特性に対するサブゲート長の
影響を調べたシミュレーション結果を示すグラフ。

【図１４】電圧−電流密度特性に対するゲート間隔の影
響を調べたシミュレーション結果を示すグラフ。

【図１５】電圧−電流密度特性に対するチャネル数（Ｍ
ＯＳＦＥＴ数）の影響を調べたシミュレーション結果を
示すグラフ。

【図１６】電圧−電流密度特性に対する各チャネル長の
影響を調べたシミュレーション結果を示すグラフ。

【図１７】本発明の更に別の実施の形態に係る横型ＩＧ
ＢＴを模式的に示す平面図。

【符号の説明】

１…シリコン支持体２…シリコン酸化膜（ＳＯＩ絶縁膜）３…シリコン活性層（ＳＯＩ半導体膜）３ａ…埋込み絶縁膜４…ｎ型ドリフト層４５…絶縁膜６…ｎ型バッファ層７…ｐ型ドレイン層８…ｐ型コンタクト層９…ｎ型層１１…第１のｐ型ベース層１２…ｐ型コンタクト層１３…第１のｎ型ソース層１４…第２のｐ型ベース層１５…第２のｎ型ソース層１６…ｐ型コンタクト層１７…ゲート絶縁膜１８…メインゲート電極１９…ゲート絶縁膜２０…サブゲート電極２１…ソース電極２２…コンタクトホール２３…コンタクトホール２４…絶縁膜２５…浅いｎ型拡散層２５ｂ…深いｎ型拡散層

Claims

【特許請求の範囲】

【請求項１】絶縁膜上に配設された高抵抗の半導体活性
層を用いて形成された第１導電型のドリフト層と、前記ドリフト層の表面内に形成された第２導電型のドレ
イン層と、前記ドリフト層の表面内に形成された第２導電型のベー
ス層と、前記ベース層の表面内に形成された第１導電型のソース
層と、前記ドレイン層にコンタクトするドレイン電極と、前記ソース層及び前記ベース層にコンタクトするソース
電極と、前記ソース層と前記ドリフト層とで挟まれた、前記ドレ
イン層側に位置する前記ベース層の表面に対してゲート
絶縁膜を介して対向するメインゲート電極と、を具備す
る横型ＩＧＢＴにおいて、前記ベース層が、前記ドリフト層の一部である介在部分
を挟んで対向する第１及び第２部分を有することと、前記ソース層が、前記ベース層の前記第１部分の表面内
に形成された第１部分と、前記ベース層の前記第２部分
の表面内に形成された第２部分と、を有することと、前記ソース層の前記第１部分と前記介在部分とで挟まれ
た前記ベース層の前記第１部分の表面と、前記ソース層
の前記第２部分と前記介在部分とで挟まれた前記ベース
層の前記第２部分の表面と、に対してゲート絶縁膜を介
して対向するようにサブゲート電極が配設されること
と、前記ドレイン層と前記ソース層とを結ぶ支配的な第１方
向に沿った、前記ドレイン層と前記介在部分との間にお
ける前記ベース層の長さが１０μｍ以下であることと、
を特徴とする横型ＩＧＢＴ。
【請求項２】絶縁膜上に配設された高抵抗の半導体活性
層を用いて形成された第１導電型のドリフト層と、前記ドリフト層の表面内に形成された第２導電型のドレ
イン層の第１及び第２部分と、前記ドレイン層の前記第１及び第２部分間に位置するよ
うに、前記ドリフト層の表面内に形成された第２導電型
のベース層と、前記ベース層の表面内に形成された第１導電型のソース
層と、前記ドレイン層にコンタクトするドレイン電極と、前記ソース層及び前記ベース層にコンタクトするソース
電極と、前記ソース層と前記ドリフト層とで挟まれた、前記ドレ
イン層の前記第１及び第２部分側に夫々位置する前記ベ
ース層の表面に対してゲート絶縁膜を介して対向するメ
インゲート電極の第１及び第２部分と、を具備する横型ＩＧＢＴにおいて、前記ベース層が、前記ドリフト層の一部である介在部分
を挟んで対向する第１及び第２部分に分割されること
と、前記ソース層が、前記ベース層の前記第１部分の表面内
に形成された第１部分と、前記ベース層の前記第２部分
の表面内に形成された第２部分と、を有することと、前記ソース層の前記第１部分と前記介在部分とで挟まれ
た前記ベース層の前記第１部分の表面と、前記ソース層
の前記第２部分と前記介在部分とで挟まれた前記ベース
層の前記第２部分の表面と、に対してゲート絶縁膜を介
して対向するようにサブゲート電極が配設されること
と、を特徴とする横型ＩＧＢＴ。
【請求項３】前記ベース層が、前記ドレイン層を包囲す
る部分を有するように形成されることを特徴とする請求
項１または２に記載の横型ＩＧＢＴ。