JP4718004B2 - 半導体モジュール - Google Patents

Description

【０００１】
従来の技術
本発明は、独立請求項の上位概念に記載のフィールド制御形の半導体モジュールに関する。この種の半導体モジュールは既にドイツ連邦共和国特許出願第３９４２６４０号明細書から公知である。ここではアイランド形状のｐ型ウェルのコーナーに高い正孔電流密度が発生することがあり、モジュールのラッチアップ耐性は制限されている。
【０００２】
本発明の利点
本発明の独立請求項に記載の特徴部分を有する半導体モジュールは、従来技術に比べて、高い動作温度のもとでも高い電流密度を切り換えることができ、その際にラッチないし隣接する集積回路装置（例えば論理回路）への影響が発生しない。これは特に、点弧に適用する電流をＭＯＳ素子として構成された半導体モジュールを通して切り換え、誘導負荷を駆動すべき場合に有利である。本発明のモジュールはさらに静的にスイッチオフされた状態で数１００Ｖの高いブレークダウン電圧を有しており、良好な順方向特性、すなわち静的にスイッチオンされた状態での数Ｖのみの電圧降下と、約１００Ａ／ｃｍ²モジュール面積のオーダの電流密度とを有している。このモジュールはさらに高度にパルス耐性を有しており、すなわち高電圧と高い電流密度との同時の発生を克服できる。アノード領域に直接に隣接するカソード領域を特別に構成すると特に有利であると判明した。
【０００３】
従属請求項に記載された手段により、独立請求項に記載された半導体モジュールの有利な実施形態および改善形態が可能となる。特に有利にはカソード領域の遮断部をこの領域のコーナーに配置する。
【０００４】
有利にはさらにカソード領域を２つのグループに分割し、これらのグループを分離されたゲートを介して駆動する。これは特に内部での電圧制限（クランピング）に対して有利であると判明した。
【０００５】
チップ内のモジュールをその縁部に配置されたｐ型ウェルを介してアイソレーションすることにより、埋め込まれた酸化物層を用いたアイソレーションに比べて、高い阻止能力を有する導電率変調された複数の出力段（本発明の形態の半導体モジュール）または論理回路を同一チップ上に低コストで集積できる。
【０００６】
図面
本発明の実施例を図示し、以下に詳細に説明する。図１には第１の実施例および第２の実施例が示されている。図２にはゲート電極を含めた第１の実施例の斜視図が示されている。図１のａには図１の詳細図が示されている。図３にはａ−ｄ、ｅ−ｎ、ｏ−ｚｄで別の実施例が示されている。図４には分離した２つのゲート電極を備えた実施例が示されている。図５にはクランプ回路および制御回路を備えた実施例が示されている。図６にはアイソレーション装置が示されている。図７には別のアイソレーション装置が示されている。図８にはアイソレーション装置の平面図が示されている。
【０００７】
実施例の説明
図１には弱くｐ型にドープされた層１上の半導体モジュールが示されており、このモジュールの後面には強くｐ型にドープされた層２が配置されている。モジュールの前面には弱くｎ型にドープされた領域３が配置されており、このｎ型の領域内に強くｐ型にドープされたアノード領域４が埋め込まれている。このアノード領域はさらにｎ型にドープされた層３および弱くｐ型にドープされた層１からの分離のために、ｎ型にドープされたバッファゾーン５によって包囲されている。ｎ型領域３に付加的に収容されているｐ型の溝７はｎ型の領域３のドリフト領域をｐ型ウェル９、１０の配置された領域から分離している。ｐ型ウェル９、１０の詳細は図１のａの断面８に沿って示されている。すなわちｐ型ウェル９内では、このｐ型ウェルの縁部に平行に延在して強くｎ型にドープされた環状のカソード領域１２が収容されており、このカソード領域は強くｐ型にドープされた領域１１を包囲しており、このｐ型の領域１１はｐ型ウェル９の中央に位置している。カソード領域１２とｐ型ウェル９の縁部との間に存在するｐ型ウェル９の領域を以下ではチャネル領域と称する。拡散によりｐ型ウェルの製造時に発生するチャネル領域のコーナーの丸めの図示は解りやすくするために省略してある。アノード領域４およびｐ型の溝７に対して反対側のｐ型ウェル９は、選択的にｎ型領域３に収容されているｐ型にドープされたウェブ１３を介して、ゲート電極が配置される場合に相互接続される。このことは図４に示されている。図２のゲート電極を配置する際には、この種のｐ型ウェブ１３を介したｐ型ウェル９の接続が遮断される。図１の斜視図は左側と右側とにそれぞれ鏡対称に続いており、複数のアノード領域の並列接続が実現されている。ここで各アノード領域には１つ以上のチャネル領域が配属されている。ラテラルヴァーティカル絶縁ゲートバイポーラトランジスタＬＶＩＧＢＴとして構成された半導体モジュールは、強くｐ型にドープされた後面（領域２）で金属化されており、基準電位（グラウンド）に置かれている。またカソード領域１２および強くｐ型にドープされた領域１１はこれらの領域の上方に被着された金属化部を介して同様に基準電位に接続されている。前述の金属化部は図１には示されていない。強くｐ型にドープされたアノード領域４の金属化部は順方向動作中は正の電位に置かれるが、これも簡単のために図示していない。
【０００８】
半導体モジュールのゲート電極１５の配置構成は図２に示されている。ここではゲート電極１５と半導体ボディとの間に存在するアイソレーション層の図示は省略してある。有利にはポリシリコンから成るゲート電極１５はｎ型領域３およびｐ型ウェルの部分をカバーしている。この場合ゲート電極１５はチャネル領域を完全にカバーしており、強くｎ型にドープされているカソード領域１２は部分的にオーバラップされている。このようにして電極表面に切欠部が形成され、この切欠部の輪郭はｐ型ウェルの輪郭ないしウェル内に配置されたｎ型のカソード領域１２の輪郭に適合化される。ｎ型領域３はゲート電極１５からｐ型の溝７までをカバーしている。ｐ型の溝７は、ゲート電極１５に導電接続されるフィールドプレートによって部分的にオーバラップされている。このフィールドプレートは半導体ボディに対してゲート電極１５よりも大きな間隔で配置されている。フィールドプレートはこの場合ｎ型領域３のドリフト領域６の一部もカバーしている。
【０００９】
正のゲート電位がある場合、ｐ型ウェル９、１０のチャネル領域１４に逆方向チャネルが形成され、このチャネルを介して電子がドリフト領域６内へ達する。これに応じてアノード領域は正孔をドリフト領域内へ誘導するので、アノードとカソードとの間にラテラル方向の電流の流れが発生する。同時にアノード領域と半導体モジュールの後面との間にヴァーティカル方向での電流の流れが発生する。ｐ型の溝７はゲート電極１５のエッジでの電界のピークを低減するために用いられる。
【００１０】
図３のａ−ｄにはｐ型ウェル９、１０の４つの実施例が示されている。図３のａには従来の技術から周知のｐ型ウェル９の配置構成が環状に閉じられたカソード領域１２とともに示されている。このカソード領域は強くｐ型にドープされた領域１１を完全に包囲している。図３のｂには本発明のｐ型ウェルの配置構成が示されており、ここでのｐ型ウェルはアノード領域４に直接に隣接しては配置されない。このｐ型ウェルは相互に分離された複数のカソード領域を有しており、これらのカソード領域は全体がコーナーのないカソード領域として参照番号２０を付されて示されている。図３のｂの配置構成のコンセプトは図３のａの配置構成に基づいて、強くｎ型にドープされた領域の参照番号２３の付された個所を除去することによって生じる。遮断部２３ではｐ型ウェル９とこのウェルに収容された強くｐ型にドープされた領域１１とが可視となっている。図３のｃには本発明によるアノード領域４に直接に隣接したｐ型ウェルの配置構成が示されている。ここでｐ型ウェル１０はＵ字形のカソード領域２１を有しており、この領域は図３のａの配置構成から参照番号２３を付された個所のｎ型ドープ領域を除去することによって生じる。この領域では図３のｂと同様に強くｐ型にドープされた領域１１とｐ型ウェル１０との間の境界が見て取れる。遮断部２３はここではアノード領域４に向かって配向されている。図３のｄにはアノード領域４に直接隣接して存在するｐ型ウェル領域１０の別の実施例が示されている。ここではコーナーのないＵ字形のカソード領域２２は複数の部分領域を有しており、これらの部分領域はｐ型ウェル１０のコーナー内のアノード領域４側に配向された側に遮断部２３を有している。この遮断部では図示のように強くｐ型にドープされた領域１１とｐ型ウェル領域１０との間の境界が可視となっている。
【００１１】
前述の半導体モジュールにおけるラッチアップは、強くｐ型にドープされた領域１１と強くｎ型にドープされた領域１２との間のｎ＋／ｐ＋接合部の順方向の極性付けによりｐ型ウェル９、１０内でカソード領域１２の電流が正孔電流によって迂回されるためにトリガされる。望ましくないこの効果を低減するために、本発明のｐ型ウェルの実施形態では、ｐ型ウェル１０、例えばドリフト領域に隣接するエッジの個所に強いｎ型のドープ物質を有する領域を有さない（図３のｃ、ｄ）。これにより正孔電流に対するバイパスが形成されてＩＧＢＴのラッチアップ耐性が高められる。なぜなら最大の正孔電流密度を有する側に強くｎ型にドープされた領域が存在せず、早期のラッチアップにいたらないからである。ｐ型ウェルではドリフト領域６に対する距離が大きいことに基づいてエッジのバイパスを無視することができる。ただしジオメトリによりｐ型ウェル９のコーナーにおいて正孔電流密度が上昇する。この作用には２つの手段によって対処することができる。すなわち一方では格子パターンと同様に相互にシフトして配置されたｐ型ウェルによって、他方ではｐ型ウェル９、１０のコーナーの正孔のバイパスによって対処できる（図３のｂ、ｄを参照）。ラッチアップ耐性はさらに正孔電流を複数のｐ型ウェルへ分割し、これらのウェルを介してＬＶＩＧＢＴ内で特に遮断時に生じるヴァーティカルな電流の流れが上昇する。並列接続された複数のチャネル領域はアイランド構造体および環状のカソード領域１２の配置構成によって得られ、これらのチャネル領域が同時に良好な順方向特性を保証する。順方向特性は良好である。なぜならｐ型ウェル９、１０の体積と面積との商が大きく、さらに複数のアイランドがアノード領域４ごとに配置されているからである。前述の商の大きな値は、所定のチャネル抵抗のもとでｐ型ウェルを介して形成されたＭＯＳ制御ヘッドの領域における良好な導電率変調を表している。全チャネル抵抗自体は、複数のチャネル領域が並列接続されているので小さい。図１について既に言及したように、ｐ型ウェル９、１０はカソードの金属化部を介して相互接続され、さらに基準電位に接続されている。コンタクトはこの場合、強くｐ型にドープされた領域１１およびカソード領域１２が相互に短絡されるように構成されている。
【００１２】
図３のｅ、ｆには図３のｂの実施例の変化形態が示されている。すなわちｎ型領域２０が幾分延長され、これによりこの領域はコーナーに接触ないし幾分オーバラップしている（図３のｅ）か、統合された唯一のｎ型領域２０が形成される（図３のｆ）。後者の場合には遮断部がコーナーの切欠部を形成している。図３のｇ−ｌには図３のｂ、ｅ、ｆの実施例の変化形態が示されており、ここではｐ型ウェル９が丸められたコーナーまたは角を取られたコーナーを有しており、これにともなって相応に、その上方に位置するゲート電極１５、２６のコーナーも丸められた開口部または角が取られた開口部を有している。この場合有利には図３のａ、ｂ、ｅ、ｆの装置に比べて高いブレークダウン電圧が得られる。図３のｍ−ｔには図３のｄの配置構成の変化形態が示されており、これは図３のｅ−ｌが図３のｂの装置の全ての変化形態となっているのと同様である。２つのタイプのウェル９、１０においてこれらのウェルの中央に存在する強くドープされたｐ型領域１１のコーナーも同様に丸められているか、または角が取られている（図３のｕ、ｖ、ｚ、ｚａ）。またこのコーナーはｐ型ウェル９、１０の形状を定める開口部の縁部までゲート電極１５、２６内を貫通される（図３のｗ、ｘ、ｙ、ｚｂ、ｚｃ、ｚｄ）。この場合有利には、ウェル１０において領域１１がアノード４に配向されている側全体でゲート電極の開口部の縁部まで貫通される。図示上の理由から図３のｕ−ｚｄには単にｐ型ウェル９、１０およびｐ型領域１１のみが示されている。
【００１３】
図４には、ｐ型ウェブ１３を含めた図１と同様のＬＶＩＧＢＴが示されている。ここでは既に図１に関連して説明したように、チャネル領域、特にアノード領域４に隣接するチャネル領域が制御ゲート２６を介して駆動される。これに対してドリフト領域６およびアノード領域４から離して配置されたチャネル領域は、制御ゲート２６から電気的に絶縁されたクランプゲート２７を介して駆動される。
【００１４】
ＬＩＧＢＴモジュールには複数の並列接続されたチャネル領域がアノード領域ごとに設けられているので、一般にゲートの駆動を制御ゲートとクランプゲートとに分割することができる。その際にゲートに配属されたＭＯＳチャネル領域はそのつど同じアノード領域を駆動する。したがってｐ型ウェルがストリップ形状を有する場合でも、この種の分割は可能である。これは例えばドイツ連邦共和国特許第１９７２５０９１．２号明細書に記載されている。電子回路においてこの種の分割を使用する例を図５に関連して詳細に説明する。
【００１５】
図５にはフィールド制御形の半導体モジュールを電子回路において分離された制御ゲートとクランプゲートとに結合する種々の実施例が示されている。図５のａにはＬＩＧＢＴ３０が示されており、このＬＩＧＢＴはアノード端子Ａ、カソード端子Ｋ、および後面端子ＲＳを有する。カソード端子および後面端子はグラウンドに接続されている。アノード端子Ａは誘導負荷３１を介して給電電圧Ｕに接続されている。モジュール３０では抵抗として構成された制御回路３６を介して入力側３８に制御信号が印加され、この制御信号により制御ゲート２６が駆動される。クランプ回路３５は２つのツェナーダイオードと１つのダイオードと別の１つの抵抗との直列回路から成っており、モジュールのアノード端子Ａとクランプゲート２７とを接続している。図５のｂでは制御回路３６がクランプ回路３５とともに１つのユニットとして融合されており、制御入力側３８に印加される制御信号およびアノード電位により接続部３５、３６に応じて相応の電位が制御ゲート２６およびクランプゲート２７へ与えられる。図５のｃには一般的な図示でＬＩＧＢＴ３０の制御ゲート２６およびクランプゲート２７の駆動が示されている。ここでアノード端子Ａに接続されるクランプ回路３５が設けられており、このクランプ回路の出力信号は制御回路３９に印加される。この回路はクランプ回路３５の出力信号とともに制御入力側３８に印加される制御信号を処理し、制御ゲート２６およびクランプゲート２７に適切な電位を印加する。既に上述したように、ラッチアップはｐ型ウェル内のｎ＋／ｐ接合部の順方向の極性付けにより正孔電流がカソード領域を迂回して流れるためにトリガされる。負荷３１のインダクタンスが高い場合には、高い電圧ピークがアノード端子Ａに発生する可能性がある。この電圧ピークを迅速に低減し、しかもその際にラッチアップを生じさせないためには、クランプ回路３５およびクランプゲート２７を介して、有利にはドリフト領域６ないしアノード領域４から遠く隔たっているチャネル領域のグループを駆動する。これによりドリフト領域の近傍に配置されたｐ型ウェルにおける高い正孔電流密度が阻止され、ひいては早期のラッチアップが遮断される。他方では近接して配置されたｐ型ウェル１０が正孔電流の一部を吸収するので、ドリフト領域から遠く隔たったｐ型ウェル９の負荷も軽減される。後者のウェルは、電圧ピークがアノード端子Ａに発生する場合に制御ゲートを介して駆動されるｐ型ウェルに比べてより強く駆動されるため、電流の大部分を担っている。図５のａにはクランプ回路と制御回路との完全な分離の様子が示されており、これは図５のｂの実施例とは異なる。図５のｃには一般的な形でクランプ回路と制御回路との分離が示されており、この実施例には駆動回路の負荷が軽減される利点がある。なぜならクランプ回路で発生する急峻なエッジの信号が駆動回路から遠く離れて保持されるからである。ラッチアップ耐性はさらにＬＶＩＧＢＴにおいて特に遮断時およびクランプ時に発生するヴァーティカルな電流の流れにより上昇する。アノード領域から後面へ流れる電流成分は所定のアノード電流密度に対してラテラル方向の電流路の負荷を軽減し、これは遮断時ないしクランプ時に特に強くなる。
【００１６】
図６には半導体チップの部分４９が示されており、この半導体チップは前述の形式のＬＩＧＢＴが配置された領域４０を備えている。ＬＩＧＢＴは特にｐ型ウェル９の領域に概略的に示されているだけである。付加的にゲート電極Ｇとアノード領域４上に構成されたアノード端子Ａとの他に、半導体チップ４９の後面に構成された後面コンタクトＲＳが示されており、この後面コンタクトはグラウンド４６に接続されている。弱くｐ型にドープされた領域１は領域４０の範囲で層厚さ１０μｍよりも大きな層厚さ４５を有している。さらにここには別のＬＩＧＢＴないし論理回路を配置可能な領域４３が設けられている。別のｎ型領域４８は領域４０のｎ型領域３に比べてより厚く構成されていてもよいし、また別のドープ物質濃度を有していてもよい。したがって領域４０ではｎ型領域３は比較的薄く構成されている。なぜなら特にRESURF形の装置が本発明のモジュールの別の有利な実施形態であるからであり、このことはすでに特許明細書第１９７２５０９１．２号に記載されている。領域４３は領域４０からアイソレーション装置４１を介して分離されている。このアイソレーション装置４１は強くｐ型にドープされたバリア４７を有しており、このバリアは弱くｎ型にドープされた領域４８と弱くｎ型にドープされた領域３とを完全に貫通して、弱くｐ型にドープされた領域１に導電接続されている。このｐ型のバリア４７はカソード端子Ｋに短絡されており、かつ基準電位すなわちグラウンド４６に接続されている。図７ではアイソレーション装置４１は内部にｐ型のバリア４７を含んでおらず、これに代えて２つの部分バリア５０、５１を有しており、これらのバリアは弱くｎ型にドープされた領域５２をラテラル方向に有している。ラテラル方向で含まれているｎ型領域５２は正の保護電位Ｖに接続されている。図６、図７のアイソレーション装置４１は、領域４０内に配置されたＬＩＧＢＴの周囲を包囲している。ここで図７では、領域４３の方向のみに向かって領域４０が付加的にｐ型バリアによって遮蔽されている。ｎ型領域５２はここではｐ型バリア５０、５１によってラテラル方向で完全に包囲されている。すなわち図７に図示されている領域の前後では（図示していないが）領域５０、５１が別の強くｐ型にドープされた領域を介して接続されており、ｎ型領域５２はラテラル方向で強くｐ型にドープされた領域によって完全に包囲されている。
【００１７】
図６、図７のアイソレーション装置４１は特に導電率変調されたパワーモジュール、例えば高い阻止能力を有するＬＩＧＢＴに適している。ＬＩＧＢＴと互換性のある層の配列として、弱くｐ型にドープされた基板１と強くｐ型にドープされた領域２とを利用している。チップ表面に収容されている強くｐ型にドープされたバリアは、チップの後面に配置される強くｐ型にドープされた層２と同様に正孔を吸収する。この正孔はチップ（特にＬＩＧＢＴ）内部の電流輸送の一部を担っている。ＬＩＧＢＴの順方向電圧の降下を小さく維持するために、アイソレーション装置４１はそれぞれ出力段の近傍ないし出力段のみで使用される。チップの縁部ではアイソレーション装置は同時に所定の縁部の閉鎖という目的を果たしている。さらに付加的に設けられた中間領域５２を図７に示されているように正の電位Ｖに接続して、全電流の一部を担う電子の一部を吸収するように利用することができる。チップ後面の強くｐ型にドープされた領域２は、深いバリア４７、５１、５０に加えて正孔を吸収し、これらのバリアとともにアイソレーション装置を良好にグラウンドに接続する。図７に示された深いｎ型領域５２は強いｎ型のドーピングゾーン５４を介して正の電圧Ｖに接続されており、さらに電子を吸収する。ラテラル方向での電流の流れ、ひいては領域４０、４３の横方向での影響は効果的に防止される。アイソレーション装置４１は領域４３内に配置された論理回路の領域に埋め込まれたアイソレーション層と互換性がある。アイソレーション装置は、アイランド形状の構造に代えてアノードおよびカソードが相互にかみ合うフィンガー構造を有する半導体モジュールにも使用可能である。このことは例えばドイツ連邦共和国特許出願第１９７２５０９１．２号明細書に記載されている。
【００１８】
図８には例として２つのＬＶＩＧＢＴ領域４０を備えた半導体装置の平面図が示されており、これらのＬＶＩＧＢＴの間に２つの論理回路領域４３が配置されている。装置の縁部および領域４０は部分バリア５１によって包囲されており、一方論理回路領域４３は付加的に別の部分バリア５０を介してＬＩＧＢＴ領域から分離されている。部分バリア５０、５１間に前述の中間領域５２が存在しており、この中間領域は保護電位に置かれている。図８に示されていない部分バリアのコンタクトは共通のグラウンド点に共通に接続されており、これによりまずそれぞれ領域５０、５１が相互に導電接続され、さらに領域５０、５１の共通のコンタクトが共通に接続される。共通のグラウンド点はチップ内に配置されていてもよいし、また外部に配置されていてもよい。後者の場合領域５０、５１のコンタクトはワイヤボンディングを介して集積回路装置のケーシングの脚部に接続されており、さらに外部へ接続されている。このように分離されたグラウンド接続部はＬＶＩＧＢＴ領域間のクロストークないしＬＶＩＢＧＴ領域と論理回路領域との間のクロストークを最小化する。こうしたクロストークは、動作中にグラウンド金属化部を介して大電流が流れる場合に、このグラウンド金属化部での電圧降下により発生する。したがって種々のグラウンドを最良の状態でほぼ星形に共通の一点のみに共通接続しなければならない。
【図面の簡単な説明】
【図１】 第１の実施例および第２の実施例を示す図である。
【図２】 ゲート電極を含めて第１の実施例を示す図である。
【図３】 別の実施例を示す図である。
【図４】 分離した２つのゲート電極を有する実施例を示す図である。
【図５】 クランプ回路および制御回路を有する実施例を示す図である。
【図６】 アイソレーション装置を示す図である。
【図７】 別のアイソレーション装置を示す図である。
【図８】 アイソレーション装置の平面図である。

Claims (6)

1. ｐ型層（１）の上面にｎ型領域（３）が配置されており、
   該ｎ型領域にはそれぞれ別個に複数のｐ型ウェル（９、１０）および１つのアノード領域（４）が配置されており、
   各ｐ型ウェルはゲート電極（１５）を介して駆動可能なチャネル領域（１４）を有しており、
   各ｐ型ウェル内にｎ^＋ドープされたカソード領域（１２）が埋め込まれている、
   フィールド制御形の半導体モジュール、すなわちＬＩＧＢＴにおいて、
   前記複数のｐ型ウェルのうち前記アノード領域から遠いｐ型ウェル（９）のカソード領域（１２）は、該ｐ型ウェルの縁部に対して平行に延在しかつ少なくとも１つの個所で切欠部を有しており、
   前記複数のｐ型ウェルのうち前記アノード領域（４）に近いｐ型ウェル（１０）のカソード領域（１２）は、該ｐ型ウェルの縁部に対して平行に延在しかつ該アノード領域に配向される側全体に遮断部を有しており、
   前記アノード領域から遠いｐ型ウェル（９）のチャネル領域はクランプゲート（２７）を介して駆動され、前記アノード領域に近いｐ型ウェル（１０）のチャネル領域は制御ゲート（２６）を介して駆動され、該制御ゲートは前記クランプゲート（２７）から電気的に絶縁されている
   ことを特徴とするフィールド制御形の半導体モジュール。
2. 前記ｐ型ウェルは正方形であり、前記カソード領域の切欠部（２３）はコーナーに配置されている、請求項１記載の半導体モジュール。
3. 前記アノード領域に近いｐ型ウェルと前記アノード領域との間に、前記ｎ型領域（３）内に埋め込まれたｐ型の溝（７）が配置されている、請求項１または２記載の半導体モジュール。
4. 外部の誘導負荷が直列接続されており、制御回路（３６、３９）が設けられており、該制御回路は制御信号の印加される制御入力側（３８）を有しており、クランプ回路（３５）が設けられており、該クランプ回路はモジュールのアノード端子に接続されており、クランプ回路または制御回路を介してクランプゲートまたは制御ゲートがアノード電位および制御信号に依存して種々に駆動される、請求項１から３までのいずれか１項記載の半導体モジュール。
5. アイソレーション装置（４１）が設けられており、前記複数のｐ型ウェル（９、１０）および前記アノード領域（４）は該アイソレーション装置（４１）によってラテラル方向で完全に包囲されており、前記アイソレーション装置（４１）はアノード領域を完全に含みｐ^＋ドープされたバリア（４７、５１）を有しており、該バリアはこれを包囲するｎ型領域（３、４８）を貫通してｐ型層（１）に接続され、かつカソード領域（１２）に短絡されており、前記バリアは部分的に２つの部分バリア（５０、５１）を有しており、該部分バリアは正の保護電位（Ｖ）の印加される中間領域（５２）を含んでいる、請求項１から４までのいずれか１項記載の半導体モジュール。
6. ｎ型のドープ物質およびｐ型のドープ物質が交換され、グラウンド基準電位とは異なる全ての電位が前述の請求項に対して逆の符号を有する、請求項１から５までのいずれか１項記載の半導体モジュール。

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