JP2005109163A

JP2005109163A - 半導体素子

Info

Publication number: JP2005109163A
Application number: JP2003340849A
Authority: JP
Inventors: Koji Tanaka; 浩治田中
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2003-09-30
Filing date: 2003-09-30
Publication date: 2005-04-21
Also published as: CN100339989C; US7402867B2; CN1604318A; US20050067657A1

Abstract

【課題】保護用ダイオードにおいて、占有面積を小さくしつつ、高いＥＳＤ耐量を確保する。
【解決手段】本発明の保護用ダイオードは、Ｐ型半導体基板のＰウェル上に複数のＰ＋型拡散層と、複数のＮ＋型拡散層を設け、複数のＰ＋型拡散層をアノード、複数のＮ＋型拡散層をカソードとして構成される。
【選択図】図１

Description

本発明は、半導体素子に関し、特に内部回路を保護するための保護素子に関する。

近年、ＩＣ等の内部回路を静電気等のサージ電流から保護するために、入力端子に保護素子が設けられている。この保護素子として、高耐圧のダイオードが一般的に用いられている。

従来の高耐圧ダイオードは、図８に示すように、Ｐ型半導体基板８００に形成されたＰ型ウエル８０１上に、Ｐ型ウェル８０１の外周に沿ってリング状に形成されたＰ型ウエルよりも高い不純物濃度のＰ＋型拡散層８０３と、リング状のＰ＋型拡散層８０３で囲まれた領域内に設けられたＮ＋型拡散層８０４とから構成されている。なお、Ｐ＋型拡散層とＮ＋型拡散層８０４とは、素子分離領域（絶縁領域）８０２により分離されており、それぞれの拡散層上には、コンタクト８０５が形成され、アノードとカソードとを形成している。

このように従来の高耐圧ダイオードは、Ｎ＋拡散層８０４を大きく形成することにより、その耐圧を向上させていた。このような、従来技術として、例えば、特開平１−２１４０５５号公報（特許文献１）に記載されるものがある。

特開平１−２１４０５５号公報（第３−５頁、第１図）

しかしながら、特許文献１に示すような従来の高耐圧ダイオードの構造では、耐圧を向上させるために大きな面積を必要とするため、集積化の障害となっている。

したがって、本発明は、集積化に好適な高耐圧ダイオードを提供することを目的とする。

本発明の半導体素子は、半導体基板上に形成された一導電型の第１の拡散層と、前記第１の拡散層上に形成された第二導電型の複数の第２の拡散層と、前記第２の拡散層に対応して前記第１の拡散層上に形成された前記一導電型の複数の第３の拡散層とを備えることを特徴とする。

以上のとおり、本発明の半導体素子は、第１の拡散層上に第二導電型の複数の第２の拡散層および一導電型の複数の第３の拡散層を有するため、異なる導電型の第２および第３の拡散層間の対向面積（周囲長）が大きくなり、従来の構成よりも小さな面積でも大きな耐圧を実現することができる。

本発明に係る半導体素子は、その好ましい一実施の形態において、図１に示されるように、Ｐウエル１０１上に複数のＮ＋型拡散領域１０５および複数のＰ＋型拡散領域１０４を設けることにより、複数のＮ＋型拡散領域１０５（カソード）と複数のＰ＋型拡散領域１０４（アノード）とで形成されるダイオードの耐圧を向上させることが可能となる。

上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について、以下に説明する。
［実施例］
本発明の実施例では、図１（ａ）に示すように、Ｐ型半導体基板１００に形成された半導体基板１００よりも不純物濃度の高いＰウェル（Ｐ型埋め込み拡散層）１０１に沿ってリング状にＰ＋型拡散層１０６が形成され、当該Ｐ＋型拡散層１０６によって囲まれた領域内に、四辺形の複数のＮ＋型拡散領域１０５と四辺形の複数のＰ＋型拡散領域１０４を設けている。なお、Ｐ＋型拡散領域１０４はＰウェル１０１よりも高い不純物濃度を有するものとする。ここで、異なる導電型の拡散領域間には素子分離領域（絶縁領域）１０２が形成され、それぞれの拡散領域を絶縁しているものとする。なお、ｄ１はｄ２よりも大きく、例えばｄ１＝４μｍ、ｄ２＝０．５μｍと設定されている。また、複数のＮ＋型拡散領域１０５と複数のＰ＋型拡散領域１０４との間隔は、すべてｄ２とされているものとする。また、図示していないが、複数のＮ＋型拡散領域１０５はカソードとして互いに接続され、複数のＰ＋型拡散領域はアノードとして互いに接続されている。

複数のＮ＋型拡散領域１０５と複数のＰ＋型拡散領域１０４とは、それぞれ隣り合う拡散領域間で異なる導電型となるように千鳥状に配置されている。このように四辺形の拡散領域が千鳥状に配置されることにより、Ｎ＋型拡散領域とＰ＋型拡散領域とは、常に対向している構成となるため周囲長を大きくすることができる。ここで、周囲長とは図２に点線で示すように、他導電型の拡散領域と対向している辺の長さの総計を意味している。なお、図２では、簡単のため、ｙ列に拡散層を交互に３列並べ、ｘ列に拡散層を交互に５列並べたものを例にした。拡散層の一辺が１μｍである場合には、この例では、点線で表示された２２辺が対応するため、周囲長２２μｍとなる。

次に、従来技術と実施例との、ＥＳＤ耐量、面積、周囲長の関係について説明する。

図８（ａ）において、従来構造では、横方向Ａを１／２ａ、ａ、２ａ[μｍ]と変え、縦方向Ｂをａ[μｍ]とした３パターンについて面積、周囲長を求め、ＥＳＤ耐量をシミュレートした。ただし、Ｘ＝Ａ＋ｄ１×２（上下分）、Ｙ＝Ｂ＋ｄ１×２（左右分）で計算している。なお、ｄ１＝４μｍとした。その結果、図８（ａ）の従来構造に示されるような結果が得られた。このとき、シミュレートの結果としてＥＳＤが４／５×（Ｘ×Ｙで表される面積）＋５００の直線で表すことができる。

これに対して、実施例の構造では、ａ[μｍ]の正方形の拡散層をＸ行で３、７、１５列と変え、Ｙ列は９列にした３パターンについて面積、周囲長を求め、ＥＳＤ耐量をシミュレートした。ただし、Ｘ＝Ｘ行数×ａ＋ｄ１×２＋ｄ２×（Ｘ行数−１）、Ｙ＝Ｙ列数×ａ＋ｄ１×２＋ｄ２×（Ｙ列数−１）で計算している。その結果、図８（ａ）の新規構造に示される結果が得られた。このとき、シミュレートの結果として、ＥＳＤは２×（Ｘ×Ｙで表される面積）−４００で表すことができる。

これらの結果をＥＳＤ耐量を縦軸に、レイアウト面積を横軸にしてプロットすると、図８（ｂ）に示されるような線分が得られる。この結果から、ＭＩＬ規格においてＥＳＤ耐量が１０００Ｖ以上必要な場合には、新規構造の方が、小さな面積で構成することができることがわかる。また、通常、静電気に対する耐圧としては２０００Ｖ程度が必要となるため、ＥＳＤ耐量２０００Ｖでこれらのレイアウト面積を比較すると実施例の構造では、約１１５０μｍ２であるのに対し、従来のものでは２０００μｍ２を超えてしまうことがわかる。

なお、実施例の構造において、Ｘ行が３、Ｙ列が９の構成では、ＥＳＤ耐量が減少しているが、これは、各拡散層間の距離ｄ２が０．５μｍと短く設定されているためと考えられるが、Ｘ行が１５、Ｙ列が９の構成では、ｄ２が０．５μｍであってもＥＳＤ耐量が大きくなっていることから、拡散層の数を増加させることによって、個々の拡散層に流れる電流を緩和することができるためＥＳＤ耐量を向上させることができると考えられる。また、従来の構成のものとの条件を同一にするため、ｄ１を４μｍとしているが、ｄ１を各拡散層の間隔と同じ０．５μｍとすれば、面積を変える（増加させる）ことなく、Ｘ行及びＹ列の拡散層の数を増加させることができる。拡散層の数が増加したことに応答して、周囲長を増加させることができ、周囲長が増加するとＥＳＤ耐量が向上する。したがって、従来と比較して少ない面積でもＥＳＤ耐量を向上させることが可能である。

図４に、従来の構造と、実施例の構造とにおける、電圧と電流との関係をシミュレートした結果を、電流（Ａ）を縦軸に、電圧（Ｖ）を横軸にしたグラフで示す。ここでは、面積がほぼ同一で、周囲長がＺ[μｍ]の従来構造のものと、周囲長が従来構造の４倍である４×Ｚ[μｍ]の実施例構造のものとを比較した。

この図４に示されるように、ダイオードがブレイクダウンしたときの動作抵抗は、従来構造のものより、実施例の構造のほうが小さくなる。そのため、ダイオードの耐電流が増加し、結果としてＥＳＤ耐量が大きくなる。

上記実施例では、四辺形の拡散層を千鳥状に配置していたが、Ｐ＋型拡散層５０４とＮ＋拡散層５０５の形状は図５のように円形にしても良い。なお、ｄ１、ｄ２は上記実施例と同様のため説明を省略する。円形は、各拡散層の大きさが小さくなってきたときに有効である。

また、図６に示すように、Ｐ＋型拡散層６０４とＮ＋型拡散層６０５とを三角形によって構成しても良い。この場合、各拡散層を四辺形で構成した場合よりも大きな周囲長を得ることができ、更にＥＤＳ耐量を向上させることが可能となる。なお、ｄ１、ｄ２は上記実施例と同様のため説明を省略する。

さらに、図７に示すように、Ｐ＋型拡散層とＮ＋型拡散層とを六角形で構成することにより、リング状のＰ＋型拡散層１０３で囲まれた領域を有効に活用することができる。なお、最外周に配置される拡散層は、図７に示すように、六角形を切った形（例えば半分に切った形）で構成すると、効率が良い。また、六角形の拡散層を配置する場合には、領域７０４に示すように縦方向にＰＮが交互に配置される構成でも、領域７０５に示すように縦方向横方向にＰＮが交互になるよう配置される構成でも、周囲長は同一となるため、いずれの構成でも良い。

(ａ)本発明の実施例によるダイオードの平面図。 (ｂ)本発明の実施例によるダイオードのＩ−Ｉ断面図。図１の実施例における周囲長を説明するための平面図。（ａ）従来の構造と、実施例の構造との面積、周囲長、ＥＳＤ耐量の数値表。（ｂ）従来の構造と、実施例の構造とのＥＳＤ耐量とレイアウト面積のグラフ。従来の構造と、実施例の構造とのブレークダウン電圧と電流のグラフ。実施例の第１の変形例の平面図。実施例の第２の変形例の平面図。実施例の第３の変形例の平面図。（ａ）従来のダイオードの平面図。（ｂ）従来のダイオードのＩ−Ｉ断面図。

符号の説明

１００Ｐ型半導体基板
１０１Ｐ型拡散層（Ｐウェル）
１０２素子分離領域（ＬＯＣＯＳ）
１０３リング状Ｐ＋型拡散層
１０４、５０４、６０４Ｐ＋型拡散層
１０５、５０５、６０５Ｎ＋型拡散層
１０６ＴｉＳｉ
１０７コンタクト

Claims

半導体基板上に形成された一導電型の第１の拡散層と、
前記第１の拡散層上に形成された第二導電型の複数の第２の拡散層と、
前記第２の拡散層に対応して前記第１の拡散層上に形成された前記一導電型の複数の第３の拡散層とを備えることを特徴とする半導体素子。
前記第１の拡散層の外周に沿うようにリング状に設けられた一導電型の第４の拡散領域を備えることを特徴とする請求項１記載の半導体素子。
前記第２の拡散層と前記第３の拡散層との間には絶縁領域が配置されていることを特徴とする請求項１または２記載の半導体素子。
前記第２の拡散層と、前記第３の拡散層とは千鳥状に配置されていることを特徴とする請求項１または３記載の半導体素子。
前記第２の拡散層と、前記第３の拡散層とは、それぞれ四辺形で構成されていることを特徴とする請求項１乃至４に記載の半導体素子。
前記第２の拡散層と、前記第３の拡散層とは、それぞれ円形で構成されていることを特徴とする請求項１乃至４に記載の半導体素子。
前記第２の拡散層と、前記第３の拡散層とは、それぞれ三角形で構成されていることを特徴とする請求項１乃至４に記載の半導体素子。
前記第２の拡散層と、前記第３の拡散層とは、それぞれ六角形で構成されていることを特徴とする請求項１乃至４に記載の半導体素子。
前記複数の第３の拡散層を第１の接続端に共通接続し、かつ前記複数の第２の拡散層を第２の接続端に共通接続し、前記第１と第２の接続端の間にダイオードを形成することを特徴とする請求項１記載の半導体素子。
前記第１の接続端に更に前記第４の拡散層を接続することを特徴とする請求項９記載の半導体素子。
前記第３の拡散層は、前記第１の拡散層よりも濃い不純物濃度を有することを特徴とする請求項１記載の半導体素子。
前記第４の拡散層は、前記第１の拡散層よりも濃い不純物濃度を有することを特徴とする請求項２記載の半導体素子。