CN110581164A - 半导体元件 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 113
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 229920005591 polysilicon Polymers 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 230000015556 catabolic process Effects 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
本发明公开一种半导体元件，包括基底、静电放电保护多晶硅层、绝缘层、金属层、第一接触部及第二接触部。基底定义有栅极衬垫区。静电放电保护多晶硅层设置于基底的栅极衬垫区上方且与基底电性隔离。静电放电保护多晶硅层包括具有第一电性的第一掺杂区～第三掺杂区及具有第二电性的第四掺杂区。第一掺杂区位于栅极衬垫区周缘并连接第二掺杂区。第四掺杂区设置于第一掺杂区～第三掺杂区之间。金属层包括第一部分与第二部分，且两者之间设置有隔离部。第一接触部及第二接触部设置于绝缘层中，分别电性连接第一掺杂区与第一部分以及第三掺杂区与第二部分。本发明的半导体元件能更有效率地疏导静电放电电流并使静电放电电流的路径不过度集中。
Description
技术领域
本发明与半导体元件有关，特别是关于一种具有静电放电保护功能的半导体元件。
背景技术
现有具有静电放电保护功能的半导体元件，以金氧半场效晶体管开关元件为例，通常将静电放电保护元件环绕配置于面积较大的源极或漏极的周边，此种配置方式会使静电放电电流经过周边电路，导致静电放电的反应时间较长，并使得元件设计较为复杂。
因此，现有技术将静电放电保护元件配置于半导体元件的栅极衬垫区域内，其优点在于：当静电放电事件发生时可在栅极端排除而无须经过周边电路，故可缩短反应时间且元件设计较为简单，但由于栅极衬垫区域的面积相对较源极/漏极的衬垫区域来得小，故也使得静电放电保护元件所提供的防护相当有限。
请参照图1A及图1B，图1A及图1B分别示出现有具有静电放电保护功能的半导体元件的俯视图及剖面图。
如图1A所示，静电放电保护元件ESD可设置于金氧半场效晶体管的栅极金属层GM周围。如图1B所示，现有的静电放电保护元件ESD的静电放电保护多晶硅层可包括第一掺杂区N-POLY、第二掺杂区P-POLY及第三掺杂区N-POLY。第一掺杂区N-POLY与第二掺杂区P-POLY之间以及第二掺杂区P-POLY与第三掺杂区N-POLY之间均形成有PN接面。栅极金属层GM设置于第一掺杂区N-POLY上方并且两者通过绝缘层ILD电性隔离，而第一掺杂区N-POLY及第三掺杂区N-POLY分别通过栅极接触部GCT及源极接触部SCT耦接栅极金属层GM与外部的源极金属层SM。
当半导体元件1正常工作时，由于其工作电压通常会低于静电放电保护元件ESD的崩溃电压，所以静电放电保护元件ESD两端的栅极金属层GM与源极金属层SM彼此不导通；当静电放电事件发生时，静电放电保护元件ESD中的PN接面会因崩溃而导通，使得静电放电电流IESD会从栅极金属层GM经由栅极接触部GCT进入静电放电保护元件ESD，再经由源极接触部SCT进入源极金属层SM流出。
然而，现有的静电放电保护元件ESD在栅极金属层GM下方的第一掺杂区N-POLY仅是大片的N型多晶硅，并未提供任何功能。换言之，仅能依靠位于栅极金属层GM下方的栅极接触部GCT将静电放电电流IESD疏导至静电放电保护元件ESD，但栅极接触部GCT的导电面积有限，使得其所能提供的静电放电保护能力相当有限。
发明内容
鉴于此，本发明提供一种半导体元件，以解决现有技术所述及的问题。
本发明的一较佳具体实施例为一种半导体元件。于此实施例中，半导体元件包括基底、静电放电保护多晶硅层、第一绝缘层、第一金属层、第一接触部及第二接触部。基底定义有栅极衬垫区。静电放电保护多晶硅层设置于基底的栅极衬垫区上方且与基底电性隔离。静电放电保护多晶硅层包括具有第一电性的第一掺杂区、第二掺杂区及第三掺杂区以及具有第二电性的第四掺杂区。第一掺杂区位于栅极衬垫区周缘。第一掺杂区连接第二掺杂区。第四掺杂区设置于第一掺杂区、第二掺杂区及第三掺杂区的间。第一绝缘层设置于静电放电保护多晶硅层上方。第一金属层设置于第一绝缘层上方。第一金属层包括第一部分与第二部分。第一部分与第二部分之间设置有隔离部。第一接触部及第二接触部设置于第一绝缘层中，且穿透第一绝缘层。第一接触部电性连接第一掺杂区与第一金属层的第一部分。第二接触部电性连接第三掺杂区与第一金属层的第二部分。
在本发明的一实施例中，第二掺杂区与第三掺杂区具有图案化配置且彼此分离。
在本发明的一实施例中，半导体元件还包括第二金属层，设置于第一绝缘层上，且具有对应于第一掺杂区、第二掺杂区及第三掺杂区的第二金属层图案。
在本发明的一实施例中，半导体元件还包括第二绝缘层，设置于第二金属层与静电放电保护多晶硅层之间。第二绝缘层包括多个接触部，分别连接第一掺杂区、第二掺杂区与第三掺杂区以及对应于第一掺杂区、第二掺杂区及第三掺杂区的第二金属层图案。
在本发明的一实施例中，第一金属层的第二部分与第二掺杂区及其对应的第二金属层电性隔离。
在本发明的一实施例中，设置于栅极衬垫区的中心位置的静电放电保护多晶硅层的掺杂浓度高于设置于栅极衬垫区的周边位置的静电放电保护多晶硅层的掺杂浓度。
在本发明的一实施例中，当半导体元件正常运作时，其工作电压低于静电放电保护多晶硅层的崩溃电压，第一掺杂区与第三掺杂区彼此不导通。
在本发明的一实施例中，当静电放电事件发生时，静电放电保护多晶硅层因崩溃而导通，致使第一掺杂区至第二掺杂区的电流路径导通，静电放电电流从第一金属层的第一部分流入并依序经由第一接触部与第三掺杂区、第四掺杂区、第二掺杂区而流至第一掺杂区后再经由第一金属层的第二部分流出。
相较于现有技术，本发明的具有静电放电保护功能的半导体元件可达到下列优点及功效：
(1)于栅极衬垫区的闲置区域设置多个静电放电保护元件，以增加其接触面积而能更有效率地疏导静电放电电流，可提升其静电放电保护能力；
(2)该些静电放电保护元件可通过图案化设置于栅极衬垫区的闲置区域内并耦接至位于栅极衬垫区周边的汇流排，由以更平均地将静电放电电流导出；以及
(3)调整设置于栅极衬垫区上方的静电放电保护多晶硅层的掺杂浓度分布，使其中心处的掺杂浓度高于边缘处的掺杂浓度，由以使静电放电电流的路径能较为平均分散而不致于过度集中。
关于本发明的优点与精神可以通过以下的发明详述及所附附图得到进一步的了解。
附图说明
图1A及图1B分别示出现有具有静电放电保护功能的半导体元件的俯视图及剖面图。
图2A示出本发明的一较佳具体实施例中的半导体元件2的剖面图。
图2B示出半导体元件2中的静电放电保护多晶硅层POLY包括第一掺杂区R1、第二掺杂区R2、第三掺杂区R3及第四掺杂区R4的俯视图。
图3A示出本发明的另一较佳具体实施例中的半导体元件3的剖面图。
图3B示出半导体元件3中的第二金属层M具有分别对应于第一掺杂区R1、第二掺杂区R2及第三掺杂区R3的第二金属层图案MP1～MP3的俯视图。
图4A及图4B分别示出第二掺杂区R2与第三掺杂区R3具有梳齿状交错的图案化配置而彼此分离的其他不同实施例。
主要元件符号说明：
1、2、3：半导体元件
ESD：静电放电保护元件
N-POLY：第一掺杂区、第三掺杂区
P-POLY：第二掺杂区
IESD：静电放电电流
AA’、BB’：剖面
ER：栅极衬垫区
SUB：基底
OXI：绝缘层
POLY：静电放电保护多晶硅层
ILD：绝缘层
M1：金属层
GM：栅极金属层
SM：源极金属层
PV：绝缘层
GCT：栅极接触部
SCT：源极接触部
R1～R4：第一掺杂区～第四掺杂区
CT：绝缘层
TP1～TP3：接触部
M2：金属层
MP1～MP3：金属层图案
IMD：绝缘层
VIA：通孔
具体实施方式
现在将详细参考本发明的示范性实施例，并在附图中说明所述示范性实施例的实例。在附图及实施方式中所使用相同或类似标号的元件/构件是用来代表相同或类似部分。
根据本发明的一较佳具体实施例为一种半导体元件。于此实施例中，半导体元件可以是设置有静电放电保护元件的金氧半场效晶体管，但不以此为限。
请参照图2A及图2B，图2A示出此实施例中的半导体元件2的剖面图；图2B示出半导体元件2中的静电放电保护多晶硅层POLY包括第一掺杂区R1、第二掺杂区R2、第三掺杂区R3及第四掺杂区R4的俯视图。图2A所示出的半导体元件2的剖面图是沿图2B中的半导体元件2的AA’剖面而得。
如图2A所示，半导体元件2包括基底SUB、绝缘层OXI、静电放电保护多晶硅层POLY、绝缘层ILD、栅极接触部GCT、源极接触部SCT、金属层M1及绝缘层PV。金属层M1包括第一部分及第二部分。于此实施例中，第一部分为栅极金属层GM且第二部分为源极金属层SM，但不以此为限。
基底SUB定义有栅极衬垫区(Gate Pad Region)ER。静电放电保护多晶硅层POLY位于基底SUB的栅极衬垫区ER上方。绝缘层OXI设置于基底SUB与静电放电保护多晶硅层POLY之间，用以电性隔离静电放电保护多晶硅层POLY与基底SUB。绝缘层ILD设置于静电放电保护多晶硅层POLY上方。金属层M1与绝缘层PV设置于静电放电保护多晶硅层POLY上方，且绝缘层PV位于金属层M1中的栅极金属层GM与源极金属层SM之间，以作为栅极金属层GM与源极金属层SM之间的隔离部。栅极接触部GCT与源极接触部SCT设置于绝缘层ILD中，且穿透绝缘层ILD。栅极接触部GCT用以电性连接静电放电保护多晶硅层POLY中的第一掺杂区R1与金属层M1中的栅极金属层GM。源极接触部SCT用以电性连接静电放电保护多晶硅层POLY中的第三掺杂区R3与金属层M1中的源极金属层SM。
由图2A及图2B可知：静电放电保护多晶硅层POLY包括第一掺杂区R1、第二掺杂区R2、第三掺杂区R3及第四掺杂区R4，第一掺杂区R1、第二掺杂区R2及第三掺杂区R3具有第一电性且第四掺杂区R4具有第二电性，亦即第四掺杂区R4的电性异于第一掺杂区R1、第二掺杂区R2与第三掺杂区R3的电性。
举例而言，第一掺杂区R1、第二掺杂区R2与第三掺杂区R3可通过掺杂具有第一电性的N型掺杂物的方式形成N型掺杂区，而第四掺杂区R4可通过掺杂具有第二电性的P型掺杂物的方式形成P型掺杂区，但不以此为限。
第一掺杂区R1位于栅极衬垫区ER周缘，且第一掺杂区R1连接第二掺杂区R2。于图2B所示出的实施例中，第二掺杂区R2的上端均连接第一掺杂区R1而第二掺杂区R2的下端则均未连接第一掺杂区R1，但不以此为限。
第二掺杂区R2与第三掺杂区R3具有图案化配置且彼此分离。第四掺杂区R4设置于第一掺杂区R1、第二掺杂区R2及第三掺杂区R3之间。于图2A及图2B所示出的实施例中，第二掺杂区R2与第三掺杂区R3具有梳齿状交错的图案化配置而彼此分离。第四掺杂区R4分别设置于第一掺杂区R1与第三掺杂区R3之间以及第二掺杂区R2与第三掺杂区R3之间，但不以此为限。
于实际应用中，设置于栅极衬垫区ER的中心位置的静电放电保护多晶硅层POLY的掺杂浓度会高于设置于栅极衬垫区ER的周边位置的静电放电保护多晶硅层POLY的掺杂浓度。于图2A及图2B所示出的实施例中，由于第一掺杂区R1设置于栅极衬垫区ER的周边位置，因此，第一掺杂区R1的掺杂浓度会低于设置于栅极衬垫区ER的中心位置的第二掺杂区R2与第三掺杂区R3的掺杂浓度。
当半导体元件2正常运作时，其工作电压会低于静电放电保护多晶硅层POLY的崩溃电压。此时，静电放电保护多晶硅层POLY中的第一掺杂区R1与第三掺杂区R3彼此不导通。
当静电放电事件发生时，半导体元件2的静电放电保护多晶硅层POLY中，第一掺杂区R1至第三掺杂区R3的电流路径会因崩溃而导通，静电放电电流会从金属层M1中的栅极金属层GM流入并依序经由栅极接触部GCT与静电放电保护多晶硅层POLY中的第三掺杂区R3、第四掺杂区R4、第二掺杂区R2而流至第一掺杂区R1后，再经由源极接触部SCT从金属层M1中的源极金属层SM流出，由以提供静电放电保护的功能。
接着，请参照图3A及图3B，图3A示出本发明的另一较佳具体实施例中的半导体元件3的剖面图；图3B示出半导体元件3中的第二金属层M具有分别对应于第一掺杂区R1、第二掺杂区R2及第三掺杂区R3的第二金属层图案MP1～MP3的俯视图。，图3A所示出的半导体元件3的剖面图是沿图3B中的半导体元件3的BB’剖面而得。
如图3A所示，半导体元件3包括基底SUB、绝缘层OXI、静电放电保护多晶硅层POLY、绝缘层CT、金属层M2、绝缘层IMD、金属层M1及绝缘层PV。金属层M1包括第一部分及第二部分。于此实施例中，第一部分为栅极金属层GM且第二部分为源极金属层SM，但不以此为限。
静电放电保护多晶硅层POLY包括第一掺杂区R1、第二掺杂区R2、第三掺杂区R3及第四掺杂区R4，第一掺杂区R1、第二掺杂区R2及第三掺杂区R3具有第一电性且第四掺杂区R4具有第二电性。第一掺杂区R1位于栅极衬垫区ER周缘，且第一掺杂区R1连接第二掺杂区R2。第二掺杂区R2与第三掺杂区R3具有图案化配置且彼此分离。第四掺杂区R4设置于第一掺杂区R1、第二掺杂区R2及第三掺杂区R3之间。
基底SUB定义有栅极衬垫区ER。静电放电保护多晶硅层POLY位于基底SUB的栅极衬垫区ER上方。绝缘层OXI设置于基底SUB与静电放电保护多晶硅层POLY之间，用以电性隔离静电放电保护多晶硅层POLY与基底SUB。绝缘层CT设置于静电放电保护多晶硅层POLY上方且绝缘层CT包括多个接触部TP1～TP3。金属层M2设置于绝缘层CT上方且具有多个金属层图案MP1～MP3，该些金属层图案MP1～MP3分别对应于静电放电保护多晶硅层POLY中的第一掺杂区R1、第二掺杂区R2及第三掺杂区R3。
设置于绝缘层CT中的该些接触部TP1～TP3用以分别连接金属层M2中的金属层图案MP1与静电放电保护多晶硅层POLY中的第一掺杂区R1、金属层M2中的金属层图案MP2与静电放电保护多晶硅层POLY中的第二掺杂区R2以及金属层M2中的金属层图案MP3与静电放电保护多晶硅层POLY中的第三掺杂区R3。
绝缘层IMD设置于金属层M2上方。绝缘层IMD设置有多个通孔VIA且该些通孔VIA穿透绝缘层IMD。该些通孔VIA分别对应于金属层M2中的金属层图案MP1及MP3。金属层M1与绝缘层PV设置于绝缘层IMD上方，且绝缘层PV位于金属层M1中的栅极金属层GM与源极金属层SM之间，以作为栅极金属层GM与源极金属层SM之间的隔离部。
于此实施例中，金属层M2中的金属层图案MP2与MP3之间以及金属层M2中的金属层图案MP2与金属层M1中的栅极金属层GM之间均通过绝缘层IMD电性隔离。此外，金属层M1中的源极金属层SM与静电放电保护多晶硅层POLY中的第二掺杂区R2及其对应的金属层M2中的金属层图案MP2电性隔离。
金属层M1中的栅极金属层GM依序通过绝缘层IMD中的通孔VIA、金属层M2中的金属层图案MP3及绝缘层CT中的接触部TP3电性连接至静电放电保护多晶硅层POLY中的第三掺杂区R3；金属层M1中的源极金属层SM依序通过绝缘层IMD中的通孔VIA、金属层M2中的金属层图案MP1及绝缘层CT中的接触部TP1电性连接至静电放电保护多晶硅层POLY中的第一掺杂区R1。
当半导体元件3正常运作时，其工作电压会低于静电放电保护多晶硅层POLY的崩溃电压。此时，静电放电保护多晶硅层POLY中的第一掺杂区R1与第三掺杂区R3彼此不导通。
当静电放电事件发生时，半导体元件3的静电放电保护多晶硅层POLY中，第一掺杂区R1至第三掺杂区R3的电流路径会因崩溃而导通，静电放电电流会从金属层M1中的栅极金属层GM流入并依序经由绝缘层IMD中的通孔VIA、金属层M2中的金属层图案MP3、绝缘层CT中的接触部TP3与静电放电保护多晶硅层POLY中的第三掺杂区R3、第四掺杂区R4、第二掺杂区R2而流至第一掺杂区R1后，再依序经由绝缘层CT中的接触部TP1、金属层M2中的金属层图案MP1及绝缘层IMD中的通孔VIA后，从金属层M1中的源极金属层SM流出，由以提供静电放电保护的功能。
接着，请参照图4A及图4B，图4A及图4B分别示出第二掺杂区R2与第三掺杂区R3具有梳齿状交错的图案化配置而彼此分离的其他不同实施例。
如图4A所示，该些第二掺杂区R2与该些第三掺杂区R3具有梳齿状交错的图案化配置而彼此分离。每一个第二掺杂区R2的上端与下端均连接第一掺杂区R1，由以更平均地将静电放电电流导出，但不以此为限。
如图4B所示，该些第二掺杂区R2与该些第三掺杂区R3具有梳齿状交错的图案化配置而彼此分离。该些第二掺杂区R2依序交错地以其上端或下端连接第一掺杂区R1。举例而言，第奇数个第二掺杂区R2的上端连接第一掺杂区R1且第偶数个第二掺杂区R2的下端连接第一掺杂区R1，由以更平均地将静电放电电流导出，但不以此为限。
相较于现有技术，本发明的具有静电放电保护功能的半导体元件可达到下列优点及功效：
(1)于栅极衬垫区的闲置区域设置多个静电放电保护元件，以增加其接触面积而能更有效率地疏导静电放电电流，故可提升其静电放电保护能力；
(2)该些静电放电保护元件通过图案化设置于栅极衬垫区的闲置区域内，并耦接至位于栅极衬垫区周边的汇流排，由以更平均地将静电放电电流导出；以及
(3)调整设置于栅极衬垫区上方的静电放电保护多晶硅层的掺杂浓度分布，使其中心处的掺杂浓度高于边缘处的掺杂浓度，由以使静电放电电流的路径能较为平均分散而不致于过度集中。
通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所公开的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
Claims (8)
1.一种半导体元件，其特征在于，上述半导体元件包括：
一基底，定义有一栅极衬垫区；
一静电放电保护多晶硅层，设置于上述基底的上述栅极衬垫区上方且与上述基底电性隔离，上述静电放电保护多晶硅层包括：
具有一第一电性的一第一掺杂区、一第二掺杂区及一第三掺杂区；以及
具有一第二电性的一第四掺杂区，其中上述第一掺杂区位于上述栅极衬垫区周缘，上述第一掺杂区连接上述第二掺杂区，上述第四掺杂区设置于上述第一掺杂区、上述第二掺杂区及上述第三掺杂区之间；
一第一绝缘层，设置于上述静电放电保护多晶硅层上方；
一第一金属层，设置于上述第一绝缘层上方，上述第一金属层包括一第一部分与一第二部分，且一隔离部设置于上述第一部分与上述第二部分之间；以及
一第一接触部及一第二接触部，设置于上述第一绝缘层中，且穿透上述第一绝缘层，上述第一接触部电性连接上述第一掺杂区与上述第一金属层的上述第一部分，上述第二接触部电性连接上述第三掺杂区与上述第一金属层的上述第二部分。
2.根据权利要求1所述的半导体元件，其特征在于，上述第二掺杂区与上述第三掺杂区具有图案化配置且彼此分离。
3.根据权利要求1所述的半导体元件，其特征在于，上述半导体元件还包括：
一第二金属层，设置于上述第一绝缘层上，且具有对应于上述第一掺杂区、上述第二掺杂区及上述第三掺杂区的第二金属层图案。
4.根据权利要求3所述的半导体元件，其特征在于，上述半导体元件还包括：
一第二绝缘层，设置于上述第二金属层与上述静电放电保护多晶硅层之间，上述第二绝缘层包括多个接触部，分别连接上述第一掺杂区、上述第二掺杂区与上述第三掺杂区以及对应于上述第一掺杂区、上述第二掺杂区及上述第三掺杂区的上述第二金属层图案。
5.根据权利要求3所述的半导体元件，其特征在于，该第一金属层的该第二部分与该第二掺杂区及其对应的该第二金属层电性隔离。
6.根据权利要求1所述的半导体元件，其特征在于，设置于上述栅极衬垫区的一中心位置的上述静电放电保护多晶硅层的掺杂浓度高于设置于上述栅极衬垫区的一周边位置的上述静电放电保护多晶硅层的掺杂浓度。
7.根据权利要求1所述的半导体元件，其特征在于，当上述半导体元件正常运作时，上述半导体元件的工作电压低于上述静电放电保护多晶硅层的崩溃电压，上述第一掺杂区与上述第三掺杂区彼此不导通。
8.根据权利要求1所述的半导体元件，其特征在于，当一静电放电事件发生时，上述静电放电保护多晶硅层因崩溃而导通，致使上述第一掺杂区至上述第二掺杂区的电流路径导通，一静电放电电流从上述第一金属层的上述第一部分流入并依序经由上述第一接触部与上述第三掺杂区、上述第四掺杂区、上述第二掺杂区而流至上述第一掺杂区后再经由上述第一金属层的上述第二部分流出。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107119912 | 2018-06-08 | ||
| TW107119912A TW202002286A (zh) | 2018-06-08 | 2018-06-08 | 半導體元件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110581164A true CN110581164A (zh) | 2019-12-17 |
Family
ID=68809535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810749260.7A Pending CN110581164A (zh) | 2018-06-08 | 2018-07-10 | 半导体元件 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110581164A (zh) |
| TW (1) | TW202002286A (zh) |
-
2018
- 2018-06-08 TW TW107119912A patent/TW202002286A/zh unknown
- 2018-07-10 CN CN201810749260.7A patent/CN110581164A/zh active Pending
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| TW202002286A (zh) | 2020-01-01 |
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